TW202230664A - 具有非均勻臨界尺寸的導電特徵及其製備方法 - Google Patents

具有非均勻臨界尺寸的導電特徵及其製備方法 Download PDF

Info

Publication number
TW202230664A
TW202230664A TW110123611A TW110123611A TW202230664A TW 202230664 A TW202230664 A TW 202230664A TW 110123611 A TW110123611 A TW 110123611A TW 110123611 A TW110123611 A TW 110123611A TW 202230664 A TW202230664 A TW 202230664A
Authority
TW
Taiwan
Prior art keywords
block
substrate
semiconductor element
height
recesses
Prior art date
Application number
TW110123611A
Other languages
English (en)
Other versions
TWI793655B (zh
Inventor
施信益
鍾政廷
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202230664A publication Critical patent/TW202230664A/zh
Application granted granted Critical
Publication of TWI793655B publication Critical patent/TWI793655B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/8393—Reshaping
    • H01L2224/83931—Reshaping by chemical means, e.g. etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體元件、一半導體組件及該半導體組件的製備方法。該半導體元件包括一基底；一導電特徵，位在該基底中；一絕緣襯墊，位在該基底與該導電特徵之間；以及一主要部件，位在該基底中。該導電特徵具有第一到第三區塊。該第一區塊具有一均勻的第一臨界尺寸，其中該主要部件設置在該第一區塊周圍。該第二區塊具有一均勻的第二臨界尺寸，該第二臨界尺寸係大於該第一臨界尺寸。該第三區塊插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸。

Description

具有非均勻臨界尺寸的導電特徵及其製備方法
本申請案主張2020年10月22日申請之美國正式申請案第17/077,842號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件的導電特徵及其製備方法。特別是，本揭露提供一種半導體元件與半導體組件之具有非均勻臨界尺寸的導電特徵及其製備方法。
自從積體電路發明以來，由於各種電子部件(意即電晶體、二極體、電阻器、電容器等)的整合密度不斷改善，半導體產業係經歷了持續的快速增長。在大多數情況下，整合密度的這種改善係來自最小特徵尺寸中的重複縮減，以允許在一給定的晶片面積中整合進更多的部件。
這些整合之改進本質上係為二維(2D)，因為該等整合的部件所占用的體積，基本上係位在半導體晶圓的表面上。微影技術(lithography)的顯著改善，係導致2D積體電路之形成的顯著改善。然而，由於部件尺寸的縮減，所以該等積體部件的多個導電墊與多個凸塊之間的接觸面積減小，而容易發生該等凸塊與導電墊的分層(delamination)，藉此，對半導體元件的電子效能(electrical performance)以及可靠度(reliability)產生不利影響。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一導電特徵、一絕緣襯墊以及一主要部件。該導電特徵設置在該基底中，並包括一第一區塊、一第二區塊以及一第三區塊。該第一區塊具有一均勻第一臨界尺寸，以及該第二區塊具有一均勻第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸。該第三區塊插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸。該絕緣襯墊覆蓋該導電特徵的一周圍；以及該主要部件，設置在該基底中，並設置在該第一區塊周圍。
在一些實施例中，該第三區塊的該第三臨界尺寸在距該第一區塊之距離增加的位置處逐漸增加，並在距該第二區塊之距離增加的位置處逐漸減小。
在一些實施例中，該導電特徵的該第一區塊具有一第一高度，該導電特徵的該第二區塊具有一第二高度，該導電特徵的該第三區塊具有一第三高度，該第二高度大於該第一高度，該第三高度小於該第一高度。
本揭露之另一實施例提供一種半導體組件。該半導體組件包括一第一半導體元件、一第二半導體元件、一導電特徵以及一絕緣襯墊。該第一半導體元件包括一導電墊；以及該第二半導體元件垂直地堆疊在該第一半導體元件上。該導電特徵穿經該第二半導體元件，並包括具有不同臨界尺寸的一第一區塊以及一第二區塊。該第一區塊接觸該導電墊並具有一第一臨界尺寸；以及該第二區塊連接到該第一區塊，並具有一第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸。該絕緣襯墊插置在該第二半導體元件與該導電特徵之間。
在一些實施例中，該導電特徵還包括一第三區塊，插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸。
在一些實施例中，該導電特徵之該第三區塊的該第三臨界尺寸在距該第一區塊之距離增加的位置處逐漸增加，並在距該第二區塊之距離增加的位置處逐漸減小。
在一些實施例中，該第二半導體元件包括一基底、複數個主要部件以及一隔離層。該等主要部件設置在該基底中，並設置在該第一區塊周圍；以及該隔離層係囊封該等主要部件。該導電特徵之該第一區塊的一部分、該第二區塊以及該第三區塊係位在該基底中，以及該導電特徵之該第一區塊的另一部分係穿過該隔離層。
在一些實施例中，該導電特徵之該第一區塊位在該基底中的該部分係具有一第一高度，該導電特徵的該第二區塊具有一第二高度，該導電特徵的該第三區塊具有一第三高度，而該第二高度大於該第一高度，該第三高度小於該第一高度。
在一些實施例中，該第一高度與該第三高度的一總數係小於該第二高度。
在一些實施例中，該半導體組件還包括一鈍化層，係罩蓋該基底，其中該導電特徵之該第二區塊之一部分係被該鈍化層所圍繞。
在一些實施例中，該半導體組件還包括一接合層，係夾置在該第一半導體元件與該第二半導體元件之間，其中該導電特徵的該第一區塊穿經該接合層而接觸該導電墊。
本揭露之另一實施例提供一種半導體組件的製備方法。該製備方法包括將一第一半導體元件以及一第二半導體元件接合在一起；執行一第一循環製程(cyclic process)，以產生複數個第一凹陷在該第二半導體元件的一基底中，該等第一凹陷係相互連通，其中該等第一凹陷具有一第一寬度；執行一第二循環製程，以經由該等第一凹陷產生複數個第二凹陷，該等第二凹陷係相互連通，其中該等第二凹陷具有一第二寬度，該第二寬度小於該第一寬度；形成一絕緣襯墊在該基底經由該等第一及第二凹陷而暴露的一些部分上；以及沉積一導電材料在塗佈有該絕緣襯墊的該等第一與第二凹陷中。
在一些實施例中，該等第一凹陷係利用交錯一沉積步驟以及一蝕刻步驟的該第一循環製程所產生，以及該等第二凹陷係利用包括一第一沉積步驟、一第二沉積步驟以及一蝕刻步驟之一順序所產生。
在一些實施例中，在該第二循環製程中用於蝕刻該基底之該蝕刻步驟的一持續時間(time duration)，係小於在該第一循環製程中用於蝕刻該基底之該蝕刻步驟的一持續時間。
在一些實施例中，該製備方法還包括在該基底上執行一移除製程，以移除在該第一與第二循環製程的各蝕刻步驟期間所產生的一扇形圖案，藉此形成穿經該基底的一溝槽，該溝槽具有一非均勻寬度。
在一些實施例中，該基底藉由該溝槽而暴露的一部分係包括一第一垂直表面、一第二垂直表面以及一傾斜表面，該傾斜表面係連接該第一垂直表面與該第二垂直表面。
在一些實施例中，該製備方法還包括：沉積一鈍化層在該第二半導體元件上；以及在執行該第一循環製程之前，產生一開孔在該鈍化層中；其中，該基底經由該開孔進行蝕刻，以產生該等第一與第二凹陷
在一些實施例中，該第一半導體元件與該第二半導體元件的接合係包括：分別沉積多個介電膜在該第一半導體元件與該第二半導體元件上；安裝該第二半導體元件到該第一半導體元件上，以使該等介電膜接觸；以及執行一退火製程，以熔融該等介電膜，藉此形成用於連接該第一與第二半導體元件的一接合層；其中，在形成該絕緣襯墊之前，移除該接合層在該等第一與第二凹陷下方的一部分，以暴露該導電墊。
在一些實施例中，執行該第一循環製程直到該基底蝕刻到一選定深度(selected depth)為止，以及一旦連接的該等第一與第二凹陷穿經該基底，則完成該第二循環製程，其中該第二凹陷具有一預設深度(default depth)，該預設深度小於該選定深度。
由於該半導體組件與該半導體元件的架構縮減在各主要部件(main components)附近中之該導電特徵的佔用面積(footprint)，藉此增加設置導電特徵之該基底的面積利用率(area utilization)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1例示本揭露一些實施例之一電子系統10的剖視示意圖。請參考圖1，電子系統10具有一電路板100以及一半導體組件20，而半導體組件20經由至少一凸塊102而電性耦接到電路板100。該等凸塊102係當成多個輸入/輸出(I/O)連接點，以電性連接半導體組件20到多個外部裝置，該等外部裝置包括安裝在電路板100上的一中央處理單元(CPU)以及一圖形處理單元(graphics processing unit，GPU)。
半導體組件20包括一第一半導體元件210與一第二半導體元件310，以及一導電特徵500；第一半導體元件210與第二半導體元件310係以前面對前面(front-to-front)架構而垂直堆疊；而導電500特徵係穿經第二半導體元件310，用以電性耦接第一半導體元件210到凸塊102；也因此電性耦接到電路板100。第一半導體元件210與第二半導體元件310可使用相同製造流程進行製造。舉例來說，第一半導體元件210與第二半導體元件310可形成一記憶體堆疊。或者是，第一半導體元件210與第二半導體元件310可使用不同製造流程進行製造。舉例來說，第一半導體元件210與第二半導體元件310的其中之一係可為記憶體元件，而第一半導體元件210與第二半導體元件310之中的另一個係可為一處理器、一影像感測器或是一特殊應用積體電路(application specific integrated circuit，ASIC)元件。
第一半導體元件210藉由一接合層400而接合到第二半導體元件310，而接合層400係包含隔離材料。尤其是，第一與第二半導體元件210、310係使用一介電質對介電質(dielectric-to-dielectric)接合製程，例如一氧化物熔融接合(oxide fusion bonding)製程。
導電特徵500不僅穿經第二半導體元件310，還穿過接合層400。導電特徵500可包含鋁或鋁合金。或者是，導電特徵500可包含銅或銅合金，其係具有一電阻，該電阻係低於鋁的電阻。導電特徵500可包括一第一區塊502、一第二區塊504以及一第三區塊506；第一區塊502具有一均勻第一臨界尺寸CD1；第二區塊504具有一均勻第二臨界尺寸CD2；第三區塊506插置在第一區塊502以及第二區塊504之間，並具有一變化的第三臨界尺寸CD3。第一臨界尺寸CD1小於第二臨界尺寸CD2；第三臨界尺寸CD3在距第一區塊502的距離增加的位置處逐漸增加，並在距第二區塊504的距離增加的位置處逐漸減小。在一些實施例中，當從剖視圖來看，導電特徵500的第一與第二區塊502、504具有矩形形狀，以及導電特徵500的第三區塊506具有一梯形形狀。導電特徵500的第一區塊502、第二區塊504以及第三區塊506係可一體成形。
第一半導體元件210包括一基底220、一隔離層240以及一導電墊250；隔離層240係囊封基底220；導電墊250係被隔離層240所圍繞。導電墊250具有一預定臨界尺寸CDa，而預定臨界尺寸CDa係大於導電特徵500之第二區塊504的第二臨界尺寸CD2。在第一與第二半導體元件210、310的組裝之後，隔離層240係接觸接合層400。
第二半導體元件310具有一基底322、複數個主要部件330以及一隔離層340；該等主要部件330設置在基底322上或在基底322中；隔離層340係囊封基底322與該等主要部件330。在第一與第二半導體元件210、310的組裝之後，隔離層340係接觸接合層400。在一些實施例中，第二半導體元件310的基底322係罩蓋有一鈍化層452，其中導電特徵500之第二區塊504的一部分係被鈍化層452所圍繞，而導電特徵500之第二區塊504的該部分係遠離第一區塊502。
如圖1所示，第一區塊502的一部分穿經第二半導體元件310的隔離層340以及接合層400，以及具有一第一高度H1之第一區塊502的另一部分係位在第二半導體元件310的基底322中。在一些實施例中，第一高度H1係大於1μm。此外，在基底322中的第二區塊504係具有一第二高度H2，以及第三區塊506具有一第三高度，而第二高度H2係大於第一高度H1，第三高度H3係小於第一高度H1。
半導體組件20還包括一絕緣襯墊522，係夾置在第二半導體元件310與導電特徵500之間，以將導電特徵500與第二半導體元件310分開，藉此包含在導電特徵500中的金屬擴散進入第二半導體元件310的基底322中。在一些實施例中，絕緣襯墊522還可插置在接合層400與導電特徵500之間，以及插置在鈍化層452與導電特徵500之間。
半導體組件20還可包括一擴散阻障膜534，係設置在導電特徵500與絕緣襯墊522之間，以及設置在導電墊250與導電特徵500之間。換言之，導電特徵500係被擴散阻障膜534所圍繞，而擴散阻障膜534係具有一均勻厚度。擴散阻障膜534包含多個耐火金屬(refractory metals)(例如鉭以及鈦)。在一些實施例中，擴散阻障膜534當成一黏著層的功能使用，以避免導電特徵500從絕緣層522片狀剝落(flaking)或剝蝕(spalling)。導電特徵500與擴散阻障膜534當作在導電墊250與該等凸塊102之間的一電性內連接(electrical interconnection)。
通常，由於導電特徵500所引起的應力，因此導電特徵500附近的該等主要部件330係遭受嚴重的效能退化。為了最小化這種性能變化，在導電特徵500周圍強加了排除區(keep-out zone，KOZ)，其中係不能置放該等主要部件330。KOZ越大，用於製造該等主要部件330的面積利用率越低。為了提高第二半導體元件320之基底322的利用率，導電特徵500係貫穿其中，導電特徵500在該等主要部件330附近的第一區塊502係設計為具有最小臨界尺寸，而遠離該等主要部件330之導電特徵500的第二區塊504則可以具有足以促進凸塊102之接合的一預設(default)臨界尺寸。
圖2例示本揭露一些實施例之一半導體元件60的剖視示意圖。半導體元件60具有一基底610、至少一主要部件620、一導電特徵630以及一絕緣層640，而至少一主要部件620、導電特徵630以及絕緣層640係位在基底610中。基底610係為一半導體基底，例如一塊狀(bulk)矽基底，但其係可包含其他半導體材料，例如III族、IV族及/或V族元素。主要部件620可包括一電晶體、一電容器或類似物，主要部件620係形成在基底610中，並連接到基底610的一上表面6102。在一些實施例中，主要部件620可包括一凹陷存取電晶體，其係在多個前段(front-end-of-line，FEOL)製程期間形成在基底610中。
穿經基底610的導電特徵630包括一第一區塊632、一第二區塊634以及一第三區塊636；第一區塊632具有一均勻第一臨界尺寸CD1；第二區塊634具有一均勻第二臨界尺寸CD2，第二臨界尺寸CD2係不同於第一臨界尺寸CD1；第三區塊636具有一變化的第三臨界尺寸CD3，其中第三區塊636連接第二區塊634到第一區塊632。尤其是，第一臨界尺寸CD1小於第二臨界尺寸CD2，以及第三臨界尺寸CD3在距第一區塊632的距離增加的位置逐漸增加，並且在距第二區塊634的距離增加的位置處逐漸減小。意即，第一與第二區塊632、634具有垂直周圍表面6322、6342，以及第三區塊636具有一傾斜周圍表面6362。
在一些實施例中，導電特徵630的第一區塊632具有一第一高度H1。此外，導電特徵630的第二區塊634具有一第二高度H2，以及第三區塊636具有一第三高度H3，而第二高度H2大於第一高度H1，第三高度H3小於第一高度H1。在一些實施例中，主要部件620可具有一預設高度H，其係小於第一高度H1。舉例來說，第一高度H1大於1μm。具有非均勻臨界尺寸的導電特徵630可增加基底610的利用率。在一些實施例中，可使用一後鑽孔製程(via last process)以提供導電特徵630。
絕緣襯墊640係覆蓋導電特徵630的周圍表面6322、6342、6362，藉此避免包含在導電特徵630中的金屬擴散進入基底610中。具有一均勻厚度的絕緣襯墊640可包括含矽介電質，例如二氧化矽或氮化矽，舉例來說，絕緣襯墊640的製作技術包括化學氣相沉積(CVD)製程或一原子層沉積(ALD)製程。
圖3例示本揭露一些實施例之一半導體組件20之製備方法700的流程示意圖。圖4到圖30例示本揭露一些實施例製備半導體組件20之各中間階段的剖視示意圖，對應圖3的流程圖。在接下來的討論中，如圖4到圖30所示的各製造階段係參考如圖3所示之各處理步驟進行說明。
請參考圖4，依據圖3中的步驟S702，提供一第一半導體元件210以及一第二半導體元件310，以及介電膜410、420分別形成在第一與第二半導體元件210、310上。第一半導體元件210具有一基底220、複數個主要部件230、一隔離層240以及一導電墊250；該等主要部件230設置在基底220中；隔離層240覆蓋基底220與該等主要部件230；導電墊250設置在隔離層240中。導電墊250可具有一最上表面252，係與隔離層240的一上表面242為共面，以及介電膜410覆蓋隔離層240與導電墊250。第二半導體元件310具有一基底320、複數個主要部件330以及一隔離層340；該等主要部件330設置在基底320上或是設置在基底320中；隔離層340罩蓋基底320與該等主要部件330。舉例來說，介電膜410與420的製作方法係分別使用一CVD製程而沉積一介電材料在半導體元件210與310上，該介電材料包含氧化物基(oxide-based)材料。
基底220與320可包含矽。此外，基底220與320可包含其他元素半導體材料，例如鍺。在一些實施例中，基底220與320可包含一化合物半導體，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底220與320可包含一合金半導體，例如矽鍺、碳化矽鍺(silicon germanium carbide)、磷化砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)。基底220與320可包含各式不同摻雜區(圖未示)，該等摻雜區可摻雜有p型摻雜物及/或n型摻雜物，而p摻雜物係例如硼，n型摻雜物係例如磷或砷。在一些實施例中，例如淺溝隔離(shallow trench isolation，STI)特徵或矽局部氧化(local oxidation of silicon，LOCOS)特徵的多個絕緣特徵，係可引入到基底220/320中以界定並絕緣各式不同的主要部件230/330，而該等主要部件230/330係位在基底220/320中或是位在基底220/320上。
該等主要部件230與330可包括多個主動部件以及多個被動部件，該等主動部件係例如電晶體及/或二極體，該等被動部件係例如電容器、電阻器或類似物。該等主要部件230與330的製作技術係為各式不同的製程，包括沉積、蝕刻、植入(implantation)、微影(photolithography)、退火(annealing)及/或其他可應用的製程。該等主要部件230可經由埋入在隔離層240中的該等導電特徵(圖未示)而電性連接到導電墊250，且其製作技術係包含習知的多個鑲嵌製程(damascene processes)。此外，舉例來說，該等主要部件230/330可相互內連接，以形成一邏輯元件、一記憶體元件、一輸入/輸出元件、一系統晶片(system-on-chip)元件、其他適合類型的元件或其組合。在一些實施例中，在前段(front-end-of-line，FEOL)製程期間，該等主要部件230與330可分別形成在基底220與320中。在後段製程(back-end-of-line，BEOL)期間，隔離層240/340以及導電墊250可形成在基底220/320上。
請參考圖5，第二半導體元件310係為上下顛倒而倒裝，以使介電膜410與420可相互面對與相互對準。在一些實施例中，在第一與第二半導體元件210、310對準之前，可在介電膜410與420上執行多個平坦化製程，以產生一可接受的平坦構形(topology)。
請參考圖6，依據圖3中的步驟S704，係接合第一與第二半導體元件210、310。在第二半導體元件310接合到第一半導體元件210之後，第一半導體元件210的介電膜410係直接接觸罩蓋第二半導體元件310的介電膜420。在介電膜410與420的表面接觸之後，施加熱以及力以熔融介電膜410與420，因此形成一接合層400。在一些實施例中，介電膜410與420之間的熔融接合之強度，可藉由暴露於一退火製程的第一與第二半導體元件210、310而提升，而第一與第二半導體元件210、310係分別塗佈有介電膜410與420。此外，塗佈在第一半導體元件210上的介電膜410係具有一第一厚度T1，以及覆蓋第二半導體元件310的介電膜420具有一第二厚度T2；而第一厚度T1係大於第二厚度T2，藉此在介電膜410與420熔融期間，減輕施加到第一半導體元件210的應力。
接下來，依據圖3中的步驟S706，在第二半導體元件310的基底320上執行一薄化製程，以縮減其厚度。基底320係從如圖4所示的一原始厚度Ta薄化到大約30到50微米(micrometers)的一厚度Tb。舉例來說，基底320的原始厚度Ta係大約為775微米。薄化基底320以減少用於形成如下所述之至少一導電特徵的處理時間(processing time)。薄化製程可使用適合的技術所實現，例如研磨(grinding)、拋光(polishing)及/或化學蝕刻。在一些實施例中，可提供一載體晶圓(carrier wafer)(圖未示)，以在薄化基底320期間，支撐接合的第一與第二半導體元件210、310。載體晶圓可為一空白玻璃載體(blank glass carrier)、一空白陶瓷載體(blank ceramic carrier)或類似物，並可重複使用，以便在移除後可以再次使用。意即，載體晶圓可再次使用；舉例來說，載體晶圓可重複地執行步驟S706，以製造多個中間結構。
請參考圖7，依據圖3中的步驟S708，形成一鈍化層450以罩蓋薄化基底321。具有一均勻厚度的鈍化層450的製作技術，係包含沉積一介電材料在薄化基底321的一表面3212上。包括含矽材料的鈍化層450的製作技術，係包含一旋轉塗佈製程、一CVD製或可形成介電材料之其他適合的製程，而該含矽材料係例如二氧化矽或氮化矽。在一些實施例中，在介電材料沉積之後，可選擇地執行一平坦化製程，以產生一可接受的平坦構形(topology)。
在鈍化層450形成之後，在鈍化層450上係提供一光阻遮罩800，光阻遮罩800係具有至少一窗口802。光阻遮罩800的製作技術包含：(1)保形地塗佈一光感(photosensitive)材料在鈍化層450上；(2)將光感材料的一些部分曝光在輻射(圖未示)下；(3)執行一曝光後烘烤(post-exposure baking)製程；以及(4)顯影光感材料；藉此形成窗口802，該窗口802係界定經由鈍化層450所蝕刻的圖案。
請參考圖7及圖8，依據圖3中的步驟S710，經由窗口802蝕刻鈍化層450，以形成一開孔451，該開孔451係暴露薄化基底321的一部分。據此，係形成一保留的鈍化層452，其係暴露位在導電墊250上之薄化基底321的一部分。舉例來說，鈍化層450可使用一反應性離子蝕刻(RIE)製程而經由窗口進行非等向性乾蝕刻，以產生一開孔451，以使在窗口802中的一預設寬度W係維持在開孔451中。
接下來，使用多個循環製程蝕刻薄化基底321，以產生一溝槽300，而溝槽300具有一非均勻寬度。尤其是，利用交錯一沉積步驟以及一蝕刻步驟的一第一循環製程(如圖3中的步驟S712)以移除薄化基底321的一部分，以及利用包括沉積步驟、沉積步驟以及蝕刻步驟之一交錯順序的一第二循環製程(如圖3中的步驟S712)以移除薄化基底321的另一部分。圖3中的步驟S712與S714係共同導致深的、高的深寬比之溝槽300，其係穿經薄化基底321。
第一循環製程的起始係如圖9所例示。如圖9所示，一犧牲膜810係形成在光阻遮罩800上以及在開孔451與窗口802中，以覆蓋薄化基底321、鈍化層450以及光阻遮罩800。犧牲膜810具有一構形(topology)，其係遵循薄化基底321、鈍化層450以及光阻遮罩800之各暴露部分的構形。如圖9所示，犧牲膜810可包括多個水平部812以及一或多個垂直部814，該等水平部812罩蓋薄化基底321與光阻遮罩800，而一或多個垂直部814係塗佈在鈍化層450藉由開孔451而暴露的一些部分上以及在光阻遮罩800藉由窗口802而暴露的一些部分上。沉積犧牲膜810可使用一電漿沉積製程，其係使用一氣體，該氣體選自由下列材料所構成的群組：三 氟甲烷(trifluoromethane，CHF 3)、四氟乙烷(tetrafluoroethane，C 2F 4)、六氟乙烷(hexafluoroethane，C 2F 6)、二氟乙烷(difluoroethane，C 2H 2F 2)、八氟環丁烷(octofluorocyclobutane，C 4F 8)及其混合物。
接下來，實施一蝕刻步驟，以至少移除犧牲膜810接觸薄化基底321(如圖10所示)的一些部分以及薄化基底321暴露於剩餘犧牲間隙子(如圖11所示)的一部分。據此，係產生一第一凹陷3222a。蝕刻步驟是一電漿蝕刻步驟，較佳者，其係被加速的離子朝向堆疊的第一與第二半導體元件210、310前進，也因此可得到用於蝕刻步驟之化學反應所需的活化能(activation energy)。特別是，所需的電漿係從一蝕刻氣體藉由高頻放電或一微波放電所產生，其中該蝕刻氣體係來自氟化合物，例如六氟化硫(sulfur hexafluoride，SF 6)、四氟化碳(tetrafluoromethane，CF 4)以及三氟胺(trifluoroamine，NF 3)。
值得注意的是，在形成犧牲膜810期間，係原位執行對犧牲膜810與薄化基板321之一些部分的蝕刻。如文中所使用的，術語「原位(in-situ)」係用於描述在接合的第一與第二半導體器元210、310維持在一處理系統(例如一系統，包括一負載鎖定腔室、一轉移腔室、處理室或任何其他流體耦合腔室)內時所執行的步驟或製程，以及其中例如處理腔室允許接合的第一與第二半導體元件210、310維持在真空條件下。因此，術語「原位」通常亦可用於表示被處理之接合的第一與第二半導體元件210、310不暴露於外部環境(例如處理系統的外部)的步驟或製程。在一些實施例中，舉例來說，處理腔室可為一反應性蝕刻腔室，經配置以藉由耦接一射頻(radio frequency，RF)電磁場到其中的一氣體，以產生一電漿。
請參考圖9及圖10，因為利用於該蝕刻含矽基底321的氟基氣體係為犧牲膜810的一低效蝕刻劑(less-effective etchant)，所以可以非等向性地蝕刻犧牲膜810。據此，係移除犧牲膜810的該等水平部812，同時犧牲膜810的該等垂直部814係餘留在鈍化層452與光阻遮罩800的各側壁上。
請參考圖10及圖11，使用剩餘犧牲間隙子(例如犧牲膜810的該等垂直部814)當成一遮罩，以蝕刻薄化基底321。由於電漿中多個自由基之速度的統計分佈以及形成揮發性吸附物的相關功效，所以一橫向蝕刻係伴隨著薄化基板321中之半導體材料的一垂直蝕刻，其係在蝕刻基底322中導致一個或多個底切(undercuts)。據此，第一凹陷3222a可具有一第一寬度W1，而第一寬度W1係大於在如圖8所示之光阻遮罩800的窗口802中的預設寬度W。
完成圖10及圖11的蝕刻步驟，則處理腔室中的蝕刻氣體被抽出處理腔室，以及沉積氣體係流入處理腔室以形成另一個犧牲膜820，如圖12所示。沉積物(deposition)係離子化而形成多個離子；該等離子係加速朝向堆疊的第一與第二半導體元件210、310，以在光阻遮罩800、剩餘的犧牲間隔子以及藉由第一凹槽3222a而暴露之基底322的一部分上沉積犧牲膜820。因為電漿中自由基速度的統計分佈，所以犧牲膜820是一連續膜(contiguous film)。
請參考圖13及圖14，在犧牲膜820沉積之後，再次進行圖10及圖11的蝕刻步驟。用於蝕刻犧牲膜820和基底322之一些部分的這種蝕刻步驟的持續時間，可相同於用於蝕刻如圖10及圖11所示之犧牲膜810與薄化基板321的一些部分的持續時間。更具體地，在圖13中，係非等向性地蝕刻如圖12所示的犧牲膜820，以便暴露基底322的一部分。接下來，在圖14中，經由剩餘的犧牲膜822蝕刻基底322，以在基底322中產生另一個第一凹陷3222b，第一凹陷3222b係與第一凹陷3222a連通。
在第一凹陷3222b形成之後，如圖15所示，可以重複圖12的沉積製程以藉由一犧牲膜830，以罩蓋藉由第一凹陷3222b而暴露之基底322的一部分。如圖12所示，犧牲膜830之沉積的製程參數係可大致相同於用於沉積犧牲膜820的製程參數。
如圖16所示，在第一與第二半導體元件210、310的堆疊上重複第一循環製程中的蝕刻步驟與沈積步驟的一順序，直到基底322蝕刻到一選定深度D1為止。蝕刻步驟和沈積步驟之順序的每次重複係均將溝槽向下延伸以增加一腔室體積。在一些實施例中，第一循環製程可產生四個第一凹陷3222a到3222d。
在第一循環製程完成之後，係執行第二循環製程以延伸溝槽，進而穿經基底322。第二循環製程包括一第一沉積步驟、一第二沉積步驟以及一蝕刻步驟的一順序。
第二循環製程的初始係例示於圖17。如圖17所示，進行一第一沉積步驟以形成第一犧牲膜840，以至少罩蓋藉由第一到第四凹陷3222a至3222d所暴露之基底322的一部分。位在第四凹陷3222a處以及接觸基底322的犧牲膜840，可具有一厚度Tx。值得注意的是，犧牲膜840之沉積的製程參數可大致相同於用於沉積犧牲膜810/820的製程參數。
請參考圖18，進行一第二沉積步驟以將如圖17所示的犧牲膜840從厚度Tx生長到一期望(desired)厚度Ty，藉此形成另一犧牲膜850。第二沉積步驟的持續時間可相同於或不同於第一循環製程的持續時間。
在第二沉積步驟完成後，係進行一蝕刻步驟以蝕刻犧牲膜850的一些部分(如圖19所示)以及蝕刻藉由剩餘犧牲膜852而暴露之基底322的一些部分(如圖20所示)。據此，係產生一第二凹陷3224a。第二凹陷3224a可具有一第二寬度W2，而第二寬度W2係小於第一凹陷322a的第一寬度W1(如圖11所示)。值得注意的是，用於蝕刻基底322之第二循環製程中的蝕刻步驟的持續時間，係小於用於蝕刻基底321/322之第一循環製程中的蝕刻步驟的持續時間。此外，用於蝕刻犧牲膜850和基板322之一些部分的第二循環工藝中的蝕刻製程的持續時間，係可相同於用於蝕刻犧牲膜810/820 830與基板321/322之第一循環製程中的蝕刻製程的持續時間。
蝕刻步驟完成，如圖21所示，係重複第一沉積步驟以沉積相同類型的犧牲材料，進而至少在藉由第二凹陷3224a而暴露之基底322的一部分上形成另一犧牲膜860。接下來，如圖23所示，重複第二沉積步驟(如圖22所示)以及蝕刻步驟的一順序，以產生另一個第二凹槽 3224b，而該第一沉積步驟係用於界定蝕刻進入基底322中之一區域，該蝕刻步驟係用於移除在第二沉積步驟期間形成的犧牲膜870和基底322之一些部分。如圖24所示，重複第一沉積步驟、第二沉積步驟以及蝕刻步驟的一順序以蝕刻基底322，直到第二半導體元件310的隔離層340暴露為止。據此，係形成溝槽300。在一些實施例中，第二循環製程可產生第二凹陷3224a到3224c在基底322中，而第二凹陷3224a到3224c係相互連接。值得注意的是，第二凹陷3224a至3224c的形成係可在第一凹陷3222a至3222d的形成期間原位執行。
如圖24所示，用於形成第一凹陷3222a至3222d的選定深度D1，係由用於形成第二凹陷3224a至3224c的預設深度D2所決定。詳言之，由第一凹陷3222a至3222d以及第二凹陷3224a至3224c所構成的溝槽300，係用於形成如下所述的一導電特徵，因此設計預設深度D2以避免該等主要部件330由於導電特徵而受到嚴重的效能退化。
在第二循環製程完成後，執行一清洗製程以移除剩餘的犧牲膜。使用例如濕式清洗製程以清洗第一與第二半導體元件210、310的堆疊。如圖24所示，由第一與第二循環製程中的蝕刻步驟所產生的該等底切，係使溝槽300成為一陡邊孔(steep-sided hole)。意即，與溝槽300交界之基底322的內表面係具有一扇形圖案(scalloped pattern)。通常，難以在具有扇形圖案之基底322的內壁均勻地形成一預期薄膜，並限制半導體組件的良率和可靠度。因此，如圖25所示，可以執行一移除製程以平坦化(即平滑)基底322的內壁。在一些實施例中，舉例來說，扇形圖案的製作技術包含一反應性離子蝕刻(RIE)製程。在移除製程之後，基底322的內表面可包括三個區段：一第一垂直表面3332、一第二垂直表面3334以及一傾斜表面3336，而傾斜表面3336連接到第一垂直表面3332以及第二垂直表面3334。
請參考圖26，依據圖3中的步驟S716，依序移除第二半導體元件310之隔離層340的一部分以及接合層400位在溝槽300下方的一部分，以暴露第一半導體元件210的導電墊250。據此，形成一孔洞402。舉例來說，係使用至少一RIE製程以非等向性乾蝕刻隔離層340與接合層400。應當理解，蝕刻製程係可使用多種蝕刻劑，根據隔離層340與接合層400的材料進行選擇，以依序蝕刻隔離層340與接合層400。在一些實施例中，在蝕刻隔離層340與接合層400的一些部分期間，可能會大量消耗光阻遮罩800，而光阻遮罩800係用於保護鈍化層452在第一與第二循環製程中的蝕刻步驟期間避免受到損壞；然後可以使用例如一灰化製程或一剝離製程以移除光阻遮罩800的殘留物，其中濕式剝離製程係可化學改變光阻遮罩800，使其不再黏貼到鈍化層452。
請參考圖27，依據圖3中的步驟S718，一絕緣膜520沉積在開孔451、溝槽300以及孔洞402中。絕緣膜520為一保形層，其係具有一構形，係遵循鈍化層452、第二半導體元件310的基底322、接合層400和第一半導體元件210的導電墊250的一些暴露部分的構形。舉例來說，絕緣膜520包括氧化物、氮化物、氧氮化物或高介電常數(high-k)材料，並可使用一CVD製程、一ALD製程或類似物進行沉積。在一些實施例中，絕緣膜520以及接合層400可包含相同材料，但本揭露並不以此為限。
請參考圖27及圖28，依據圖3中的步驟S720，移除絕緣膜520的一部分，以暴露導電墊250。在步驟S720中，使用一非等向性蝕刻製程以移除絕緣膜520的該等水平部分，同時絕緣膜520的該等垂直部522係留在原位，藉此形成至少一絕緣襯墊。非等向性之蝕刻製程的化學性質係可對絕緣膜520的材料有選擇性。因此，在絕緣膜520之該等水平部的蝕刻期間，並未移除大量之鈍化層452的材料。
請參考圖29，依據圖3中的步驟S722，一擴散阻障膜530係沉積在導電墊250、鈍化層452以及絕緣襯墊522之該等暴露部分上。具有一大致均勻厚度的擴散阻障膜530，係罩蓋導電墊250、鈍化層452以及絕緣襯墊522。為了確保階梯覆蓋(step coverage)，舉例來說，係可使用一PVD製程或一ALD製程以形成擴散阻障膜530。擴散阻障層530係可為一單一層結構或一多層結構，其係包含一或多個耐火金屬、耐火金屬氮化物或耐火金屬矽氮化物。
請參考圖30，依據圖3中的步驟S724，沉積一導電材料510以充填開孔451、溝槽300以及孔洞402。導電材料510係共形地且均勻地沉積在擴散阻障膜530上，直到完全填充開孔452、溝槽300和孔洞402為止。利用擴散阻障膜530以避免導電材料510從絕緣襯墊522片狀剝落(flaking)或剝蝕(spalling)。導電材料510可包括金屬，例如銅、鎢、鋁、銀、金、銦或類似物。利用絕緣襯墊522以將導電材料510與基底322分開，藉此避免導電材料510擴散進入基底320。導電材料510可使用一CVD製程、一PVD製程、一ALD製程或其他適合的製程進行沉積。
接下來，執行一平坦化製程，以移除溢流出開孔451、溝槽300以及開孔402的導電材料510與擴散阻障膜530。最後，係完全形成如圖1所示的半導體組件20。暴露鈍化層452，並形成如圖1所示的導電特徵500。平坦化製程可包括一化學機械研磨(CMP)製程及/或一濕蝕刻製程。
綜上所述，半導體組件20或半導體元件60的架構係包括導電部件500/630，其係包過第一區塊502/632以及第二區塊504/634，而第一區塊502/632係在該等主要部件附近處具有最小臨界尺寸，第二區塊504/634係在遠離該等主要部件處具有最大臨界尺寸。因此，係增加設置在導電特徵500/630之基底322/610的面積利用率(area utilization)。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一導電特徵、一絕緣襯墊以及一主要部件。該導電特徵設置在該基底中，並包括一第一區塊、一第二區塊以及一第三區塊。該第一區塊具有一均勻第一臨界尺寸，以及該第二區塊具有一均勻第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸。該第三區塊插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸。該絕緣襯墊覆蓋該導電特徵的一周圍；以及該主要部件，設置在該基底中，並設置在該第一區塊周圍。
本揭露之另一實施例提供一種半導體組件。該半導體組件包括一第一半導體元件、一第二半導體元件、一導電特徵以及一絕緣襯墊。該第一半導體元件包括一導電墊；以及該第二半導體元件垂直地堆疊在該第一半導體元件上。該導電特徵穿經該第二半導體元件，並包括具有不同臨界尺寸的一第一區塊以及一第二區塊。該第一區塊接觸該導電墊並具有一第一臨界尺寸；以及該第二區塊連接到該第一區塊，並具有一第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸。該絕緣襯墊插置在該第二半導體元件與該導電特徵之間。
本揭露之另一實施例提供一種半導體組件的製備方法。該製備方法包括將一第一半導體元件以及一第二半導體元件接合在一起；執行一第一循環製程(cyclic process)，以產生複數個第一凹陷在該第二半導體元件的一基底中，該等第一凹陷係相互連通，其中該等第一凹陷具有一第一寬度；執行一第二循環製程，以經由該等第一凹陷產生複數個第二凹陷，該等第二凹陷係相互連通，其中該等第二凹陷具有一第二寬度，該第二寬度小於該第一寬度；形成一絕緣襯墊在該基底經由該等第一及第二凹陷而暴露的一些部分上；以及沉積一導電材料在塗佈有該絕緣襯墊的該等第一與第二凹陷中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:電子系統 20:半導體組件 60:半導體元件 100:電路板 102:凸塊 210:第一半導體元件 220:基底 230:主要部件 240:隔離層 242:上表面 250:導電墊 252:最上表面 300:溝槽 310:第二半導體元件 320:基底 321:薄化基底 3212:表面 322:基底 330:主要部件 332:基底 340:隔離層 400:接合層 402:孔洞 410:介電膜 420:介電膜 450:鈍化層 451:開孔 452:鈍化層 500:導電特徵 502:第一區塊 504:第二區塊 506:第三區塊 510:導電材料 520:絕緣膜 522:絕緣襯墊 530:擴散阻障膜 534:擴散阻障膜 610:基底 6102:上表面 620:主要部件 630:導電特徵 632:第一區塊 634:第二區塊 636:第三區塊 640:絕緣層 700:製備方法 800:光阻遮罩 802:窗口 810:犧牲膜 812:水平部 814:垂直部 820:犧牲膜 830:犧牲膜 840:第一犧牲膜 850:犧牲膜 860:犧牲膜 3222a:第一凹陷 3222b:第一凹陷 3222c:第一凹陷 3222d:第一凹陷 3224a:第二凹陷 3224b:第二凹陷 3224c:第二凹陷 3332:第一垂直表面 3334:第二垂直表面 3336:傾斜表面 6322:垂直周圍表面 6342:垂直周圍表面 6362:傾斜周圍表面 CD1:第一臨界尺寸 CD2:第二臨界尺寸 CD3:第三臨界尺寸 CDa:預定臨界尺寸 H:預設高度 H1:第一高度 H2:第二高度 H3:第三高度 S702:步驟 S704:步驟 S706:步驟 S708:步驟 S710:步驟 S712:步驟 S714:步驟 S716:步驟 S718:步驟 S720:步驟 S722:步驟 S724:步驟 Ta:原始厚度 Tb:厚度 Tx:厚度 Ty:厚度 T1:第一厚度 T2:第二厚度 W:預設寬度 W1:第一寬度 W2:第二寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1例示本揭露一些實施例之一電子系統的剖視示意圖。 圖2例示本揭露一些實施例之一半導體元件的剖視示意圖。 圖3例示本揭露一些實施例之一半導體組件之一製備方法的流程示意圖。 圖4到圖30例示本揭露一些實施例製備一半導體組件之各中間階段的剖視示意圖。
10:電子系統
20:半導體組件
100:電路板
102:凸塊
210:第一半導體元件
220:基底
240:隔離層
250:導電墊
310:第二半導體元件
322:基底
330:主要部件
340:隔離層
400:接合層
452:鈍化層
500:導電特徵
502:第一區塊
504:第二區塊
506:第三區塊
522:絕緣襯墊
534:擴散阻障膜
CD1:第一臨界尺寸
CD2:第二臨界尺寸
CD3:第三臨界尺寸
CDa:預定臨界尺寸
H1:第一高度
H2:第二高度
H3:第三高度

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一導電特徵，設置在該基底中，並包括： 一第一區塊，具有一均勻第一臨界尺寸； 一第二區塊，具有一均勻第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸；以及 一第三區塊，插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸； 一絕緣襯墊，覆蓋該導電特徵的一周圍；以及 一主要部件，設置在該基底中，並設置在該第一區塊周圍。
  2. 如請求項1所述之半導體元件，其中該第三區塊的該第三臨界尺寸在距該第一區塊之距離增加的位置處逐漸增加，並在距該第二區塊之距離增加的位置處逐漸減小。
  3. 如請求項1所述之半導體元件，其中該導電特徵的該第一區塊具有一第一高度，該導電特徵的該第二區塊具有一第二高度，該導電特徵的該第三區塊具有一第三高度，該第二高度大於該第一高度，該第三高度小於該第一高度。
  4. 一種半導體組件，包括： 一第一半導體元件，包括一導電墊； 一第二半導體元件，垂直地堆疊在該第一半導體元件上； 一導電特徵，穿經該第二半導體元件，並包括： 一第一區塊，接觸該導電墊並具有一第一臨界尺寸；以及 一第二區塊，連接到該第一區塊，並具有一第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸；以及 一絕緣襯墊，插置在該第二半導體元件與該導電特徵之間。
  5. 如請求項4所述之半導體組件，其中該導電特徵還包括一第三區塊，插置在該第一區塊與該第二區塊之間，並具有多個變化的第三臨界尺寸。
  6. 如請求項5所述之半導體組件，其中該導電特徵之該第三區塊的該第三臨界尺寸在距該第一區塊之距離增加的位置處逐漸增加，並在距該第二區塊之距離增加的位置處逐漸減小。
  7. 如請求項6所述之半導體組件，其中該第二半導體元件包括： 一基底； 複數個主要部件，設置在該基底中，並設置在該第一區塊周圍；以及 一隔離層，囊封該等主要部件； 其中，該導電特徵之該第一區塊的一部分、該第二區塊以及該第三區塊係位在該基底中，以及該導電特徵之該第一區塊的另一部分係穿過該隔離層。
  8. 如請求項7所述之半導體組件，其中該導電特徵之該第一區塊位在該基底中的該部分係具有一第一高度，該導電特徵的該第二區塊具有一第二高度，該導電特徵的該第三區塊具有一第三高度，而該第二高度大於該第一高度，該第三高度小於該第一高度。
  9. 如請求項8所述之半導體組件，其中該第一高度與該第三高度的一總數係小於該第二高度。
  10. 如請求項7所述之半導體組件，還包括一鈍化層，係罩蓋該基底，其中該導電特徵之該第二區塊之一部分係被該鈍化層所圍繞。
  11. 如請求項10所述之半導體組件，還包括一接合層，係夾置在該第一半導體元件與該第二半導體元件之間，其中該導電特徵的該第一區塊穿經該接合層而接觸該導電墊。
  12. 一種半導體組件的製備方法，包括： 將一第一半導體元件以及一第二半導體元件接合在一起； 執行一第一循環製程，以產生複數個第一凹陷在該第二半導體元件的一基底中，該等第一凹陷係相互連通，其中該等第一凹陷具有一第一寬度； 執行一第二循環製程，以經由該等第一凹陷產生複數個第二凹陷，該等第二凹陷係相互連通，其中該等第二凹陷具有一第二寬度，該第二寬度小於該第一寬度； 形成一絕緣襯墊在該基底經由該等第一及第二凹陷而暴露的一些部分上；以及 沉積一導電材料在塗佈有該絕緣襯墊的該等第一與第二凹陷中。
  13. 如請求項12所述之製備方法，其中該等第一凹陷係利用交錯一沉積步驟以及一蝕刻步驟的該第一循環製程所產生，以及該等第二凹陷係利用包括一第一沉積步驟、一第二沉積步驟以及一蝕刻步驟之一順序所產生。
  14. 如請求項13所述之製備方法，其中在該第二循環製程中用於蝕刻該基底之該蝕刻步驟的一持續時間，係小於在該第一循環製程中用於蝕刻該基底之該蝕刻步驟的一持續時間。
  15. 如請求項13所述之製備方法，還包括在該基底上執行一移除製程，以移除在該第一與第二循環製程的各蝕刻步驟期間所產生的一扇形圖案，藉此形成穿經該基底的一溝槽，該溝槽具有一非均勻寬度。
  16. 如請求項15所述之製備方法，其中該基底藉由該溝槽而暴露的一部分係包括一第一垂直表面、一第二垂直表面以及一傾斜表面，該傾斜表面係連接該第一垂直表面與該第二垂直表面。
  17. 如請求項13所述之製備方法，其中該第一循環製程的該蝕刻步驟包括： 移除在該沉積步驟期間所形成之一犧牲膜的一些水平部分；以及 移除該基底經由剩餘的該犧牲膜所暴露的一部分。
  18. 如請求項12所述之製備方法，還包括： 沉積一鈍化層在該第二半導體元件上；以及 在執行該第一循環製程之前，產生一開孔在該鈍化層中； 其中，該基底經由該開孔進行蝕刻，以產生該等第一與第二凹陷。
  19. 如請求項12所述之製備方法，其中該第一半導體元件與該第二半導體元件的接合係包括： 分別沉積多個介電膜在該第一半導體元件與該第二半導體元件上； 安裝該第二半導體元件到該第一半導體元件上，以使該等介電膜接觸；以及 執行一退火製程，以熔融該等介電膜，藉此形成用於連接該第一與第二半導體元件的一接合層； 其中，在形成該絕緣襯墊之前，移除該接合層在該等第一與第二凹陷下方的一部分，以暴露該導電墊。
  20. 如請求項12所述之製備方法，其中執行該第一循環製程直到該基底蝕刻到一選定深度為止，以及一旦連接的該等第一與第二凹陷穿經該基底，則完成該第二循環製程，其中該第二凹陷具有一預設深度，該預設深度小於該選定深度。
TW110123611A 2020-10-22 2021-06-28 具有非均勻臨界尺寸的導電特徵及其製備方法 TWI793655B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/077,842 US11610833B2 (en) 2020-10-22 2020-10-22 Conductive feature with non-uniform critical dimension and method of manufacturing the same
US17/077,842 2020-10-22

Publications (2)

Publication Number Publication Date
TW202230664A true TW202230664A (zh) 2022-08-01
TWI793655B TWI793655B (zh) 2023-02-21

Family

ID=81194726

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123611A TWI793655B (zh) 2020-10-22 2021-06-28 具有非均勻臨界尺寸的導電特徵及其製備方法

Country Status (3)

Country Link
US (2) US11610833B2 (zh)
CN (1) CN114388472A (zh)
TW (1) TWI793655B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610833B2 (en) * 2020-10-22 2023-03-21 Nanya Technology Corporation Conductive feature with non-uniform critical dimension and method of manufacturing the same
CN115207203B (zh) * 2022-09-15 2022-12-02 材料科学姑苏实验室 一种铝基超导电路中叠层刻蚀的侧壁陡直性实现方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100195A (en) * 1998-12-28 2000-08-08 Chartered Semiconductor Manu. Ltd. Passivation of copper interconnect surfaces with a passivating metal layer
JP2001068755A (ja) * 1999-08-27 2001-03-16 Hitachi Cable Ltd 化合物半導体磁気抵抗素子
US20100013060A1 (en) * 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
KR20100045857A (ko) 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8609529B2 (en) * 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
TWI495073B (zh) 2012-12-07 2015-08-01 Powertech Technology Inc 矽穿孔結構
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9583434B2 (en) * 2014-07-18 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal line structure and method
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
US9893028B2 (en) * 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
EP3293757B1 (en) * 2016-09-07 2019-04-17 IMEC vzw A method for bonding and interconnecting integrated circuit devices
US10049981B2 (en) * 2016-09-08 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Through via structure, semiconductor device and manufacturing method thereof
US20180342473A1 (en) * 2017-05-25 2018-11-29 Advanced Semiconductor Engineering, Inc. Via structure, substrate structure including the same, and method for manufacturing the same
KR102420586B1 (ko) 2017-07-24 2022-07-13 삼성전자주식회사 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
KR20190083054A (ko) 2018-01-03 2019-07-11 삼성전자주식회사 반도체 패키지
TWI678742B (zh) 2018-03-26 2019-12-01 南茂科技股份有限公司 半導體封裝結構
US11004733B2 (en) * 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
CN109148361B (zh) * 2018-08-28 2019-08-23 武汉新芯集成电路制造有限公司 半导体器件及其制作方法
KR102521658B1 (ko) 2018-09-03 2023-04-13 삼성전자주식회사 반도체 칩 및 이의 제조 방법
KR102661963B1 (ko) * 2018-09-28 2024-04-30 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
US10818508B2 (en) * 2018-10-17 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US11289402B2 (en) * 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
US11133251B1 (en) * 2020-03-16 2021-09-28 Nanya Technology Corporation Semiconductor assembly having T-shaped interconnection and method of manufacturing the same
US11264350B2 (en) * 2020-03-19 2022-03-01 Nanya Technology Corporation Semiconductor device with composite dielectric structure and method for forming the same
US11355435B2 (en) * 2020-04-24 2022-06-07 Nanya Technology Corporation Semiconductor device with air gaps
US11322458B2 (en) * 2020-04-27 2022-05-03 Nanya Technology Corporation Semiconductor structure including a first substrate and a second substrate and a buffer structure in the second substrate
US11315904B2 (en) * 2020-05-15 2022-04-26 Nanya Technology Corporation Semiconductor assembly and method of manufacturing the same
US11735523B2 (en) * 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
CN114078712A (zh) * 2020-08-19 2022-02-22 华邦电子股份有限公司 半导体结构及其制造方法
US11373992B2 (en) * 2020-08-24 2022-06-28 Nanya Technology Corporation Semiconductor structure with strengthened patterns and method for fabricating the same
US20220084884A1 (en) * 2020-09-15 2022-03-17 Nanya Technology Corporation Semiconductor structure and method of forming the same
KR20220037093A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 Tsv를 포함하는 반도체 소자 및 이의 제조 방법
US11374009B2 (en) * 2020-10-15 2022-06-28 Nanya Technology Corporation Integrated circuit device and manufacturing method thereof
US20220130726A1 (en) * 2020-10-22 2022-04-28 Changxin Memory Technologies, Inc. Semiconductor packaging method and semiconductor structure
CN114388373A (zh) * 2020-10-22 2022-04-22 长鑫存储技术有限公司 半导体封装方法及半导体结构
US11610833B2 (en) * 2020-10-22 2023-03-21 Nanya Technology Corporation Conductive feature with non-uniform critical dimension and method of manufacturing the same
US11502025B2 (en) * 2020-11-02 2022-11-15 Nanya Technology Corporation Semiconductor device with etch stop layer having greater thickness and method for fabricating the same
US11355464B2 (en) * 2020-11-10 2022-06-07 Nanya Technology Corporation Semiconductor device structure with bottle-shaped through silicon via and method for forming the same
US11315869B1 (en) * 2020-12-01 2022-04-26 Nanya Technology Corporation Semiconductor device with decoupling unit and method for fabricating the same

Also Published As

Publication number Publication date
US20220130736A1 (en) 2022-04-28
US11610833B2 (en) 2023-03-21
US20220310487A1 (en) 2022-09-29
CN114388472A (zh) 2022-04-22
TWI793655B (zh) 2023-02-21
US11935816B2 (en) 2024-03-19

Similar Documents

Publication Publication Date Title
CN102420210B (zh) 具有硅通孔(tsv)的器件及其形成方法
KR101580941B1 (ko) 스트레인-완화된 tsv에 대한 구조 및 방법
US10515892B2 (en) TSV interconnect structure and manufacturing method thereof
US10090327B2 (en) Semiconductor device and method for forming the same
TWI671852B (zh) 用於共用基板的電路的隔離結構
US11935816B2 (en) Conductive feature with non-uniform critical dimension and method of manufacturing the same
TWI763292B (zh) 半導體組裝結構的製備方法
US7723821B2 (en) Microelectronic assembly
TWI408797B (zh) 微電子總成及其形成方法
TWI680533B (zh) 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法
JP2012256639A (ja) 半導体装置の製造方法
US20150104927A1 (en) Semiconductor structure and manufacturing method thereof
US9478464B2 (en) Method for manufacturing through-hole silicon via
KR102607594B1 (ko) Tsv를 포함하는 반도체 장치
TWI833591B (zh) 具有漏斗狀互連之金屬結構的製備方法
CN113410195B (zh) 半导体组装结构及其制备方法
TWI780985B (zh) 半導體結構及其製造方法
US20240071956A1 (en) Through via with guard ring structure
CN108054154B (zh) 用于系统级封装的tsv转接板
CN108063115B (zh) 用于系统级封装的tsv转接板及其制备方法
KR100678008B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100605909B1 (ko) 금속배선의 절연막 평탄화 방법
TW202415276A (zh) 矽電容結構及其製作方法
CN117059565A (zh) 封装方法
KR20080114177A (ko) 필드 산화막 구조물의 형성 방법