TWI408797B - 微電子總成及其形成方法 - Google Patents
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Description
本發明廣泛係關於一種微電子總成及用於形成一微電子總成之方法，並且具體而言，係關於一種用於在一螺旋形電感器下方形成一空穴之方法。
積體電路係形成在半導體基板或晶圓上。接著，晶圓被切割成微電子晶粒或半導體晶片，每一晶粒載有一各自積體電路。每一半導體晶片被裝至一封裝件或載體基板，封裝件或載體基板通常被裝至一母板。
積體電路之完成涉及許多處理步驟以及在半導體基板上形成各種裝置。取決於半導體晶片之預定用途，在半導體基板上形成的裝置之一可係一電感器。螺旋形電感器通常係用在射頻(RF)裝置中，並且典型包括一形成於一介電材料上的薄金屬線圈。在使用期間，電感器通常歷經電感耦合於基板中的半導體材料，這不利地影響電感器的"品質因數"或"Q因數"，並且因此妨礙裝置的效能。
為了最小化此耦合且增大Q因數，可增加在電感器下方的介電層之厚度。但是，不管介電厚度，相當可觀的耦合量仍然發生。亦已有在電感器下方形成一空穴之嘗試，但是空穴未經密封，並且在後續處理步驟期間(諸如清潔或切割)，空穴可受到污染。另外，難以控制空穴的大小及形狀。空穴通常顯著減小半導體晶片的機械強度，並且結果係，在封裝或裝運期間，半導體晶片可能受損。亦可增加電感器的厚度，以減小電感器的電阻且因此增加Q因數。但是，增加線圈厚度使裝置大小增加，並且增加裝置之製造成本。
據此，希望增加電感器的Q因數而無污染風險。此外，亦希望維持半導體晶片的充分機械強度，以禁得起後續處理步驟。另外，從下文中配合附圖說明的[實施方式]、隨附的申請專利範圍、[發明所屬之技術領域]及[先前技術]，將可明白本發明的其他所要功能及特徵。
提供一種形成一微電子總成之方法。該方法包括：在一半導體基板上形成第一渠溝與第二渠溝；用一蝕刻停止材料填充該第一渠溝與該第二渠溝；在該半導體基板上形成一電感器；在該蝕刻停止層與該半導體基板之至少一者中形成一蝕刻孔洞，以曝露介於該第一渠溝與該第二渠溝之間的該基板；透過該蝕刻孔洞等向性地蝕刻介於該第一渠溝與該第二渠溝之間的該基板，以在該基板內形成一空穴；及在該蝕刻孔洞上形成一密封層，以密封該空穴。
提供一種具有改良Q因數之電感器之裝置。該裝置包括：一半導體基板，該半導體基板中形成有第一渠溝與第二渠溝；一在該基板上且在該等渠溝中之蝕刻停止層，該蝕刻停止層形成第一蝕刻停止壁與第二蝕刻停止壁，該基板與該蝕刻停止層聯合形成一空穴，該空穴位於該蝕刻停止層下方且介於該第一蝕刻停止壁與該第二蝕刻停止壁之間，該蝕刻停止層具有一蝕刻孔洞，該蝕刻孔洞互連該空穴與該半導體基板之一表面；一電感器，其在該基板上，該電感器之至少一部分係定位在該半導體基板中之該空穴上；及一密封層，其形成在該蝕刻孔洞上。
下文[實施方式]在本質上僅僅是示範性，並且非意欲限制本發明或本發明之應用及用途。另外，沒有任何受到前文[發明所屬之技術領域]、[先前技術]、[發明內容]或下文[實施方式]中提出之任何明確或隱含理論所約束之意圖。請注意，圖1至圖18僅僅是圖解說明且未按比例繪製。
圖1至12繪示根據本發明一具體實施例之用於形成一包括一螺旋形電感器之微電子總成之方法。請參閱圖1，圖中繪示一半導體基板20。該半導體基板20係用一半導體材料(諸如矽)所製成，並且包括一上部表面22及一下部表面24。該半導體基板20具有一約1,000微米之厚度26。雖然僅繪示該半導體基板20之一部分，但是應明白，半導體基板20可能係一直徑為(舉例而言)200或300毫米之半導體晶圓。
如圖2所示，首先，在該半導體基板20之該上部表面22上形成一第一渠溝28及第二渠溝30。該第一渠溝28及該第二渠溝30具有(舉例而言)一介於8與10微米之間的寬度32及一介於75與100微米之間的深度34。該第一渠溝28及該第二渠溝30係使用深反應性離子蝕刻(Deep Reactive Ion Etching；DRIE)予以形成，並且俯視於圖4時，彼等渠溝的形狀係圓形且相對於一渠溝(或電感器)中心點36呈同中心。請再次參考圖2，在示範性具體實施例中，該第一渠溝28具有一約300微米之內直徑38，以及該第二渠溝30具有一約500微米之內直徑40。
接著，如圖3所示，在該半導體基板20之該上部表面22上形成一場氧化物(或"蝕刻停止")層42。如同此項技術瞭解之常識，將該場氧化物層42熱生長至一(舉例而言)介於4與6微米之間的厚度43。如圖所示，該場氧化物層42填充該第一渠溝28及該第二渠溝30，以在該第一渠溝28內形成一第一橫向蝕刻停止壁44及在該第二渠溝30內形成一第二橫向蝕刻停止壁46。如圖3及圖4所示，該第一橫向蝕刻停止壁44及該第二橫向蝕刻停止壁46分別採用該第一渠溝28及該第二渠溝30之大小及形狀。因此，雖然圖中未詳細繪示，但是該第一橫向蝕刻停止壁44之直徑大約相同於該第一渠溝28之直徑，及該第二橫向蝕刻停止壁44之直徑大約相同於該第二渠溝30之直徑，如圖2所示。
如圖5所示，接著，在該場氧化物層42上，對該半導體基板20實行多項互補金屬氧化物半導體(CMOS)製程步驟。該等CMOS製程步驟包括(舉例而言)：形成CMOS裝置、多層層間介電層48、若干金屬層或金屬線50以及在該等金屬線50與該等層間介電層48上形成一鈍化層52。該等金屬線50可用諸如鋁、銅或矽化鋁等材料製成。可使用電漿增強型化學氣體沉積(PECVD)來形成該鈍化層52，並且該鈍化層52可用諸如氮化矽或氧化矽等材料製成。
該等金屬線50之至少一部分在該半導體基板20之該上部表面22上形成線圈54，如圖6及圖7所示。請特別參閱圖6，該等線圈54之至少一些部分係位於介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間。雖然圖6中僅繪示一個線圈54，但是應注意，多個線圈54可實際上位於介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間。
現在請參考圖5，連同參閱圖7，該場氧化物層42、該等層間介電層48、該等金屬線50與形成之該等線圈54的組合在該半導體基板20之該上部表面22上形成一螺旋形電感器58，如同此項技術瞭解之常識。雖然圖中未明確繪示，但是該螺旋形電感器58具有一介於300與500微米之間的直徑及一介於2與5微米之間的厚度。
如圖8及圖9所示，接著，形成穿過各種CMOS處理層及該場氧化物層42的複數個蝕刻孔洞60，以曝露該半導體基板20之該上部表面22。該等蝕刻孔洞6o係使用反應性離子蝕刻(Reactive Ion Etching；RIE)予以形成，並且具有一介於2與6微米之間的寬度62及一介於6與10微米之間的深度64，這取決於該等CMOS處理層之各種厚度及該場氧化物層42之厚度。
如圖8及圖9所示，該等蝕刻孔洞60可予以成對式安排，每對中的一個孔洞60係在該線圈54之各側。在所示之實例中的成對之蝕刻孔洞60均等地置放於該線圈54之周圍。該等蝕刻孔洞60自該鈍化層52之一上部表面延伸至位於介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間的該基板20之半導體材料。
如圖10所示，接著，該半導體基板20歷經等向性蝕刻製程。在一較佳具體實施例中，將該基板20曝露於二氟化氙(XeF2
)，XeF2
行進通過該等蝕刻孔洞60，且等向性地蝕刻介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間的該基板20之半導體材料。應注意，XeF2
具有對於矽的極高蝕刻率(諸如每分鐘0.5微米)，以及對於噴濺之鈦、元素配比(stochiometric)之氮化矽、熱氧化物、PECVD之氮化矽與鋁的極低蝕刻率。因此，如圖7所示，由於XeF2
行進通過該等蝕刻孔洞60，所以該鈍化層52、該等層間介電層48、一場氧化物層42及該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46實質上未歷經蝕刻，同時介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間的矽歷經非常迅速之等向性蝕刻製程。因此，如圖所示，一空穴66形成於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間，並且直接在該螺旋形電感器58之該等線圈54中之至少一線圈下方。因為蝕刻受到該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之橫向阻隔，所以該空穴66之形成僅高速率地垂直行進。請再次參考圖9，該空穴66係環形且尺寸類似於介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間的空間。該空穴66的深度68可在介於30與40微米之間，並且係藉由該半導體材料曝露於等向性蝕刻製程的時間量予以決定。
請參閱圖11，接著，在該鈍化層52上形成一密封(或第二)鈍化層70，以徹底覆蓋該等蝕刻孔洞60，且因此密封該空穴66。該密封鈍化層88可用四乙基矽酸鹽(tetra－ethyl－ortho－silicate；TEOS)、氧化矽、氮化矽或其任何組合製成。取決於該等蝕刻孔洞60之該等寬度62，該密封鈍化層70之厚度可能係(舉例而言)介於6與8微米之間。
如圖12所示，接著，蝕刻該等金屬線50上的該鈍化層52與該密封鈍化層70兩者之一部分，使得可製成電接觸於CMOS裝置的電接合襯墊。應注意，圖12所示之基板20的剖面圖不同於圖11所示之剖面圖。
在最終之製程步驟之後，可將該半導體基板20切割成個別微電子晶粒或半導體晶片，每一晶片載有一各自積體電路，並且在將該等半導體晶片安裝至運算系統中之前，先將該等半導體晶片附裝至一封裝基板。
請參閱圖7，可透過該螺旋形電感器56之該等線圈54傳送電訊號，其造成在該電感器56四周形成一電磁場，如同此項技術瞭解之常識。
該總成具有數項優點。首先，因此空氣之絕緣屬性，所以減小介於線圈與基板之間的耦合，藉此增加電感器的Q因數。另外，因為用密封鈍化層來密封空穴，所以在後續製程步驟期間使空穴受污染的可能性被最小化。此外，因為蝕刻停止壁之使用實現精確控制空穴之大小、形狀及定位，而且改良總成之機械強度。因此，在後續製程步驟、封裝或裝運期間使總成受損的可能性減小。
請注意，圖13至圖18中使用之參照數字可用來指示類似於圖1至圖12所示之特徵。
圖13繪示根據本發明一替代具體實施例之橫向蝕刻停止壁(如圖4、6與9所示)的佈局。為了建構如圖13所示之橫向蝕刻停止壁組態，蝕刻第三組渠溝72，其互連該第一渠溝28及該第二渠溝30。在以類似於圖3所示之方式形成該場氧化物層42期間，該第三組渠溝72亦係用該場氧化物層42予以填充，以建成分別互連該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46的多個支撐壁74。在圖13所示之實例中，該等蝕刻孔洞60經安排，使得僅一對蝕刻孔洞60位於兩個連續支撐壁74之間。因此，當該半導體基板曝露於等向性蝕刻氣體時，經形成之該空穴66被劃分成多個空穴腔76，每一空穴腔76係藉由該第一橫向蝕刻停止壁44、該第二橫向蝕刻停止壁46及連續支撐壁74予以界定。此項具體實施例提供額外優點，其係歸因於該等支撐壁74，而曾加總成的額外結構支撐及機械強度。
圖14至圖17繪示根據本發明進一步具體實施例之橫向蝕刻停止壁組態之形成。如圖14所示，以類似於圖2所示之方式，在該半導體基板20中形成一第一渠溝28及一第二渠溝30。但是，如圖所示，亦在介於該第一渠溝28與該第二渠溝30之間的該半導體基板之該上部表面22上形成多個支撐結構形態渠溝78。雖然圖中未詳細繪示，但是該等支撐結構形態渠溝78具有約2微米之寬度及約10微米之深度。但是，可在介於該第一渠溝28和該第二渠溝30與該等支撐結構形態渠溝78之間的該半導體基板20之該上部表面22上留下一(舉例而言)約8微米之間隙80。
亦應注意，該等支撐結構形態渠溝78可能係緊密地相間隔，以從介於該等支撐結構形態渠溝78之間的該半導體基板20之半導體材料形成半導體構件82。如圖所示，在介於該第一渠溝28與該第二渠溝30之間的該基板20上之一區域可被交替之支撐結構形態渠溝78與半導體構件82所覆蓋。該等半導體構件82的寬度可類似於該等支撐結構形態渠溝78的寬度。
如圖15所示，以類似於圖3所示之方式，在該半導體基板20之該上部表面22上形成一場氧化物層42。該場氧化物層42可藉由氧化作用而徹底填充該第一渠溝28與該第二渠溝30，並且徹底氧化該等支撐結構形態渠溝78。
但是，由於該場氧化物層42係形成或生長至該半導體基板20之半導體材料上，所以歸因於該半導體基板20之半導體材料的氧化作用，使得氧化物變成局部"嵌入於"該半導體基板20之該上部表面中，如圖15及圖16所示。此氧化作用與該等半導體構件82之最小寬度的組合，造成整個半導體構件82變化成該場氧化物層42之氧化物材料。因此，被該等支撐結構形態渠溝78與該等半導體構件82所佔據的該基板20之區域整個變成係由場氧化物材料所製成。結果，形成一環形支撐構件84(或加勁件)，其分別自介於該第一橫向蝕刻停止壁44與該第二橫向蝕刻停止壁46之間的該場氧化物層42向下延伸，且該環形支撐構件84與該場氧化物層42係一整體，如圖16所示。
如圖17所示，以類似於圖5至圖11所示之製程的方式，在該基板20上形成各種CMOS層，以建成一螺旋形電感器。在該環形支撐構件84之對立側上形成穿過該等CMOS層之蝕刻孔洞60，並且形成一等向性蝕刻，以建成一空穴66。在圖15所示之實例中，因為該環形支撐構件84係由氧化物所組成，所以其實質上未歷經蝕刻製程，使得該空穴66之剖面呈現"U形"。在此情況中，該環形支撐構件84對整個半導體基板20提供額外機械強度。
圖18顯示根據本發明進一步具體實施例之上文所述之微電子總成。圖12所示之具體實施例中特定關注事項在於，可去除該第二橫向蝕刻停止壁46上之場氧化物層42，以減小抵達該半導體基板20之半導體材料所需之該等蝕刻孔洞60之深度。因為去除該場氧化物層42之若干部分，所以一些蝕刻孔洞60不需要如同曝露該基板20之半導體材料一樣深。應明白，為了清楚，圖18中未繪示出所有蝕刻孔洞60。
應注意，上文所述之步驟不需要以所描述之順序予以實行。舉例而言，可在實行各種CMOS製程步驟及形成該電感器56之前，形成且密封該空穴66。另外，該電感器56可能係除圓形外的其他形狀。舉例而言，當俯視時，該電感器56之該等線圈54可具有矩形或方形形狀。
本發明提供一種形成一微電子總成之方法。該方法可包括：在一半導體基板上形成第一渠溝與第二渠溝；用一蝕刻停止材料填充該第一渠溝與該第二渠溝；在該半導體基板上形成一電感器；在該蝕刻停止層與該半導體基板之至少一者中形成一蝕刻孔洞，以曝露介於該第一渠溝與該第二渠溝之間的該基板；透過該蝕刻孔洞等向性地蝕刻介於該第一渠溝與該第二渠溝之間的該基板，以在該基板內形成一空穴；及在該蝕刻孔洞上形成一密封層，以密封該空穴。
可將該電感器之至少一部分定位在該空穴上。該電感器可包括在該半導體基板上繞一電感器中心點捲繞之一線圈。該第一渠溝與該第二渠溝可形成於該電感器中心點周圍。
該第一渠溝可定位在該電感器中心點與該第二渠溝之間，並且該第一渠溝與該第二渠溝兩者可皆係以該電感器中心點為中心。
該方法也可包括：形成一互連該第一渠溝與該第二渠溝之至少一支撐渠溝，其中該蝕刻停止層之該形成填充該至少一支撐渠溝。
該方法也可包括：在該第一渠溝與該第二渠溝之間形成複數個支撐結構形態渠溝，該等支撐結構形態渠溝具有一小於該第一渠溝與該第二渠溝之深度的深度以及一小於該第一渠溝與該第二渠溝之長度的寬度；其中該蝕刻停止材料之該形成填充該複數個支撐結構形態渠溝，並且導致在該第一渠溝與該第二渠溝之間形成一包括該蝕刻停止材料之環形支撐結構。
本發明提供一種形成一微電子總成之方法，包括：在一半導體基板之一表面上形成第一渠溝與第二渠溝，該半導體基板包括一半導體材料；在該半導體基板之該表面上形成一蝕刻停止層，該蝕刻停止層填充該第一渠溝與該第二渠溝；在該半導體基板之該表面上形成一電感器；形成一穿過該蝕刻停止層的蝕刻孔洞，以曝露介於該第一渠溝與該第二渠溝之間的該半導體材料；透過該蝕刻孔洞等向性地蝕刻介於該第一渠溝與該第二渠溝之間的該半導體材料，以在該半導體基板內形成一空穴；及在該蝕刻停止層上形成一密封層，以密封該空穴。
該半導體基板之該表面可係一第一表面，並且該半導體基板進一步包括一對立於該第一表面之第二表面。該第一渠溝與該第二渠溝可形成於一渠溝中心點周圍，且該第一渠溝係定位在該渠溝中心點與該第二渠溝之間。
該電感器可包括一繞該渠溝中心點捲繞之線圈，並且該線圈之至少一部分可定位在該空穴上。該第一渠溝與該第二渠溝可具有一實質上圓形形狀，並且該空穴可具有一環形形狀。
該方法也可包括：形成互連該第一渠溝與該第二渠溝之複數個支撐渠溝，該蝕刻停止層之該形成該蝕刻停止材料填充該等支撐渠溝。
該方法也可包括：在該第一渠溝與該第二渠溝之間形成複數個支撐結構形態渠溝，該等支撐結構形態渠溝具有一小於該第一渠溝與該第二渠溝之深度的深度及小於該第一渠溝與該第二渠溝之寬度的寬度；該蝕刻停止材料之該形成填充該複數個支撐結構形態渠溝，並且導致在該第一渠溝與該第二渠溝之間形成一包括該蝕刻停止材料之環形支撐結構。
本發明進一步提供一種微電子總成。該微電子總成可包括：一半導體基板，該半導體基板中形成有第一渠溝與第二渠溝；一在該基板上且在該等渠溝中之蝕刻停止層，該蝕刻停止層形成第一蝕刻停止壁與第二蝕刻停止壁，該基板與該蝕刻停止層聯合形成一空穴，該空穴位於該蝕刻停止層下方且介於該第一蝕刻停止壁與該第二蝕刻停止壁之間，該蝕刻停止層具有一蝕刻孔洞，該蝕刻孔洞互連該空穴與該半導體基板之一表面；一電感器，其在該基板上，該電感器之至少一部分係定位在該半導體基板中之該空穴上；及一密封層，其形成在該蝕刻孔洞上。
該電感器可包括在該半導體基板上繞一電感器中心點捲繞之至少一線圈，並且該第一渠溝與該第二渠溝可形成於該電感器中心點周圍，該第一渠溝係定位在該電感器中心點與該第二渠溝之間。該第一渠溝與該第二渠溝可具有一實質上圓形形狀，並且該空穴可具有一環形形狀。
該微電子總成亦可包括：複數個支撐壁，其互連該第一蝕刻停止壁與該第二蝕刻停止壁，該第一蝕刻停止壁與該第二蝕刻停止壁及該等支撐壁包括一蝕刻停止材料。
該半導體基板之該表面可係該半導體基板之一第一表面，該半導體基板亦可具有一對立於該第一表面之第二表面，並且該電感器係形成在該半導體基板之該第一表面上。該半導體基板亦可包括：一自該空穴之一內表面延伸之環形支撐構件，該環形支撐構件包括該蝕刻停止材料。
另外，雖然前文本發明之[實施方式]中已提出至少一項示範性具體實施例，但是應明白，有許多種具體實施例變化存在。應明白，示例性具體實施例僅僅是實例，並且非意欲在任何方面限制本發明的範疇、適用性或組態。而是，前文[實施方式]為熟悉此項技術者提供用於實施本發明示例性具體實施例的便利藍圖；應明白，可就示例性具體實施例中所描述之元件功能和排列方面進行各種變更，而不會脫離如隨附之申請專利範例所提出的本發明範疇及其合法同等項。
20．．．半導體基板
22．．．表面(上部表面)
24．．．背面(下部表面)
26．．．厚度
28．．．渠溝
30．．．渠溝
32．．．寬度
34．．．深度
36．．．中心點
38．．．內直徑
40．．．內直徑
42．．．場氧化物層(蝕刻停止層)
43．．．厚度
44．．．蝕刻停止壁
46．．．蝕刻停止壁
48．．．層間介電層
50．．．金屬線(金屬層)
52．．．鈍化層
54．．．線圈
56．．．電感器
58．．．螺旋形電感器
60．．．孔洞
62．．．寬度
64．．．深度
66．．．空穴
68．．．深度
70．．．鈍化層
72．．．渠溝
74．．．支撐壁
76．．．空穴腔
78．．．渠溝
80．．．間隙
82．．．半導體構件
84．．．環形支撐構件
88．．．鈍化層
[實施方式]中係參考附圖來說明本發明，圖中相似的數字表示相似的元件，以及：圖1繪示半導體基板的剖面側視圖；圖2繪示已在圖1所示之半導體基板的一上部表面上形成複數個渠溝之後半導體基板的剖面側視圖；圖3繪示已在圖2所示之半導體基板的上部表面上形成有一場氧化物層之半導體基板的剖面側視圖；圖4繪示根據本發明一具體實施例，從圖3所示之場氧化物層形成之第一橫向蝕刻停止壁與第二橫向蝕刻停止壁的俯視平面圖；圖5繪示在圖3所示之半導體基板的上部表面上已形成一包括一線圈的電感器之後半導體基板的剖面側視圖；圖6繪示圖5所示之半導體基板的俯視平面圖，圖中描繪出線圈相對於第一橫向蝕刻停止壁與第二橫向蝕刻停止壁的定位；圖7顯示圖5所示之半導體基板的俯視平面圖，圖中描繪出電感器；圖8繪示在圖5所示之半導體基板的部表面上已形成複數個蝕刻孔洞之後半導體基板的剖面側視圖；圖9繪示圖8所示之半導體基板的俯視平面圖，圖中描繪出蝕刻孔洞相對於第一橫向蝕刻停止壁與第二橫向蝕刻停止壁及線圈的位置；圖10繪示在圖8所示之半導體基板歷經一等向性蝕刻製程之後半導體基板的剖面側視圖；圖11繪示在圖10所示之半導體基板的上部表面上已形成一密封層之後半導體基板的剖面側視圖；圖12繪示半導體基板歷經一蝕刻製程以曝露線圈之後半導體基板的剖面側視圖；圖13繪示一種根據本發明另一示範性具體實施例之橫向蝕刻停止壁組態的俯視平面圖；圖14至17繪示半導體基板的剖面側視圖，其描繪出根據本發明進一步具體實施例之橫向蝕刻停止壁組態之形成；及圖18繪示根據本發明進一步之半導體基板的剖面側視圖，該半導體基板類似於圖11所示之半導體基板。
20．．．半導體基板
22．．．表面(上部表面)
24．．．背面(下部表面)
28．．．渠溝
30．．．渠溝
42．．．場氧化物層(蝕刻停止層)
44．．．蝕刻停止壁
46．．．蝕刻停止壁
48．．．層間介電層
52．．．鈍化層
60．．．孔洞
62．．．寬度
66．．．空穴
70．．．鈍化層
Claims (9)
- 一種形成一微電子總成之方法，包括：在一半導體基板上形成第一渠溝與第二渠溝；用一蝕刻停止材料填充該第一渠溝與該第二渠溝以形成一蝕刻停止層；在該半導體基板上形成一電感器，該電感器包括繞一電感器中心點捲繞之一線圈，其中該第一渠溝係定位在該電感器中心點與該第二渠溝之間，並且該第一渠溝與該第二渠溝兩者皆係以該電感器中心點為中心；在該蝕刻停止層中形成一蝕刻孔洞，以曝露介於該第一渠溝與該第二渠溝之間的該基板；透過該蝕刻孔洞等向性地蝕刻介於該第一渠溝與該第二渠溝之間的該基板，以在該基板內形成一空穴；及在該蝕刻孔洞上形成一密封層，以密封該空穴。
- 如請求項1之方法，進一步包括：將該電感器之至少一部分定位在該空穴上。
- 如請求項1之方法，進一步包括：形成一互連該第一渠溝與該第二渠溝之至少一支撐渠溝，該蝕刻停止層之該形成填充該至少一支撐渠溝。
- 如請求項1之方法，進一步包括：在該第一渠溝與該第二渠溝之間形成複數個支撐結構形態渠溝，該等支撐結構形態渠溝具有一小於該第一渠溝與該第二渠溝之深度的深度及小於該第一渠溝與該第二渠溝之寬度的寬度；及 用該蝕刻停止材料填充該複數個支撐結構形態渠溝，以在該第一渠溝與該第二渠溝之間形成一環形支撐結構。
- 一種微電子總成，包括：一半導體基板，該半導體基板中形成有第一渠溝與第二渠溝；一在該基板上且在該等渠溝中之蝕刻停止層，該蝕刻停止層形成第一蝕刻停止壁與第二蝕刻停止壁，該基板與該蝕刻停止層聯合形成一空穴，該空穴位於該蝕刻停止層下方且介於該第一蝕刻停止壁與該第二蝕刻停止壁之間，該蝕刻停止層具有一蝕刻孔洞，該蝕刻孔洞互連該空穴與該半導體基板之一表面；一電感器，其在該基板上，該電感器之至少一部分係定位在該半導體基板中之該空穴上，其中該電感器包括在該半導體基板上繞一電感器中心點捲繞之至少一線圈，並且該第一渠溝與該第二渠溝係形成於該電感器中心點周圍，該第一渠溝係定位在該電感器中心點與該第二渠溝之間；及一密封層，其形成在該蝕刻孔洞上。
- 如請求項5之微電子總成，其中該第一渠溝與該第二渠溝具有一實質上圓形形狀，並且該空穴具有一環形形狀。
- 如請求項6之微電子總成，進一步包括複數個支撐壁，其互連該第一蝕刻停止壁與該第二蝕刻停止壁，該第一蝕刻停止壁與該第二蝕刻停止壁及該等支撐壁包括一蝕刻 停止材料。
- 如請求項7之微電子總成，其中該半導體基板之該表面係該半導體基板之一第一表面，該半導體基板進一步包括一對立於該第一表面之第二表面，並且該電感器係形成在該半導體基板之該第一表面上。
- 如請求項8之微電子總成，其中該半導體基板進一步包括一自該空穴之一內表面延伸之環形支撐構件，該環形支撐構件包括該蝕刻停止材料。
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