KR20110065674A - 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스 Download PDF

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KR20110065674A
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Abstract

본 발명은 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다.
본 발명에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층과 상기 본드 패드를 관통하는 관통 전극이 형성된 웨이퍼의 하면을 백그라인딩 하는 웨이퍼 백그라인딩 단계; 상기 웨이퍼의 하면을 식각하여 요홈을 형성하고, 상기 요홈을 충진하여 절연층을 형성하는 요홈 및 절연층 형성 단계; 상기 웨이퍼의 하면에 씨드층을 형성하는 씨드층 형성 단계; 및 상기 씨드층의 일부에 도전성 패드를 형성하는 도전성 패드 형성 단계를 포함하는 것을 특징으로 한다.
반도체 디바이스, 관통 전극(TSV), 도전성 패드(BSM), 반도체 다이

Description

반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스{Fabrication method of semiconductor device and semiconductor device using the same}
본 발명은 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적이로 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
상기 반도체 패키지의 실리콘 관통 전극은 통상적으로 웨이퍼 레벨 상태에서 웨이퍼의 상면과 하면을 관통하는 관통홀을 형성하고, 관통홀에 금속을 채워서 형성된다, 이러한 실리콘 관통 전극은 웨이퍼의 뒷면을 기계적 그라인딩 방법에 의해 깍아내는 백그라인딩 공정에 의해 웨이퍼의 하면으로 노출되어 이후 제조 공정에서 회로기판과 부착되고 전기적으로 접속된다.
본 발명은 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스를 제공하는데 있다.
본 발명에 의한 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층과 상기 본드 패드를 관통하는 관통 전극이 형성된 웨이퍼의 하면을 백그라인딩 하는 웨이퍼 백그라인딩 단계; 상기 웨이퍼의 하면을 식각하여 요홈을 형성하고, 상기 요홈을 충진하여 절연층을 형성하는 요홈 및 절연층 형성 단계; 상기 웨이퍼의 하면에 씨드층을 형성하는 씨드층 형성 단계; 및 상기 씨드층의 일부에 도전성 패드를 형성하는 도전성 패드 형성 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 웨이퍼 백그라인딩 단계에서 상기 관통 전극은 상기 웨이퍼의 하면으로 노출될 수 있다.
상기 요홈 및 절연층 단계에서 상기 요홈은 상기 관통 전극의 외주연에 형성될 수 있다. 상기 요홈 및 절연층 형성 단계에서 상기 요홈은 다수의 관통 전극을 포함하여 형성될 수 있다.
상기 씨드층 형성 단계는 상기 씨드층을 형성하기 전에 상기 웨이퍼의 하면에 하부 패시베이션층을 형성하는 과정을 포함할 수 있다. 상기 씨드층 형성 단계 에서 상기 씨드층은 금, 은, 구리 및 텅스텐 중 선택되는 어느 하나의 물질로 형성될 수 있다.
상기 도전성 패드 형성 단계에서 상기 도전성 패드는 전해 도금 공정에 의해 형성될 수 있다. 상기 도전성 패드 형성 단계에서 상기 도전성 패드는 상기 관통 전극과 전기적으로 연결될 수 있다. 상기 도전성 패드 형성 단계는 상기 도전성 패드를 형성하고 나서 상기 씨드층을 식각하는 과정을 포함할 수 있다.
또한, 본 발명에 의한 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 다수의 본드 패드를 갖고, 상기 본드 패드를 관통하여 관통 전극이 형성되며, 상기 관통 전극의 외주연에 요홈이 형성된 반도체 다이; 상기 반도체 다이의 요홈에 충진된 절연층; 및 상기 관통 전극에 전기적으로 연결되며 상기 절연층에 형성된 도전성 패드를 포함하여 이루어진 것을 특징으로 한다.
상기 요홈은 상기 반도체 다이의 하면에 형성될 수 있다. 상기 요홈의 깊이는 5 내지 30㎛ 일 수 있다. 상기 요홈의 직경은 10㎛ 보다 클 수 있다. 상기 요홈은 다수의 관통 전극을 포함하여 형성될 수 있다.
상기 도전성 패드의 외주연과 상기 반도체 다이의 하면 사이에는 제1 하부 패시베이션층이 형성될 수 있다. 상기 도전성 패드의 직경은 상기 관통 전극의 직경 보다 클 수 있다.
상기 관통 전극과 상기 도전성 패드 사이에는 재배선층이 형성될 수 있다. 상기 재배선층을 덮는 제2 하부 패시베이션층이 더 형성될 수 있다.
상기 도전성 패드는 상기 제1 하부 패시베이션층에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 관통 전극의 외주연에 절연층이 형성되어 반도체 다이와 도전성 패드를 절연시킴으로써, 상기 관통 전극의 직경이 작더라도 도전성 패드의 직경을 크게 할 수 있게 된다.
이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 도전성 패드의 직경을 크게 형성함으로써, 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 백그라인딩 단계(S1)와, 요홈 및 절연층 형성 단계(S2)와, 씨드층 형성 단계(S3) 및 도전층 형성 단계(S4)를 포함할 수 있다.
도 2a 및 도 2b는 웨이퍼 백그라인딩 단계를 설명하기 위한 단면도이다.
도 2a 및 도 2b를 참조하면, 상기 웨이퍼 백그라인딩 단계(S1)는 상면(110'a)에 다수의 본드 패드(111)와 상기 본드 패드(111)의 외주연을 덮는 상부 패시베이션층(112)과 상기 본드 패드(111)를 관통하는 관통 전극(122)이 형성된 웨이퍼(110')의 하면(110'b)을 백그라인딩 하는 단계이다.
상기 웨이퍼(110')는 실리콘 재질로 구성될 수 있으며, 상기 상면(110'a)과 하면(110'b)은 평평하게 형성될 수 있다. 상기 본드 패드(111)는 도전성 물질로 형 성될 수 있다. 상기 상부 패시베이션층(112)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 상부 패시베이션층(112)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 이러한 상부 패시베이션층(112)은 증착 후, 식각 과정을 통해 상기 본드 패드(111)를 상기 상부 패시베이션층(112)의 외부로 노출시킬 수 있다.
도 2a에 도시된 바와 같이, 상기 관통 전극(122)은 상기 본드 패드(111)와 상기 웨이퍼(110')의 상면(110'b)을 수직으로 관통하는 관통홈을 도전성 물질로 채워 형성될 수 있다. 또한, 상기 관통 전극(122)은 상기 관통홈을 도전성 물질로 채우기 전에 상기 관통홈의 내측벽에 측부 패시베이션층(121)을 형성하여 상기 관통 전극(122)과 상기 웨이퍼(110')를 절연시킬 수 있다. 상기 관통홈은 레이저 드릴링 또는 플라즈마 식각과 같은 방법에 의해 상기 본드 패드(111)로부터 상기 웨이퍼(110')의 상면(110'a)을 거쳐 하면(110'b) 방향으로 형성될 수 있다. 상기 측부 패시베이션층(121)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 측부 패시베이션층(121)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다.
도 2b에 도시된 바와 같이, 원하는 두께의 웨이퍼(110')를 구현하기 위해 상기 웨이퍼(110')의 하면(110'b)을 기계적으로 깍는 백그라인딩(back gringing) 공정이 이루어진다. 백그라인딩이 완료된 웨이퍼(110')의 두께는 대략 50 내지 100㎛ 일 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 이와 같은 백그라인딩 공정으로 상기 관통 전극(122)은 상기 웨이퍼(110')의 하면(110'b)으로 노출된다.
도 2c 내지 도 2d는 요홈 및 절연층 형성 단계를 설명하기 위한 단면도이다.
도 2c 내지 도 2c를 참조하면, 상기 요홈 및 절연층 형성 단계(S2)는 상기 웨이퍼(110')의 하면(110'b)에 요홈(130)을 형성하고, 상기 요홈(130)을 절연체로 채워서 절연층(140)을 형성하는 단계이다. 여기서 상기 요홈(130)은 상기 관통 전극(122)의 외주연에 형성된다.
도 2c에 도시된 바와 같이, 상기 요홈(130)은 SF6, CF6 등과 같은 가스를 이용한 플라즈마 식각에 의해 형성될 수 있다. 상기 요홈(130)은 상기 관통 전극(122)의 외주연을 둘러싸며 상기 웨이퍼(110')의 하면(110'b)에 형성된다. 여기서, 상기 요홈(130)의 깊이는 5 내지 30㎛ 일 수 있다. 상기 요홈(130)의 깊이가 5㎛ 이하이면 플러깅(plugging)이 안될 수 있고, 상기 요홈(130)의 깊이가 30㎛ 이상이면 시간과 비용이 많이 들 수 있다.
도 2d에 도시된 바와 같이, 상기 절연층(140)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 절연층(140)은 상기 요홈(130)에 절연체를 플러깅하여 형성될 수 있다.
이와 같이, 상기 관통 전극(122)의 외주연에 절연층(140)을 형성함으로써, 상기 관통 전극(122)의 직경보다 큰 도전성 패드(180, 도 2h 참조)를 형성할 수 있 다.
도 2e 내지 도 2f는 씨드층 형성 단계를 설명하기 위한 단면도이다.
도 2e 내지 도 2f를 참조하면, 상기 씨드층 형성 단계(S3)는 상기 웨이퍼(110')의 하면(110'b)에 씨드층(160)을 형성하는 단계이다. 또한, 상기 씨드층 형성 단계(S3)는 상기 씨드층(160)을 형성하기 전에 상기 웨이퍼(110')의 하면(110'b)에 하부 패시베이션층(150)을 형성할 수 있다.
도 2e에 도시된 바와 같이, 상기 하부 패시베이션층(150)은 상기 웨이퍼(110')의 하면(110'b)에 형성될 수 있다. 상기 하부 패시베이션층(150)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 하부 패시베이션층(150)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 이러한 하부 패시베이션층(150)은 증착 후, 식각 과정을 통해 상기 관통 전극(122) 및 상기 절연층(140)을 상기 하부 패시베이션층(150)의 외부로 노출시킬 수 있다.
도 2f에 도시된 바와 같이, 상기 씨드층(160)은 상기 웨이퍼(110')의 하면(110'b)에 형성되고, 상기 관통 전극(122)과 전기적으로 연결될 수 있다. 또한, 상기 씨드층(160)은 금, 은, 구리, 텅스텐 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 씨드층(160)은 스퍼터링 등의 방법에 의해 형성될 수 있다. 상기 씨드층(160)은 후술되는 도전성 패드 형성 단계(S4)에서 도전성 패드(180)의 형성시 실시되는 전해 도금 공정에서 도금을 위한 하나의 전극으로 사용될 수 있다.
도 2g 내지 도 2h는 도전성 패드 형성 단계를 설명하기 위한 단면도이다.
도 2g 내지 도 2h를 참조하면, 상기 도전성 패드 형성 단계(S4)는 상기 씨드층(160)에 포토레지스트 패턴(170)을 형성하고, 상기 포토레지스트 패턴(170)에 의해 노출된 상기 씨드층(160)에 도전성 패드(180)를 형성하는 단계이다. 또한, 상기 도전성 패드 형성 단계(S4)는 상기 도전성 패드(180)를 형성하고 나서 상기 도전성 패드(180)를 마스크로 하여 상기 씨드층(160)을 식각하는 과정을 포함할 수 있다.
도 2g에 도시된 바와 같이, 상기 포토레지스트 패턴(170)은 상기 씨드층(160)에 형성되고, 상기 관통 전극(122) 및 상기 절연층(140)이 형성된 부분의 씨드층(160)을 노출시킬 수 있다.
상기 도전성 패드(180)는 전해 도금 공정에 의해 형성될 수 있다. 앞에서 언급한 바와 같이 상기 씨드층(160)은 상기 도전성 패드(180)의 형성시 실시되는 전해 도금 공정에서 도금을 위한 하나의 전극으로 이용될 수 있다. 상기 도전성 패드(180)는 전해 도금 공정에 의해 도전성 물질이 상기 포토레지스트 패턴(170)에 의해 노출된 부분에 채워질 수 있다.
도 2h에 도시된 바와 같이, 상기 도전성 패드(180)가 형성된 이후에는 상기 포토레지스트 패턴(170)을 제거하고, 상기 도전성 패드(180)를 마스크 패턴으로 삼아 건식 식각 또는 습식 식각 등과 같은 방법으로 상기 씨드층(160)을 식각할 수 있다. 그 후에 블레이드를 통해 상기 웨이퍼(110')가 낱개로 소잉(sawing)됨으로써 반도체 다이(도 3의 110)가 제조될 수 있다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 디바이스 제조 방법 중 요홈 및 절연층 형성 단계를 설명하기 위한 단면도이다. 도 3a 내지 도 3b에 도시된 반도체 디바이스 제조 방법은 도 2c 내지 도 2d에 도시된 반도체 디바이스 제조 방법과 유사하다. 따라서 여기서는 그 차이점만 서술하기로 한다.
도 3a 내지 도 3b를 참조하면, 상기 요홈 및 절연층 형성 단계(S2)는 상기 웨이퍼(210')의 하면(210'b)에 요홈(230)을 형성하고, 상기 요홈(230)을 절연체로 채워서 절연층(240)을 형성하는 단계이다. 여기서 상기 요홈(230)은 다수의 관통 전극(222)을 포함하여 형성된다.
상기 요홈(230)은 다수의 상기 관통 전극(222)의 외주연을 둘러싸며 상기 웨이퍼(210')의 하면(210'b)에 형성된다. 상기 관통 전극(222)들 사이의 간격이 좁은 경우에 상기 요홈(230)은 다수의 상기 관통 전극(222)을 포함하는 형태로 형성될 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조되는 반도체 디바이스에 대해 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조방법에 의해 제조된 반도체 디바이스(100)는 반도체 다이(110)와, 절연층(140) 및 도전성 패드(180)을 포함한다. 또한, 상기 반도체 디바이스(100)는 제1 하부 패시베이션층(150)을 더 포함할 수 있다.
상기 반도체 다이(110)는 평평한 상면(110a)과 하면(110b)을 가지며, 상면(110a)에 형성된 다수의 본드 패드(111)와 상기 본드 패드(111)의 외주연을 덮는 상부 패시베이션층(112)과 상기 본드 패드(111)를 관통하여 형성된 관통 전극(122) 및 상기 하면(110b)에 형성되고 상기 관통 전극(122)의 외주연을 둘러싸는 요홈(130)을 포함한다. 상기 본드 패드(111)는 상기 반도체 다이(110)의 상면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 상기 상부 패시베이션층(112)은 상기 반도체 다이(110)의 상면(110a)을 보호하는 역할을 한다. 상기 관통 전극(122)은 상기 본드 패드(111)가 형성된 영역에서 상기 본드 패드(111)를 수직으로 관통하도록 형성된다. 상기 관통 전극(122)은 상기 본드 패드(111)로부터 상기 반도체 다이(110)의 하면(110b)에 이르는 전기적인 통로를 형성하며 상기 반도체 다이(110)와 외부 회로 간의 전기적인 접속을 용이하게 하는 역할을 한다. 또한, 상기 관통 전극(122)과 상기 반도체 다이(110) 사이에는 측부 패시베이션층(121)이 형성될 수 있다. 상기 측부 패시베이션층(121)은 상기 반도체 다이(110)와 상기 관통 전극(122) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시키는 역할도 할 수 있다. 상기 요홈(130)은 상기 관통 전극(122)을 둘러싸며 상기 반도체 다이(110)의 하면(110b)에 형성된다. 상기 요홈(130)의 깊이는 5 내지 30㎛ 일 수 있 다. 상기 요홈(130)의 깊이가 5㎛ 미만이면 플러깅(plugging)이 안될 수 있고, 상기 요홈(130)의 깊이가 30㎛를 초과하면 시간과 비용이 많이 들 수 있다. 또한, 상기 요홈(130)의 직경은 10㎛ 보다 클 수 있다. 상기 요홈(130)(절연층(140))의 직경이 10㎛ 미만이면 도전성 패드(180)와 반도체 다이(110) 사이의 절연이 확보되기 어렵다.
상기 절연층(140)은 상기 요홈(130)에 절연체를 플러깅하여 형성될 수 있다. 상기 절연층(140)은 상기 관통 전극(122)의 외주연에 형성되고 상기 반도체 다이(110)와 도전성 패드를(111) 절연시키는 역할을 한다.
상기 도전성 패드(111)는 상기 절연층(140)에 형성되며 상기 관통 전극(122)과 전기적으로 연결되게 형성된다. 상기 도전성 패드(180)는 수직으로 적층되는 반도체 디바이스 간의 전기적 접속을 용이하게 하는 역할을 한다. 여기서 상기 도전성 패드(180)의 직경은 상기 관통 전극(122)의 직경 이상일 수 있다. 또한, 상기 도전성 패드(180)와 상기 관통 전극(122) 사이에는 씨드층(160)이 형성될 수 있다.
또한, 상기 도전성 패드(180)의 외주연과 상기 반도체 다이(110)의 하면(110b) 사이에는 제1 하부 패시베이션층(150)이 형성될 수 있다. 상기 제1 하부 패시베이션층(150)은 상기 반도체 다이(110)의 하부(110b)와 상기 도전성 패드(180)를 절연시킴으로써, 상기 도전성 패드(180)의 직경을 상기 요홈(130)의 직경보다 크게 형성할 수 있게 한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 관통 전극(122)의 외주연에 절연층(140)이 형성 되어 반도체 다이(110)와 도전성 패드(180)를 절연시킴으로써, 상기 관통 전극(122)의 직경이 작더라도 도전성 패드(180)의 직경을 크게 형성할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 상기 도전성 패드(180)의 직경을 크게 형성함으로써, 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다. 도 5에 도시된 반도체 디바이스는 도 4에 도시된 반도체 디바이스와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 서술하기로 한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법에 의해 제조된 반도체 디바이스(200)는 반도체 다이(210)와, 절연층(240) 및 도전성 패드(280)을 포함한다. 또한, 상기 반도체 디바이스(200)는 제1 하부 패시베이션층(250)을 더 포함할 수 있다.
상기 반도체 다이(210)는 평평한 상면(210a)과 하면(210b)을 가지며, 상면(210a)에 형성된 다수의 본드 패드(211)와 상기 본드 패드(211)의 외주연을 덮는 상부 패시베이션층(212)과 상기 본드 패드(211)를 관통하여 형성된 다수의 관통 전극(222) 및 상기 하면(210b)에 형성되고 상기 관통 전극(222)의 외주연을 둘러싸는 요홈(230)을 포함한다. 상기 요홈(230)은 다수의 상기 관통 전극(222)의 외주연을 둘러싸며 상기 웨이퍼(210')의 하면(210'b)에 형성된다. 상기 관통 전극(222)들 사 이의 간격이 좁은 경우에 상기 요홈(230)은 다수의 상기 관통 전극(222)을 포함하는 형태로 형성될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(200)는 다수의 관통 전극(222)의 외주연에 절연층(240)이 형성되어 반도체 다이(210)와 도전성 패드(280)를 절연시킴으로써, 상기 관통 전극(222)의 직경이 작더라도 도전성 패드(280)의 직경을 크게 형성할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(200)는 상기 도전성 패드(280)의 직경을 크게 형성함으로써, 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있다.
도 6는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다. 도 6에 도시된 반도체 디바이스는 도 4에 도시된 반도체 디바이스와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 서술하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법에 의해 제조된 반도체 디바이스(300)는 반도체 다이(310)와, 절연층(340) 및 도전성 패드(380)을 포함한다.
상기 도전성 패드(380)는 상기 절연층(340)에 형성되며 관통 전극(322)과 전기적으로 연결되게 형성된다. 상기 도전성 패드(380)는 수직으로 적층되는 반도체 디바이스 간의 전기적 접속을 용이하게 하는 역할을 한다. 상기 관통 전극(322)의 외주연에 절연체로 충진된 요홈(330)이 형성되어 있으므로, 상기 도전성 패드(380)의 직경은 상기 관통 전극(322)의 직경보다는 크고 상기 요홈(330)의 직경보다는 작을 수 있다. 상기 도전성 패드(380)와 상기 관통 전극(322) 사이에는 씨드층(360)이 형성될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(300)는 관통 전극(322)의 외주연에 절연층(340)이 형성되어 반도체 다이(310)와 도전성 패드(380)를 절연시킴으로써, 상기 관통 전극(322)의 직경이 작더라도 도전성 패드(380)의 직경을 크게 형성할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(300)는 상기 도전성 패드(380)의 직경을 크게 형성함으로써, 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있다.
도 7는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다. 도 7에 도시된 반도체 디바이스는 도 4에 도시된 반도체 디바이스와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 서술하기로 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법에 의해 제조된 반도체 디바이스(400)는 반도체 다이(410)와, 절연층(440) 및 도전성 패드(480)을 포함한다. 또한, 상기 절연층(440)과 도전성 패드(480) 사이에 형성된 재배선층(490)을 더 포함한다.
상기 재배선층(490)은 상기 반도체 다이(410)의 하부(410b)에 제1 하부 패시베이션층(451)이 형성되고 나서, 상기 절연층(440)에 형성되며 관통 전극(422)과 전기적으로 연결되게 형성된다. 상기 재배선층(490)은 금, 은, 구리, 텅스텐 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성될 수 있다. 상기 제1 하부 패시베이션층(451)은 상기 반도체 다이(410)의 하부(410b)에 형성되며, 상기 반도체 다이(410)의 하부(410b)에 형성된 관통 전극(422)과 절연층(440)의 일부를 노출시킬 수 있다. 또한, 상기 재배선층(490)과 상기 관통 전극(422) 사이에는 제1 씨드층(461)이 형성될 수 있다.
상기 재배선층(490)이 형성되고 나서 제2 하부 패시베이션층(452)이 형성된다. 상기 제2 하부 패시베이션층(452)은 상기 제1 하부 패시베이션층(451)과 상기 재배선층(490)을 덮도록 형성되며, 상기 재배선층(490)의 일부를 노출시킬 수 있다. 상기 재배선층(490)은 상기 관통 전극(422)과 상기 도전성 패드(480)를 연결하는 역할을 한다. 상기 제2 하부 패시베이션층(452)은 상기 제1 하부 패시베이션층(451)과 같은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있다.
상기 도전성 패드(480)는 상기 제2 하부 패시베이션층(452)에 의해 노출된 부분의 재배선층(490)에 형성된다. 상기 도전성 패드(480)는 상기 재배선층(490)에 의해 상기 제1 하부 패시베이션층(451)에 형성될 수 있으며, 상기 관통 전극(422)과 전기적으로 연결되게 형성된다. 상기 도전성 패드(480)는 수직으로 적층되는 반도체 디바이스 간의 전기적 접속을 용이하게 하는 역할을 한다. 상기 도전성 패 드(480)는 상기 관통 전극(422)과 상기 재배선층(490)을 통해 전기적으로 연결되어 있으므로, 상기 도전성 패드(480)의 직경은 상기 관통 전극의 직경보다는 클 수 있다. 또한, 상기 도전성 패드(480)와 상기 재배선층(490) 사이에는 제2 씨드층(462)이 형성될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(400)는 관통 전극(422)의 외주연에 절연층(440)이 형성되고, 상기 관통 전극(422)과 도전성 패드(480)를 재배선층(490)을 통해 전기적으로 연결시킴으로써, 상기 관통 전극(422)의 직경이 작더라도 도전성 패드(480)의 직경을 크게 형성할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(400)는 상기 도전성 패드(480)의 직경을 크게 형성함으로써, 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓힐 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 2a 내지 도 2b는 웨이퍼 백그라인딩 단계를 설명하기 위한 단면도이다.
도 2c 내지 도 2d는 요홈 및 절연층 형성 단계를 설명하기 위한 단면도이다.
도 2e 내지 도 2f는 씨드층 형성 단계를 설명하기 위한 단면도이다.
도 2g 내지 도 2h는 도전성 패드 형성 단계를 설명하기 위한 단면도이다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 중 요홈 및 절연층 형성 단계를 설명하기 위한 단면도이다.
도 4은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.
도 5은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100:반도체 디바이스 110:반도체 다이
111:본드 패드 112:상부 패시베이션층
122:관통 전극 130:요홈
140:절연층 150:하부 패시베이션층
160:씨드층 170:포토레지스트 패턴
180:도전성 패드 190:재배선층

Claims (19)

  1. 상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층과 상기 본드 패드를 관통하는 관통 전극이 형성된 웨이퍼의 하면을 백그라인딩 하는 웨이퍼 백그라인딩 단계;
    상기 웨이퍼의 하면을 식각하여 요홈을 형성하고, 상기 요홈을 충진하여 절연층을 형성하는 요홈 및 절연층 형성 단계;
    상기 웨이퍼의 하면에 씨드층을 형성하는 씨드층 형성 단계; 및
    상기 씨드층의 일부에 도전성 패드를 형성하는 도전성 패드 형성 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼 백그라인딩 단계에서 상기 관통 전극은 상기 웨이퍼의 하면으로 노출되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 요홈 및 절연층 형성 단계에서 상기 요홈은 상기 관통 전극의 외주연에 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 요홈 및 절연층 형성 단계에서 상기 요홈은 다수의 관통 전극을 포함하여 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 씨드층 형성 단계는 상기 씨드층을 형성하기 전에 상기 웨이퍼의 하면에 하부 패시베이션층을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 씨드층 형성 단계에서 상기 씨드층은 금, 은, 구리 및 텅스텐 중 선택되는 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 도전성 패드 형성 단계에서 상기 도전성 패드는 전해 도금 공정에 의해 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 도전성 패드 형성 단계에서 상기 도전성 패드는 상기 관통 전극과 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 도전성 패드 형성 단계는 상기 도전성 패드를 형성하고 나서 상기 씨드층을 식각하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 다수의 본드 패드를 갖고, 상기 본드 패드를 관통하여 관통 전극이 형성되며, 상기 관통 전극의 외주연에 요홈이 형성된 반도체 다이;
    상기 반도체 다이의 요홈에 충진된 절연층; 및
    상기 관통 전극에 전기적으로 연결되며 상기 절연층에 형성된 도전성 패드를 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 요홈은 상기 반도체 다이의 하면에 형성된 것을 특징으로 하는 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 요홈의 깊이는 5 내지 30㎛ 인 것을 특징으로 하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 요홈의 직경은 10㎛ 보다 큰 것을 특징으로 하는 반도체 디바이스.
  14. 제 10 항에 있어서,
    상기 요홈은 다수의 관통 전극을 포함하여 형성된 것을 특징으로 하는 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 도전성 패드의 외주연과 상기 반도체 다이의 하면 사이에는 제1 하부 패시베이션층이 형성된 것을 특징으로 하는 반도체 디바이스.
  16. 제 10 항에 있어서,
    상기 도전성 패드의 직경은 상기 관통 전극의 직경 보다 큰 것을 특징으로 하는 반도체 디바이스.
  17. 제 10 항에 있어서,
    상기 관통 전극과 상기 도전성 패드 사이에는 재배선층이 형성된 것을 특징으로 하는 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 재배선층을 덮는 제2 하부 패시베이션층이 더 형성된 것을 특징으로 하는 반도체 디바이스.
  19. 제 15 항에 있어서,
    상기 도전성 패드는 상기 제1 하부 패시베이션층에 형성된 것을 특징으로 하는 반도체 디바이스.
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