JPH0266976A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0266976A JPH0266976A JP63219302A JP21930288A JPH0266976A JP H0266976 A JPH0266976 A JP H0266976A JP 63219302 A JP63219302 A JP 63219302A JP 21930288 A JP21930288 A JP 21930288A JP H0266976 A JPH0266976 A JP H0266976A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に不揮発性のメ
モリー半導体装置に関する。
モリー半導体装置に関する。
第３図（ａ）および（ｂ）はそれぞれ従来の不揮発性メ
モリー半導体装置のメモリー・セルの縦断面図および横
断面図を示すもので、メモリー・トランジスターの分離
には選択的に形成された厚膜酸化膜のフィールド酸化膜
２が設けられる。ここで、１はＰ型シリコン基板、３，
４はメモリー・トランジスタにおけるソース、ドレイン
のｎ＋型領領域５および６はそれぞれコントロールおよ
びフローティングの各ゲート電極、７および８は層間絶
縁膜およびアルミ電極をそれぞれ示す。
モリー半導体装置のメモリー・セルの縦断面図および横
断面図を示すもので、メモリー・トランジスターの分離
には選択的に形成された厚膜酸化膜のフィールド酸化膜
２が設けられる。ここで、１はＰ型シリコン基板、３，
４はメモリー・トランジスタにおけるソース、ドレイン
のｎ＋型領領域５および６はそれぞれコントロールおよ
びフローティングの各ゲート電極、７および８は層間絶
縁膜およびアルミ電極をそれぞれ示す。
しかしながら、上述した従来の選択酸化法によるフィー
ルド酸化膜による分離方法では、不揮発性メモリーに書
込む方式がチャンネル・ホット・エレクトロン注入方式
でも或いはラッキー・エレクトロン注入方式の何れの場
合であっても基板電流が大量に流れるため、隣接するメ
モリー・セル間及びこのセルと周辺素子との間をそれぞ
れ一定以上の距離だけ離す必要が生じる。この際、フィ
ールド酸化膜の下に基板と同一導電型の不純物をより濃
く導入するによって、基板電流を減少させることも可能
であるが、この方法によると、ジャンクション耐圧が低
下し、書込み動作が必要とする電圧を保持できないとい
う問題が起る。
ルド酸化膜による分離方法では、不揮発性メモリーに書
込む方式がチャンネル・ホット・エレクトロン注入方式
でも或いはラッキー・エレクトロン注入方式の何れの場
合であっても基板電流が大量に流れるため、隣接するメ
モリー・セル間及びこのセルと周辺素子との間をそれぞ
れ一定以上の距離だけ離す必要が生じる。この際、フィ
ールド酸化膜の下に基板と同一導電型の不純物をより濃
く導入するによって、基板電流を減少させることも可能
であるが、この方法によると、ジャンクション耐圧が低
下し、書込み動作が必要とする電圧を保持できないとい
う問題が起る。
本発明の目的は、上記の問題点に鑑み、ジャンクション
耐圧を低下させることなく書込時における基板電流の大
きさをメモリー・セルの高集積化と共に減少せしめ得た
半導体集積回路装置を提供することである。
耐圧を低下させることなく書込時における基板電流の大
きさをメモリー・セルの高集積化と共に減少せしめ得た
半導体集積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、シリコン半導
体基板と、前記シリコン半導体基板上に形成されるフロ
ーティング・ゲートおよびコントロール・ゲートの２層
ゲート電極を有するＭＯ３型不揮発性メモリー・セルと
、前記ＭＯ３型不揮発性メモリー・セルの２つの活性領
域を周辺から取囲むように基板内に形成される溝型絶縁
領域とを含んで構成される。
体基板と、前記シリコン半導体基板上に形成されるフロ
ーティング・ゲートおよびコントロール・ゲートの２層
ゲート電極を有するＭＯ３型不揮発性メモリー・セルと
、前記ＭＯ３型不揮発性メモリー・セルの２つの活性領
域を周辺から取囲むように基板内に形成される溝型絶縁
領域とを含んで構成される。
次に、本発明について図面を参照して詳細に説明する。
第１図（ａ）および（ｂ）、（ｃ）はそれぞれ本発明の
一実施例を示す不揮発性メモリー・セル近端の平面図お
よびそのＡ−Ａ′、Ｂ−Ｂ’断面図である。本実施例に
よれば、本発明の半導体集積回路装置は、Ｐ型シリコン
基板１と、この表面に形成されたソース、ドレインの各
ｎ＋型領領域、４と、ゲート酸化膜つと、フローティン
グ・ゲート電極５およびコントロール・ゲート電極６と
から成る不揮発性メモリー・セルと、この活性領域のｎ
＋型領領域３４を取囲むように形成された溝型絶縁領域
とを含む。ここで、７，８および１０は層間絶縁膜、ア
ルミ電極および溝型絶縁領域の溝内を埋めるリンドープ
多結晶シリコン層をそれぞれ示す。上記実施例から明ら
かなように、本発明によれば、不揮発性メモリー・セル
の周囲は基板内に深く形成された溝型絶縁領域で完全に
取囲まれるので、書込時に流れる大量の電流をドレイン
のｎ＋型領領域４みに流れ込ませることができる。従っ
て、隣接するメモリー・セルへの誤書込みおよび周辺素
子の誤動作要因を取り除くことができる。
一実施例を示す不揮発性メモリー・セル近端の平面図お
よびそのＡ−Ａ′、Ｂ−Ｂ’断面図である。本実施例に
よれば、本発明の半導体集積回路装置は、Ｐ型シリコン
基板１と、この表面に形成されたソース、ドレインの各
ｎ＋型領領域、４と、ゲート酸化膜つと、フローティン
グ・ゲート電極５およびコントロール・ゲート電極６と
から成る不揮発性メモリー・セルと、この活性領域のｎ
＋型領領域３４を取囲むように形成された溝型絶縁領域
とを含む。ここで、７，８および１０は層間絶縁膜、ア
ルミ電極および溝型絶縁領域の溝内を埋めるリンドープ
多結晶シリコン層をそれぞれ示す。上記実施例から明ら
かなように、本発明によれば、不揮発性メモリー・セル
の周囲は基板内に深く形成された溝型絶縁領域で完全に
取囲まれるので、書込時に流れる大量の電流をドレイン
のｎ＋型領領域４みに流れ込ませることができる。従っ
て、隣接するメモリー・セルへの誤書込みおよび周辺素
子の誤動作要因を取り除くことができる。
本実施例の半導体集積回路装置はつぎの手法で容易に製
造することが可能である。
造することが可能である。
第２図（ａ）〜（ｄ）は上記実施例の製造方法を示す工
程順序図である。まず、Ｐ型（１００）シリコン基板１
にシリコン酸化膜１１を形成し、フォトリングラフィに
て所定のパターニングを行った後、シリコン酸化膜１１
と基板１を異方性エツチングして溝１２を形成する〔第
２図（ａ）〕。
程順序図である。まず、Ｐ型（１００）シリコン基板１
にシリコン酸化膜１１を形成し、フォトリングラフィに
て所定のパターニングを行った後、シリコン酸化膜１１
と基板１を異方性エツチングして溝１２を形成する〔第
２図（ａ）〕。
つぎに、シリコン酸化膜１１をエツチング除去し、熱酸
化法によりメモリー・セルのゲート酸化膜９を３００へ
の膜厚に形成し、ついで、リン・ドープの多結晶シリコ
ン層１０をＣＶＤ法により溝１２を含む基板１上に堆積
する〔第２図（ｂ）〕。つぎに、このリンドープ多多結
晶シリコン層０の表面を厚さ２００八程度酸化した後、
ＣＶＤ法によりシリコン窒化膜を堆積しマスク１３にパ
ターニング後熱酸化を行う。この熱酸化により、所定の
部分のみを残して多結晶シリコンの熱酸化膜１４を選択
形成し、ブローティング・ゲート５を残す〔第２図（Ｃ
）〕。このとき、溝１２内にも多結晶シリコン層１０が
残る。ついで、不要となったシリコン窒化膜マスク１３
を除去し、再びリンドープ多結晶シリコン層１５を堆積
する〔第２図（ｄ）〕。あとは、この多多結晶シリコン
層１５を所定の形状にパターニングしてコントロール・
ゲート電極６を形成し、フローティング・ゲート５との
セルファライン法でＮ型不純物を基板１内に導入してｎ
＋型領領域３４を形成し、層間絶縁層７を堆積して最後
にアルミ電極８を形成すれば完成させることができる。
化法によりメモリー・セルのゲート酸化膜９を３００へ
の膜厚に形成し、ついで、リン・ドープの多結晶シリコ
ン層１０をＣＶＤ法により溝１２を含む基板１上に堆積
する〔第２図（ｂ）〕。つぎに、このリンドープ多多結
晶シリコン層０の表面を厚さ２００八程度酸化した後、
ＣＶＤ法によりシリコン窒化膜を堆積しマスク１３にパ
ターニング後熱酸化を行う。この熱酸化により、所定の
部分のみを残して多結晶シリコンの熱酸化膜１４を選択
形成し、ブローティング・ゲート５を残す〔第２図（Ｃ
）〕。このとき、溝１２内にも多結晶シリコン層１０が
残る。ついで、不要となったシリコン窒化膜マスク１３
を除去し、再びリンドープ多結晶シリコン層１５を堆積
する〔第２図（ｄ）〕。あとは、この多多結晶シリコン
層１５を所定の形状にパターニングしてコントロール・
ゲート電極６を形成し、フローティング・ゲート５との
セルファライン法でＮ型不純物を基板１内に導入してｎ
＋型領領域３４を形成し、層間絶縁層７を堆積して最後
にアルミ電極８を形成すれば完成させることができる。
以上詳細に説明したように、本発明によれば、シリコン
基板上に溝を深く形成してメモリー・セルを分離するこ
とにより書込み時に大量に流れる電流をドレインのみに
流れ込むようにすることができるので、基板電流を低減
し隣接セルへの誤書込みおよび周辺素子の誤動作を防止
することができる。また、従来の如く素子間を大きく離
す必要がないので菓精度を高めることができ、また、分
離領域下に高不順物濃度領域を形成する必要もないので
ジャンクション耐圧の低下問題も解決される。
基板上に溝を深く形成してメモリー・セルを分離するこ
とにより書込み時に大量に流れる電流をドレインのみに
流れ込むようにすることができるので、基板電流を低減
し隣接セルへの誤書込みおよび周辺素子の誤動作を防止
することができる。また、従来の如く素子間を大きく離
す必要がないので菓精度を高めることができ、また、分
離領域下に高不順物濃度領域を形成する必要もないので
ジャンクション耐圧の低下問題も解決される。
酸 ｆヒ膜 。
第１図（ａ＞および（ｂ）、（ｃ）はそれぞれ本発明の
一実施例を示す不揮発性メモリー・セル近傍の平面図お
よびそのＡ−Ａ’ 、Ｂ−Ｂ’断面図、第２図（ａ）〜
（ｄ）は上記実施例の製造方法を示す工程順序図、第３
図（ａ）および（ｂ）は従来の不揮発性メモリー半導体
装置の縦断面図および横断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３，４・・・ｎ１型領域、５・・・フローティング・
ゲート電極、６・・・コントロール・ゲート電極、７・
・・層間絶縁膜、８・・・アルミ電極、９・・・ゲート
酸化膜、１０．１５・・・リンドープ多結晶シリコン層
、１１・・・シリコン酸化膜、１２・・・溝、１３・・
・シリコン窒化膜マスク、１４・・・多結晶シリコンの
熱（α） （ｂ） り（因
一実施例を示す不揮発性メモリー・セル近傍の平面図お
よびそのＡ−Ａ’ 、Ｂ−Ｂ’断面図、第２図（ａ）〜
（ｄ）は上記実施例の製造方法を示す工程順序図、第３
図（ａ）および（ｂ）は従来の不揮発性メモリー半導体
装置の縦断面図および横断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３，４・・・ｎ１型領域、５・・・フローティング・
ゲート電極、６・・・コントロール・ゲート電極、７・
・・層間絶縁膜、８・・・アルミ電極、９・・・ゲート
酸化膜、１０．１５・・・リンドープ多結晶シリコン層
、１１・・・シリコン酸化膜、１２・・・溝、１３・・
・シリコン窒化膜マスク、１４・・・多結晶シリコンの
熱（α） （ｂ） り（因
Claims (1)
- シリコン半導体基板と、前記シリコン半導体基板上に
形成されるフローティング・ゲートおよびコントロール
・ゲートの２層ゲート電極を有するＭＯＳ型不揮発性メ
モリー・セルと、前記ＭＯＳ型不揮発性メモリー・セル
の２つの活性領域を周辺から取囲むように基板内に形成
される溝型絶縁領域とを含むことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219302A JPH0266976A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219302A JPH0266976A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266976A true JPH0266976A (ja) | 1990-03-07 |
Family
ID=16733363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219302A Pending JPH0266976A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507693A (ja) * | 2002-11-14 | 2006-03-02 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ |
| JP2006148073A (ja) * | 2004-11-19 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2009510787A (ja) * | 2005-09-30 | 2009-03-12 | フリースケール セミコンダクター インコーポレイテッド | マイクロ電子組立体及びこれを形成するための方法 |
-
1988
- 1988-08-31 JP JP63219302A patent/JPH0266976A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507693A (ja) * | 2002-11-14 | 2006-03-02 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ |
| JP2006148073A (ja) * | 2004-11-19 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2009510787A (ja) * | 2005-09-30 | 2009-03-12 | フリースケール セミコンダクター インコーポレイテッド | マイクロ電子組立体及びこれを形成するための方法 |
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