JPS623587B2 - - Google Patents
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- JPS623587B2 JPS623587B2 JP52073452A JP7345277A JPS623587B2 JP S623587 B2 JPS623587 B2 JP S623587B2 JP 52073452 A JP52073452 A JP 52073452A JP 7345277 A JP7345277 A JP 7345277A JP S623587 B2 JPS623587 B2 JP S623587B2
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶素子の製造方法に関す
る。
る。
従来、例えば硅素Ｓ基板上に二酸化硅素Ｏをゲ
ート用絶縁物として形成し、その上に硅素又は金
属Ｍの電極を付着して構成したMOS型電界効果
トランジスタで作られる記憶素子が大容量記憶素
子として広く使用されている。また高速度記憶素
子としてはバイポーラトランジスタで構成された
記憶素子が用いられる。
ート用絶縁物として形成し、その上に硅素又は金
属Ｍの電極を付着して構成したMOS型電界効果
トランジスタで作られる記憶素子が大容量記憶素
子として広く使用されている。また高速度記憶素
子としてはバイポーラトランジスタで構成された
記憶素子が用いられる。
一般にこのような記憶素子に対しては、情報を
書込む時、あるいは読出すのにある程度の時間が
必要とされる。この書込み、あるいは読出しに必
要な時間は短い方が当然素子としては優れている
わけで、そのために種々の工夫がなされている。
MOS型記憶素子にて、多結晶硅素より低抵抗の
モリブデン、あるいはタングステンを用いるとい
う方法とか、あるいはバイポーラ型記憶素子にて
シヨツトキーダイオードでクランプ回路を構成す
るというのも共に、動作速度を速くすることを１
つの目的として開発されたものと言える。
書込む時、あるいは読出すのにある程度の時間が
必要とされる。この書込み、あるいは読出しに必
要な時間は短い方が当然素子としては優れている
わけで、そのために種々の工夫がなされている。
MOS型記憶素子にて、多結晶硅素より低抵抗の
モリブデン、あるいはタングステンを用いるとい
う方法とか、あるいはバイポーラ型記憶素子にて
シヨツトキーダイオードでクランプ回路を構成す
るというのも共に、動作速度を速くすることを１
つの目的として開発されたものと言える。
本発明の目的は、この情報の書込み、読出しに
必要な時間をより短縮化し、かつパンチスルー耐
圧を高めシヤロージヤンクシヨンのトランジスタ
を形成できる新しい技術を提供することにある。
必要な時間をより短縮化し、かつパンチスルー耐
圧を高めシヤロージヤンクシヨンのトランジスタ
を形成できる新しい技術を提供することにある。
本発明の特徴は、一導電型の半導体基板の素子
形成領域に隣接せるフイールド領域上に厚い絶縁
膜を形成する工程と、前記素子形成領域上にうす
い絶縁膜を形成し、該うすい絶縁膜の前記厚い絶
縁膜の一端部に隣接せる一部を除去しその部分の
一導電型の半導体基板を露出させる工程と、残余
せる前記うすい絶縁膜上ならびに前記露出せる一
導電型の半導体基板の部分に被着しそれに隣接せ
る前記厚い絶縁膜の部分上に延在せる逆導電型の
多結晶硅素層を選択的に形成し、該逆導電型の多
結晶硅素層の前記うすい絶縁膜上の部分をキヤパ
シタの電極とし、同層の半導体基板より厚い絶縁
膜上に延在せる部分をビツト線とする工程とを有
し、該ビツト線を形成する逆導電型の多結晶硅素
層は、キヤバシタ部−トランスフアゲート部方向
においての巾寸法において前記一導電型の半導体
基板に被着している個所よりも長く前記厚い絶縁
膜上を延在している半導体記憶素子の選造方法で
ある。
形成領域に隣接せるフイールド領域上に厚い絶縁
膜を形成する工程と、前記素子形成領域上にうす
い絶縁膜を形成し、該うすい絶縁膜の前記厚い絶
縁膜の一端部に隣接せる一部を除去しその部分の
一導電型の半導体基板を露出させる工程と、残余
せる前記うすい絶縁膜上ならびに前記露出せる一
導電型の半導体基板の部分に被着しそれに隣接せ
る前記厚い絶縁膜の部分上に延在せる逆導電型の
多結晶硅素層を選択的に形成し、該逆導電型の多
結晶硅素層の前記うすい絶縁膜上の部分をキヤパ
シタの電極とし、同層の半導体基板より厚い絶縁
膜上に延在せる部分をビツト線とする工程とを有
し、該ビツト線を形成する逆導電型の多結晶硅素
層は、キヤバシタ部−トランスフアゲート部方向
においての巾寸法において前記一導電型の半導体
基板に被着している個所よりも長く前記厚い絶縁
膜上を延在している半導体記憶素子の選造方法で
ある。
このような本発明の構成をとることにより、ピ
ツト線となる導電路の幅を広げられるので低抵抗
にできる。また本発明の構成をとることにより、
記憶セル占有面積を減少できる。即ち、従来の拡
散層配線を用いる場合は拡散条件を一定にすると
配線幅を広げない限り低抵抗には出来ないが、本
発明では素子間分離用絶縁膜上を有効に活用する
ために、記憶セル占有面積を増すことなく配線路
の低抵抗化が可能となる。さらに逆導電型（たと
えばＮ型）のビツト線は、一導電型（たとえばＰ
型）の半導体基板に被着される。したがつてトラ
ンスフアゲートトランジスタのソース、ドレイン
の一方の領域は理想的にシヤロージヤンクシヨン
となるから、このトランジスタのチヤンネル長を
短くすることができさらに高速化が可能となる。
ツト線となる導電路の幅を広げられるので低抵抗
にできる。また本発明の構成をとることにより、
記憶セル占有面積を減少できる。即ち、従来の拡
散層配線を用いる場合は拡散条件を一定にすると
配線幅を広げない限り低抵抗には出来ないが、本
発明では素子間分離用絶縁膜上を有効に活用する
ために、記憶セル占有面積を増すことなく配線路
の低抵抗化が可能となる。さらに逆導電型（たと
えばＮ型）のビツト線は、一導電型（たとえばＰ
型）の半導体基板に被着される。したがつてトラ
ンスフアゲートトランジスタのソース、ドレイン
の一方の領域は理想的にシヤロージヤンクシヨン
となるから、このトランジスタのチヤンネル長を
短くすることができさらに高速化が可能となる。
次に図面を参照して本発明の実施例を説明す
る。先ず、本発明の理解を助けるため第１図Ａ，
Ｂに従来のMOS形半導体記憶素子、特に典型的
な「１トランジスタ・１キヤパシタ／メモリセ
ル」方式の断面図を示す。即ち第１図Ａに於て、
Ｐ形硅素基板１０１にn+形領域１０２，１０３
を設け、所望の閾値電圧が得られる膜厚に制御さ
れたゲート絶縁膜１０４を介して多結晶硅素ゲー
ト電極１０５を取り付けてトランジスタを構成
し、更にそれに隣接したｎ形反転層１０６と、誘
電体としての絶縁膜１０７と多結晶硅素電極１０
８とで構成するキヤパシタとを具備せしめて、通
常の典型的な「１トランジスタ・１キヤパシタ／
メモリセル」方式の素子ができる。この場合は
n+形領域１０２がビツト線として作動する。普
通はこの状態で層間絶縁膜１０９を介してワード
線として動作する導電配線１１０を、例えばアル
ミニウムで構成する。第１図Ａでは多結晶硅素ゲ
ート電極１０５と導電配線１１０とがゲート上で
接続されている。ところが、一方このトランジス
タの動作原理を考えた場合、当然のことながら
n+形拡散層１０２から１０３へのキヤリアの移
動時間はゲートの長さが短いほど短縮できるの
で、最近は高速、高密度集積回路の場合数ミクロ
ンの桁の長さになつており、そのゲート部の上で
導電配線１１０との接続を行うのは非常に因難で
ある。そこで、高密度の大容量メモリでは第１図
Ｂのような構成がとられる場合がある。これは、
Ｐ形硅素基板１１１上にn+形領域１１２を設
け、ゲート絶縁膜１１３を介して多結晶硅素ゲー
ト電極１１４を取り付けてトランスフアゲート部
を構成するものであり、またこれに隣接したn+
形反転層１１５と、誘電体としての絶縁膜１１６
と多結晶硅素電極１１７とで構成するキヤパシタ
が組合わされている。ここで第１図Ａと大きく異
なるのはキヤパシタの多結晶硅素電極１１７上に
絶縁膜１１８を介して多結晶硅素ゲート電極１１
４が延在し重なつていることであり、この延在部
で多結晶硅素ゲート電極１１４とワード線として
動作する導電配線１１９とが、層内絶縁膜１２０
を介して接続されている点である。この構造にす
れば、第１図Ａのように狭いゲート部の上で多結
晶硅素ゲート電極１０５と導電配線１１０とを結
合する必要がないので、製造上良品率が向上し有
利である。通常は第１図Ｂでは多結晶硅素電極が
重なつているので、「二層ポリシリコン法」と呼
ばれ、先の第１図Ａはそれに対応して「一層ポリ
シリコン法」と略称されている。
る。先ず、本発明の理解を助けるため第１図Ａ，
Ｂに従来のMOS形半導体記憶素子、特に典型的
な「１トランジスタ・１キヤパシタ／メモリセ
ル」方式の断面図を示す。即ち第１図Ａに於て、
Ｐ形硅素基板１０１にn+形領域１０２，１０３
を設け、所望の閾値電圧が得られる膜厚に制御さ
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ト電極１０５を取り付けてトランジスタを構成
し、更にそれに隣接したｎ形反転層１０６と、誘
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８とで構成するキヤパシタとを具備せしめて、通
常の典型的な「１トランジスタ・１キヤパシタ／
メモリセル」方式の素子ができる。この場合は
n+形領域１０２がビツト線として作動する。普
通はこの状態で層間絶縁膜１０９を介してワード
線として動作する導電配線１１０を、例えばアル
ミニウムで構成する。第１図Ａでは多結晶硅素ゲ
ート電極１０５と導電配線１１０とがゲート上で
接続されている。ところが、一方このトランジス
タの動作原理を考えた場合、当然のことながら
n+形拡散層１０２から１０３へのキヤリアの移
動時間はゲートの長さが短いほど短縮できるの
で、最近は高速、高密度集積回路の場合数ミクロ
ンの桁の長さになつており、そのゲート部の上で
導電配線１１０との接続を行うのは非常に因難で
ある。そこで、高密度の大容量メモリでは第１図
Ｂのような構成がとられる場合がある。これは、
Ｐ形硅素基板１１１上にn+形領域１１２を設
け、ゲート絶縁膜１１３を介して多結晶硅素ゲー
ト電極１１４を取り付けてトランスフアゲート部
を構成するものであり、またこれに隣接したn+
形反転層１１５と、誘電体としての絶縁膜１１６
と多結晶硅素電極１１７とで構成するキヤパシタ
が組合わされている。ここで第１図Ａと大きく異
なるのはキヤパシタの多結晶硅素電極１１７上に
絶縁膜１１８を介して多結晶硅素ゲート電極１１
４が延在し重なつていることであり、この延在部
で多結晶硅素ゲート電極１１４とワード線として
動作する導電配線１１９とが、層内絶縁膜１２０
を介して接続されている点である。この構造にす
れば、第１図Ａのように狭いゲート部の上で多結
晶硅素ゲート電極１０５と導電配線１１０とを結
合する必要がないので、製造上良品率が向上し有
利である。通常は第１図Ｂでは多結晶硅素電極が
重なつているので、「二層ポリシリコン法」と呼
ばれ、先の第１図Ａはそれに対応して「一層ポリ
シリコン法」と略称されている。
然し乍らこの従来の形ではいずれもn+形領域
１０２，１１２をビツト線と用いるので、この領
域の抵抗を下げない限り情報の書込み、読出しに
必要な時間を短縮できない。抵抗を下げる方法と
しては、この領域の濃度を高めるか、又はこの領
域の断面積を増すことが先ず考えられる。しかし
濃度も半導体とｎ形不純物とできうる固溶度以上
には添加できないという制約がある。また断面積
を増す場合でもn+P接合の深さを深くするとパン
チスルーが起き易くなり、またn+領域を広くす
るとそれだけ単位メモリセルに要する占有面積が
広くなてしまうので高密度化には適さない。
１０２，１１２をビツト線と用いるので、この領
域の抵抗を下げない限り情報の書込み、読出しに
必要な時間を短縮できない。抵抗を下げる方法と
しては、この領域の濃度を高めるか、又はこの領
域の断面積を増すことが先ず考えられる。しかし
濃度も半導体とｎ形不純物とできうる固溶度以上
には添加できないという制約がある。また断面積
を増す場合でもn+P接合の深さを深くするとパン
チスルーが起き易くなり、またn+領域を広くす
るとそれだけ単位メモリセルに要する占有面積が
広くなてしまうので高密度化には適さない。
第２図は本発明の一つの実施例として第１図Ｂ
に示した「二層ポリシリコン法」に適用した場合
の断面図である。ここではＰ形硅素基板２０１
に、隣接する記憶セル間を分離する厚い膜厚を有
した素子間分離用絶縁膜２０２を形成した後、高
濃度のｎ形不純物を添加し、充分低抵抗にした多
結晶硅素配線２０３をＰ形硅素基板２０１から上
記素子間分離絶縁膜２０２上に延在して設け、こ
れをビツト線として使用する。このｎ形不純物を
高濃度添加した多結晶硅素配線２０３とＰ形硅素
基板２０１との接触面には、この多結晶硅素を例
えばシランの700℃での熱分解を用いて形成した
場合、Pn接合が形成される。Ｐ形硅素基板２０
１上にはこのビツト線に隣接して、ゲート絶縁膜
２０４を介し、多結晶硅素ゲート電極２０５が形
成され、トランスフアゲート部が構成されてい
る。また、これに隣接してｎ形反転層２０６と、
誘電体としての絶縁膜２０７と多結晶硅素電極２
０８とで構成するキヤパシタが形成されており、
第１図Ｂと同様、多結晶硅素電極２０８上に絶縁
膜２０９を介して多結晶硅素ゲート電極２０５が
延在し重ねられている。ワード線として使用する
アルミニウムの導電配線２１０は層間絶縁膜２１
１を介してこの延在部上で、多結晶硅素ゲート電
極２０５と接続している。この図で明らかなよう
に、ビツト線として用いる多結晶硅素配線２０３
は、素子間分離用絶縁膜２０２上を有効に活用し
て幅広くとることができるので、幅の制限を受け
る第１図Ａ，Ｂのn+形領域１０２，１１２より
低抵抗にできる。
に示した「二層ポリシリコン法」に適用した場合
の断面図である。ここではＰ形硅素基板２０１
に、隣接する記憶セル間を分離する厚い膜厚を有
した素子間分離用絶縁膜２０２を形成した後、高
濃度のｎ形不純物を添加し、充分低抵抗にした多
結晶硅素配線２０３をＰ形硅素基板２０１から上
記素子間分離絶縁膜２０２上に延在して設け、こ
れをビツト線として使用する。このｎ形不純物を
高濃度添加した多結晶硅素配線２０３とＰ形硅素
基板２０１との接触面には、この多結晶硅素を例
えばシランの700℃での熱分解を用いて形成した
場合、Pn接合が形成される。Ｐ形硅素基板２０
１上にはこのビツト線に隣接して、ゲート絶縁膜
２０４を介し、多結晶硅素ゲート電極２０５が形
成され、トランスフアゲート部が構成されてい
る。また、これに隣接してｎ形反転層２０６と、
誘電体としての絶縁膜２０７と多結晶硅素電極２
０８とで構成するキヤパシタが形成されており、
第１図Ｂと同様、多結晶硅素電極２０８上に絶縁
膜２０９を介して多結晶硅素ゲート電極２０５が
延在し重ねられている。ワード線として使用する
アルミニウムの導電配線２１０は層間絶縁膜２１
１を介してこの延在部上で、多結晶硅素ゲート電
極２０５と接続している。この図で明らかなよう
に、ビツト線として用いる多結晶硅素配線２０３
は、素子間分離用絶縁膜２０２上を有効に活用し
て幅広くとることができるので、幅の制限を受け
る第１図Ａ，Ｂのn+形領域１０２，１１２より
低抵抗にできる。
第３図に本発明の１実施例の製造工程を順次示
した。即ち、例えば５ΩcmのＰ形硅素基板３０１
上に、通常のシランとアンモニアの約700℃での
気相反応を用いて窒化硅素膜３０２を約2000Åの
膜厚に成長させる。次いでこの窒化硅素膜３０２
を通常の方法、例えばこの窒化硅素膜３０２上に
二酸化硅素膜を形成して、その二酸化硅素膜フオ
トレジスト法で加工し、それをマスクにして約
200℃の熱燐酸で窒化硅素膜３０２を選択的に除
去し、その後ここでマスクに使用した二酸化硅素
膜を弗酸中で除去して第３図Ａのような形状にす
る。その後、必要ならば露出したＰ形硅素基板３
０１にＰ形不純物を表面濃度が約1017／cm3の桁に
なるよう添加しておく。次にそのウエハを例えば
1200℃の飽和水蒸気中で酸化すると、選択的に約
１μの厚い二酸化硅素膜３０３が形成できるの
で、隣接する素子間を分離する領域が形成され
る。先に添加しておいたＰ形不純物添加層はこの
時不純物拡散のため広がり、表面濃度が約1016／
cm3の桁になつて、チヤンネルストツパー３０４と
して使用できる層になる。次に、この選択酸化の
マスクに用いた二酸化硅素膜３０２を除去し、再
度飽和水蒸気中で加熱酸化を行い、トランスフア
ゲート部が所望の閾値電圧になるような膜厚のゲ
ート絶縁膜３０５を形成する。この工程を終了し
たウエハの断面図が第３図Ｂである。その後、こ
のゲート絶縁膜３０５の一部を選択的に除去しＰ
型の半導体基板の部分を露出させ、第３図Ｃに示
すようにｎ形不純物を含む多結晶硅素３０６をこ
の部分に被着して全体に形成する。これは例えば
生嶋、鴨志田が1976年２月に「電気化学」第44巻
95頁から102頁にかけて論文で報告したように約
750℃でシランに、三塩化砒素を通した窒素ガス
を混合して熱分解を行なわせ、成長させればよ
い。これで約15Ω／口位の抵抗の膜になるが、必
要なる更にｎ形不純物を熱拡散又はイオン注入法
で添加し、この多結晶硅素３０６の層抵抗を更に
低くしておくこともできる。次いでこの多結晶硅
素３０６を通常のフオトレジスト法を用いプラズ
マエツチングによるか、又は多結晶硅素３０６面
上を酸化し、その二酸化硅素膜を通常のフオトレ
ジスト加工し、その二酸化硅素膜をマスクにして
弗酸、硝酸、酢酸の混液でエツチングして多結晶
硅素導電路３０６′と、キヤパシタ電極３０６″を
形成する。その後これを約900℃で熱酸化し、二
酸化硅被膜３０７を形成した状態が第３図Ｄであ
る。二酸化硅素膜３０７、又は先に化学エツチン
グを行う時のマスクとして用いた二酸化硅素膜が
熱酸化による場合はその熱酸化膜の形成過程にお
ける加熱工程がＰ形硅素基板３０１と多結晶硅素
の導電路３０６′との接触面を整え、この界面に
pn接合を形成し、パンチスルー耐圧を高くする
重要な工程となる。次にその上に再度前記の方法
で硅素を添加した多結晶硅素層膜を付着し、選択
除去を行つて多結晶硅素ゲート電極３０８を形成
して、トランスフアゲート部を構成する。尚、こ
の場合キヤパシタの誘電物質としてはゲート絶縁
膜３０５を形成する時に出来た膜をそのまま利用
しているが、必要ならばこの部分には更に高誘電
率の材料を用いてもよい。この状態の断面図が第
３図Ｅであり、この上に層間絶縁膜３０９を、例
えばシランと酸素との500℃での反応により形成
し、更に通常の方法でA1などを蒸着し、ワード
線として働く導電配線３１０を形成したのが第３
図Ｆである。
した。即ち、例えば５ΩcmのＰ形硅素基板３０１
上に、通常のシランとアンモニアの約700℃での
気相反応を用いて窒化硅素膜３０２を約2000Åの
膜厚に成長させる。次いでこの窒化硅素膜３０２
を通常の方法、例えばこの窒化硅素膜３０２上に
二酸化硅素膜を形成して、その二酸化硅素膜フオ
トレジスト法で加工し、それをマスクにして約
200℃の熱燐酸で窒化硅素膜３０２を選択的に除
去し、その後ここでマスクに使用した二酸化硅素
膜を弗酸中で除去して第３図Ａのような形状にす
る。その後、必要ならば露出したＰ形硅素基板３
０１にＰ形不純物を表面濃度が約1017／cm3の桁に
なるよう添加しておく。次にそのウエハを例えば
1200℃の飽和水蒸気中で酸化すると、選択的に約
１μの厚い二酸化硅素膜３０３が形成できるの
で、隣接する素子間を分離する領域が形成され
る。先に添加しておいたＰ形不純物添加層はこの
時不純物拡散のため広がり、表面濃度が約1016／
cm3の桁になつて、チヤンネルストツパー３０４と
して使用できる層になる。次に、この選択酸化の
マスクに用いた二酸化硅素膜３０２を除去し、再
度飽和水蒸気中で加熱酸化を行い、トランスフア
ゲート部が所望の閾値電圧になるような膜厚のゲ
ート絶縁膜３０５を形成する。この工程を終了し
たウエハの断面図が第３図Ｂである。その後、こ
のゲート絶縁膜３０５の一部を選択的に除去しＰ
型の半導体基板の部分を露出させ、第３図Ｃに示
すようにｎ形不純物を含む多結晶硅素３０６をこ
の部分に被着して全体に形成する。これは例えば
生嶋、鴨志田が1976年２月に「電気化学」第44巻
95頁から102頁にかけて論文で報告したように約
750℃でシランに、三塩化砒素を通した窒素ガス
を混合して熱分解を行なわせ、成長させればよ
い。これで約15Ω／口位の抵抗の膜になるが、必
要なる更にｎ形不純物を熱拡散又はイオン注入法
で添加し、この多結晶硅素３０６の層抵抗を更に
低くしておくこともできる。次いでこの多結晶硅
素３０６を通常のフオトレジスト法を用いプラズ
マエツチングによるか、又は多結晶硅素３０６面
上を酸化し、その二酸化硅素膜を通常のフオトレ
ジスト加工し、その二酸化硅素膜をマスクにして
弗酸、硝酸、酢酸の混液でエツチングして多結晶
硅素導電路３０６′と、キヤパシタ電極３０６″を
形成する。その後これを約900℃で熱酸化し、二
酸化硅被膜３０７を形成した状態が第３図Ｄであ
る。二酸化硅素膜３０７、又は先に化学エツチン
グを行う時のマスクとして用いた二酸化硅素膜が
熱酸化による場合はその熱酸化膜の形成過程にお
ける加熱工程がＰ形硅素基板３０１と多結晶硅素
の導電路３０６′との接触面を整え、この界面に
pn接合を形成し、パンチスルー耐圧を高くする
重要な工程となる。次にその上に再度前記の方法
で硅素を添加した多結晶硅素層膜を付着し、選択
除去を行つて多結晶硅素ゲート電極３０８を形成
して、トランスフアゲート部を構成する。尚、こ
の場合キヤパシタの誘電物質としてはゲート絶縁
膜３０５を形成する時に出来た膜をそのまま利用
しているが、必要ならばこの部分には更に高誘電
率の材料を用いてもよい。この状態の断面図が第
３図Ｅであり、この上に層間絶縁膜３０９を、例
えばシランと酸素との500℃での反応により形成
し、更に通常の方法でA1などを蒸着し、ワード
線として働く導電配線３１０を形成したのが第３
図Ｆである。
以上の製法では第３図Ｄの説明にも記述した通
り、多結晶硅素の導電路３０６′とＰ形硅素基板
３０１との界面近傍にPN接合が出来ている。
り、多結晶硅素の導電路３０６′とＰ形硅素基板
３０１との界面近傍にPN接合が出来ている。
また本発明は単に単一電極材料で構成される場
合だけでなく、例えば第４図に示したようにＰ形
硅素基板５０１に接触し、かつ素子間分離用絶縁
膜５０２上に延在するｎ形不純物を持つ多結晶硅
素電路５０３にて、更に低抵抗の導電材料を５０
４をとりつけてもよい。例えば白金を付着し後の
加熱工程で白金硅素化合物層として、低抵抗化を
企ることもできる。また、この第４図のように積
層電極にすることなく、第５図のように多結晶硅
素の導電路５０５に低抵抗導電路５０６を結合さ
せた形状にしてもよい。
合だけでなく、例えば第４図に示したようにＰ形
硅素基板５０１に接触し、かつ素子間分離用絶縁
膜５０２上に延在するｎ形不純物を持つ多結晶硅
素電路５０３にて、更に低抵抗の導電材料を５０
４をとりつけてもよい。例えば白金を付着し後の
加熱工程で白金硅素化合物層として、低抵抗化を
企ることもできる。また、この第４図のように積
層電極にすることなく、第５図のように多結晶硅
素の導電路５０５に低抵抗導電路５０６を結合さ
せた形状にしてもよい。
また本発明は単にこのようなMOS形集積回路
に対してのみ適用されるわけではなく、バイポー
ラ形の集積回路に対しても使用できる。即ちバイ
ポーラ記憶素子に於て、やはり第４図などで説明
したように基板と接続し、かつ素子間分離領域上
に延在する導電路を設けることにより、情報の書
込み、読出しの時間を短縮できる。
に対してのみ適用されるわけではなく、バイポー
ラ形の集積回路に対しても使用できる。即ちバイ
ポーラ記憶素子に於て、やはり第４図などで説明
したように基板と接続し、かつ素子間分離領域上
に延在する導電路を設けることにより、情報の書
込み、読出しの時間を短縮できる。
第１図Ａおよび第１図Ｂはそれぞれ従来技術に
よる半導体記憶素子の断面図である。第２図は本
発明の第１の実施例を示す断面図であり、第３図
Ａ及至第３図Ｆは第２図で示される半導体記憶素
子の製造方法を工程順に示した断面図である。第
４図および第５図はそれぞれ本発明の第２の実施
例および第３の実施例を示す断面図である。 尚、図において、１０１，１１１，２０１，３
０１，５０１……Ｐ形硅素基板。１０２，１０
３，１１２……n+形領域。１０４，１１３，２
０４，３０５……ゲート絶縁膜。１０５，１１
４，２０５，３０８……多結晶硅素ゲート電極。
１０６，１１５，２０６……ｎ形反転層。１０
７，１１６，２０７……絶縁膜。１０８，１１
７，２０８……多結晶硅素電極。１０９，１２
０，２１１，３０９……層間絶縁膜。１１０，１
１９，２１０，３１０……導電配線。１１８，２
０９……絶縁膜。２０２，５０２……素子間分離
絶縁膜。２０３……多結晶硅素配線。３０２……
窒化硅素膜。３０３，３０７……二酸化硅素膜。
３０４……チヤネルストツパ。３０６……多結晶
硅素。３０６′，５０３，５０５……（多結晶硅
素）導電路。３０６″……キヤパシタ電極。５０
４……導電材料。５０６……低抵抗導電路であ
る。
よる半導体記憶素子の断面図である。第２図は本
発明の第１の実施例を示す断面図であり、第３図
Ａ及至第３図Ｆは第２図で示される半導体記憶素
子の製造方法を工程順に示した断面図である。第
４図および第５図はそれぞれ本発明の第２の実施
例および第３の実施例を示す断面図である。 尚、図において、１０１，１１１，２０１，３
０１，５０１……Ｐ形硅素基板。１０２，１０
３，１１２……n+形領域。１０４，１１３，２
０４，３０５……ゲート絶縁膜。１０５，１１
４，２０５，３０８……多結晶硅素ゲート電極。
１０６，１１５，２０６……ｎ形反転層。１０
７，１１６，２０７……絶縁膜。１０８，１１
７，２０８……多結晶硅素電極。１０９，１２
０，２１１，３０９……層間絶縁膜。１１０，１
１９，２１０，３１０……導電配線。１１８，２
０９……絶縁膜。２０２，５０２……素子間分離
絶縁膜。２０３……多結晶硅素配線。３０２……
窒化硅素膜。３０３，３０７……二酸化硅素膜。
３０４……チヤネルストツパ。３０６……多結晶
硅素。３０６′，５０３，５０５……（多結晶硅
素）導電路。３０６″……キヤパシタ電極。５０
４……導電材料。５０６……低抵抗導電路であ
る。
Claims (1)
- １ 一導電型の半導体基板の素子形成領域に隣接
せるフイールド領域上に厚い絶縁膜を形成する工
程と、前記素子形成領域上にうすい絶縁膜を形成
し、該うすい絶縁膜の前記厚い絶縁膜の一端部に
隣接せる一部を除去しその部分の一導電型の半導
体基板を露出させる工程と、残余せる前記うすい
絶縁膜上ならびに前記露出せる一導電型の半導体
基板の部分に被着しそれに隣接せる前記厚い絶縁
膜の部分上に延在せる逆導電型の多結晶硅素層を
選択的に形成し、該逆導電型の多結晶硅素層の前
記うすい絶縁膜上の部分をキヤパシタの電極と
し、同層の半導体基板に被着し厚い絶縁膜上に延
在せる部分をビツト線とする工程とを有し、該ビ
ツト線を形成する逆導電型の多結晶硅素層は、キ
ヤバシタ部−トランスフアゲート部方向において
の巾寸法において前記一導電型の半導体基板に被
着している個所よりも長く前記厚い絶縁膜上を延
在していることを特徴とする半導体記憶素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345277A JPS547889A (en) | 1977-06-20 | 1977-06-20 | Semiconductor memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345277A JPS547889A (en) | 1977-06-20 | 1977-06-20 | Semiconductor memory element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS547889A JPS547889A (en) | 1979-01-20 |
| JPS623587B2 true JPS623587B2 (ja) | 1987-01-26 |
Family
ID=13518629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7345277A Granted JPS547889A (en) | 1977-06-20 | 1977-06-20 | Semiconductor memory element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS547889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187184U (ja) * | 1987-11-30 | 1989-06-08 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56142675A (en) * | 1980-01-07 | 1981-11-07 | Texas Instruments Inc | Semiconductor memory and method of forming same |
| JPS572563A (en) * | 1980-06-05 | 1982-01-07 | Nec Corp | Semiconductor memory cell |
| JPS57145364A (en) * | 1981-03-04 | 1982-09-08 | Nec Corp | Semiconductor memory ic device |
| JPH0640571B2 (ja) * | 1984-01-23 | 1994-05-25 | 沖電気工業株式会社 | 半導体装置 |
-
1977
- 1977-06-20 JP JP7345277A patent/JPS547889A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187184U (ja) * | 1987-11-30 | 1989-06-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS547889A (en) | 1979-01-20 |
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