JPS62113467A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62113467A JPS62113467A JP60253938A JP25393885A JPS62113467A JP S62113467 A JPS62113467 A JP S62113467A JP 60253938 A JP60253938 A JP 60253938A JP 25393885 A JP25393885 A JP 25393885A JP S62113467 A JPS62113467 A JP S62113467A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に絶縁ゲート電界効
果トランジスタを用いてなる記憶装置の構造に関する。
果トランジスタを用いてなる記憶装置の構造に関する。
−シリコン単結晶等の半導体基板表面に搭載してなる記
憶装置としては情報蓄積部が１個の絶縁ゲート電界効果
トランジスタと１個の容量部で構成されるのが最も高密
度化、大容量化に適したものと考えられている。このよ
うな中にあって１メガビ、ト級以上の大容量化を計るた
め、半導体記憶装置の占有平面積の大きい容量部を半導
体基板内に延在した溝側壁に形成する手法が特公昭５８
−１２７３９号公報に開示されている。
憶装置としては情報蓄積部が１個の絶縁ゲート電界効果
トランジスタと１個の容量部で構成されるのが最も高密
度化、大容量化に適したものと考えられている。このよ
うな中にあって１メガビ、ト級以上の大容量化を計るた
め、半導体記憶装置の占有平面積の大きい容量部を半導
体基板内に延在した溝側壁に形成する手法が特公昭５８
−１２７３９号公報に開示されている。
上述した従来の溝表面を使った情報蓄積容量部では、第
４図又は第５図に示すように、情報電荷は、溝表面に形
成した絶縁物を誘電体膜４０１としこの誘電体膜に接し
て容量電極４０２が形成されてなる絶縁体容量と溝側壁
のシリコン基板表面４０３に形成される空乏層容量とで
構成された容量部、即ち、第４図の誘電体膜４０１とシ
リコン基板との界面に蓄積される。このため高密度化し
、情報蓄積容量部が狭くなると情報蓄積部間の電気的干
渉が顕著となシ正常な情報蓄積が不可能となる、これは
情報蓄積の電位によシリコン基板表面４０３の空乏層が
ひろがシ、パンチ・ス火−２＞（生じ易くなり、蓄えた
情報電荷が隣接した他の情報蓄積容量部に移ってしまう
ためである。更に又この空乏層はソーク電流を増加させ
るため、蓄積した電荷が消失し易くなる。更に又α粒子
の透過によるソフトエラーが多発する。
４図又は第５図に示すように、情報電荷は、溝表面に形
成した絶縁物を誘電体膜４０１としこの誘電体膜に接し
て容量電極４０２が形成されてなる絶縁体容量と溝側壁
のシリコン基板表面４０３に形成される空乏層容量とで
構成された容量部、即ち、第４図の誘電体膜４０１とシ
リコン基板との界面に蓄積される。このため高密度化し
、情報蓄積容量部が狭くなると情報蓄積部間の電気的干
渉が顕著となシ正常な情報蓄積が不可能となる、これは
情報蓄積の電位によシリコン基板表面４０３の空乏層が
ひろがシ、パンチ・ス火−２＞（生じ易くなり、蓄えた
情報電荷が隣接した他の情報蓄積容量部に移ってしまう
ためである。更に又この空乏層はソーク電流を増加させ
るため、蓄積した電荷が消失し易くなる。更に又α粒子
の透過によるソフトエラーが多発する。
このようなことから、従来の方法には半導体記憶装置の
高密度化に対し致命的な欠点が存在する。
高密度化に対し致命的な欠点が存在する。
本発明では、１ケのＭＯＳ）ランジスタと１ケの容量部
で構成された情報蓄積部の容量部が、半導体基板内部に
沿って堀られ且つ高濃度不純物を含む、溝側壁に第１の
誘電体膜、さらにこの誘電体膜を被覆して第１の容量電
極、さらにこの容量電極上に第２の誘電体膜さらにこの
第２の誘電体膜を被覆し且つ半導体基板と電気的に接続
して第２の容量電極を形成する姿態で構成され、情報電
荷はこの第１の容量電極に蓄積されるようになる。
で構成された情報蓄積部の容量部が、半導体基板内部に
沿って堀られ且つ高濃度不純物を含む、溝側壁に第１の
誘電体膜、さらにこの誘電体膜を被覆して第１の容量電
極、さらにこの容量電極上に第２の誘電体膜さらにこの
第２の誘電体膜を被覆し且つ半導体基板と電気的に接続
して第２の容量電極を形成する姿態で構成され、情報電
荷はこの第１の容量電極に蓄積されるようになる。
本発明では、従来技術と異なシ、半導体基板側には情報
電荷は蓄積されず、第２の容量電極と同様に、第１の容
量電極の対向電極としての役割りをもつだけである。
電荷は蓄積されず、第２の容量電極と同様に、第１の容
量電極の対向電極としての役割りをもつだけである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図であシ、第２図は
２つの情報蓄積部の平面図であり第３図は等価回路図で
ある。更に又第６図乃至第１３図は本発明の製造工程を
示した断面構造図である。
２つの情報蓄積部の平面図であり第３図は等価回路図で
ある。更に又第６図乃至第１３図は本発明の製造工程を
示した断面構造図である。
比抵抗が０．００１〜０．０２０−１のＰ＋＋型シリコ
ン基板１０１上に比抵抗が０．１〜１０Ω−α、膜厚０
．５〜５μｍ ｆ） ｐ型シリコン薄膜層１０２を形成
したシリコン半導体表面に膜厚が０．２〜１．０μｍの
シリコン酸化膜等の絶縁膜で構成された素子分離領域１
０３をチャネルストッパ領域１０４と共に形成する。こ
のようなシリコン薄膜層表面からｐ＋型シリコン基板１
０１に延在した深さ２〜１０μｍの溝を形成し、この溝
表面にシリコン酸化膜又はシリコン窒化膜等の第１の誘
電体膜１０５を形成する。更にこの誘電体膜１０５を被
覆してＮ型の不純物を含むポリシリコン又はシリサイド
等で構成される第１の容量電極１０６が形成される。
ン基板１０１上に比抵抗が０．１〜１０Ω−α、膜厚０
．５〜５μｍ ｆ） ｐ型シリコン薄膜層１０２を形成
したシリコン半導体表面に膜厚が０．２〜１．０μｍの
シリコン酸化膜等の絶縁膜で構成された素子分離領域１
０３をチャネルストッパ領域１０４と共に形成する。こ
のようなシリコン薄膜層表面からｐ＋型シリコン基板１
０１に延在した深さ２〜１０μｍの溝を形成し、この溝
表面にシリコン酸化膜又はシリコン窒化膜等の第１の誘
電体膜１０５を形成する。更にこの誘電体膜１０５を被
覆してＮ型の不純物を含むポリシリコン又はシリサイド
等で構成される第１の容量電極１０６が形成される。
更に情報出し入れ用のＭＯＳ）ランジスタは、ゲート電
極１０７、ゲート絶縁膜１０８、ソース又はドレイン領
域となるＮ＋領域１０９で以って構成される。ここで情
報電荷を第１の容量電極１０６に蓄えるように、Ｎ 領
域１０９の片側は第１の容量電極１０６に電気的に接続
される。
極１０７、ゲート絶縁膜１０８、ソース又はドレイン領
域となるＮ＋領域１０９で以って構成される。ここで情
報電荷を第１の容量電極１０６に蓄えるように、Ｎ 領
域１０９の片側は第１の容量電極１０６に電気的に接続
される。
更に又この第１の容量電極１０６表面に第２の誘電体膜
１１０をシリコン酸化膜又はシリコン窒化膜等で形成し
、この第２の誘電体膜１１０を被覆して第２の容量電極
１１１を、高濃度不純物を含むＰ型のポリシリコン又は
シリサイドで形成する。ここで第２の容量電極１１１と
Ｐ 型シリコン基板１０１は電気的に接続される。
１１０をシリコン酸化膜又はシリコン窒化膜等で形成し
、この第２の誘電体膜１１０を被覆して第２の容量電極
１１１を、高濃度不純物を含むＰ型のポリシリコン又は
シリサイドで形成する。ここで第２の容量電極１１１と
Ｐ 型シリコン基板１０１は電気的に接続される。
斯くして眉間絶縁膜１１２上に電極配＄１１３が形成さ
れ本発明の情報蓄積部ができあがる。ここでゲート電極
１０７が半導体記憶装置のワード線、電極配線１１３が
ビット線となる。
れ本発明の情報蓄積部ができあがる。ここでゲート電極
１０７が半導体記憶装置のワード線、電極配線１１３が
ビット線となる。
第２図は、本発明の情報蓄積部をメモリセルアレイに適
用する時の平面図である。ここでワード線２０１ビ、ト
線２０２が縦・横に配列され、容量部は第１の誘電体膜
２０３、第１の容量電極２０４、第２の誘電体膜２０５
、第２の容量電極２０６で構成される。ここでコンタク
ト孔２０７＋ は、ビット線２０２と第１図のＮ 領域１０９とを接続
するためのものである。第３図に示すように本発明にお
いては第４図および第５図に示す従来技術のような空乏
層容量は存在せず、第１の誘電体膜で作られる第１の容
量、第２の誘電体膜で作られる第２の容量とが並列にな
って存在する。
用する時の平面図である。ここでワード線２０１ビ、ト
線２０２が縦・横に配列され、容量部は第１の誘電体膜
２０３、第１の容量電極２０４、第２の誘電体膜２０５
、第２の容量電極２０６で構成される。ここでコンタク
ト孔２０７＋ は、ビット線２０２と第１図のＮ 領域１０９とを接続
するためのものである。第３図に示すように本発明にお
いては第４図および第５図に示す従来技術のような空乏
層容量は存在せず、第１の誘電体膜で作られる第１の容
量、第２の誘電体膜で作られる第２の容量とが並列にな
って存在する。
このために容量の平面密度が増大すると共に空乏層がほ
とんど存在せず、従来技術の場合に生じた問題点を消失
する。
とんど存在せず、従来技術の場合に生じた問題点を消失
する。
次に第６図乃至第１３図でもって本発明の製造方法につ
いて詳述する。第６図に示すように比抵抗が０．００１
〜０，０２Ω−αのＰ 型シリコン基板６０１表面に比
抵抗例０．１〜１０Ω−α、膜厚が０．５〜５μｍのＰ
型シリコン薄膜層６０２をエピタキシャル成長又はＣＶ
Ｄ法にて堆積した後このシリコン薄膜層６０２を選択的
にシリコン酸化物に変換し素子分離領域６０３を形成す
ると共にチャネルストッパ領域６０４も形成する。次に
第７図に示すようにバターニングされた絶縁膜でシリコ
ン基板工、チング用のマスク材６０５でシリコン薄膜層
６０２及びシリコン基板６０１をリアクティブイオンエ
ツチングし容量溝６０６を形成し、第８図に示すように
容量溝側壁を被覆する姿態に膜厚４０〜４００Ａ厚の薄
いシリコン酸化膜又はシリコン窒化膜を形成し第１の誘
電体膜６０７を形成する。
いて詳述する。第６図に示すように比抵抗が０．００１
〜０，０２Ω−αのＰ 型シリコン基板６０１表面に比
抵抗例０．１〜１０Ω−α、膜厚が０．５〜５μｍのＰ
型シリコン薄膜層６０２をエピタキシャル成長又はＣＶ
Ｄ法にて堆積した後このシリコン薄膜層６０２を選択的
にシリコン酸化物に変換し素子分離領域６０３を形成す
ると共にチャネルストッパ領域６０４も形成する。次に
第７図に示すようにバターニングされた絶縁膜でシリコ
ン基板工、チング用のマスク材６０５でシリコン薄膜層
６０２及びシリコン基板６０１をリアクティブイオンエ
ツチングし容量溝６０６を形成し、第８図に示すように
容量溝側壁を被覆する姿態に膜厚４０〜４００Ａ厚の薄
いシリコン酸化膜又はシリコン窒化膜を形成し第１の誘
電体膜６０７を形成する。
斯くした後、第９図に示すように全面を被覆してＮ型不
純物を含むポリシリコン又はシリサイド膜６０８を堆積
した後熱処理を行うと、Ｎ型不純＋ 物が熱拡散しＰ壓シリコン薄膜層６０２部にＮ型領域６
０９が形成される。次に、ポリシリコン又はシリサイド
膜６０８をリアクティプイオンエ、チングすると第１０
図に示すように側壁部にのみ膜が残留し他部は除去され
第１の容量電極６１０が形成される。
純物を含むポリシリコン又はシリサイド膜６０８を堆積
した後熱処理を行うと、Ｎ型不純＋ 物が熱拡散しＰ壓シリコン薄膜層６０２部にＮ型領域６
０９が形成される。次に、ポリシリコン又はシリサイド
膜６０８をリアクティプイオンエ、チングすると第１０
図に示すように側壁部にのみ膜が残留し他部は除去され
第１の容量電極６１０が形成される。
次に第１１図に示すように膜厚１００〜４００Ａの薄い
シリコン酸化膜又はシリコン窒化膜等の絶縁膜６１１を
形成した後リアクティブイオンエツチングする。斯くす
ると前記同様に側壁部にのみ絶縁膜６１１が残留し他部
は除去される。かくして第１２図に示すように第２の誘
電体膜６１２が形成され、更に高濃度不純物を含むＰ型
のポリシリコン又はシリサイド膜でもって第２の容量電
極６１３を形成する。ここでこの第２の容量電極６１３
とＰ 型シリコン基板６０１とは電気的に接続する。次
に第１３図に示すように層間絶縁膜６１４を熱酸化で形
成し、マスク材６０５も除去する。斯くして本発明の情
報蓄積部の容量部は形成される。後はＭＯＳ）ランジス
タを公知の方法で形成すれば、第１図に示した本発明の
情報蓄積部が完成する。
シリコン酸化膜又はシリコン窒化膜等の絶縁膜６１１を
形成した後リアクティブイオンエツチングする。斯くす
ると前記同様に側壁部にのみ絶縁膜６１１が残留し他部
は除去される。かくして第１２図に示すように第２の誘
電体膜６１２が形成され、更に高濃度不純物を含むＰ型
のポリシリコン又はシリサイド膜でもって第２の容量電
極６１３を形成する。ここでこの第２の容量電極６１３
とＰ 型シリコン基板６０１とは電気的に接続する。次
に第１３図に示すように層間絶縁膜６１４を熱酸化で形
成し、マスク材６０５も除去する。斯くして本発明の情
報蓄積部の容量部は形成される。後はＭＯＳ）ランジス
タを公知の方法で形成すれば、第１図に示した本発明の
情報蓄積部が完成する。
これ等の実施例でわかるように本発明に於いては、情報
電荷の蓄積は絶縁ゲート電界効果トランジスタを通して
溝容量部の上部の第１の容量電極側に行なわれる。更に
又高濃度の不純物を有する半導体基板の使用は溝側壁の
シリコン表面の反転を抑え容量値低下を防ぐ役割を果た
す。そこで、高濃度の不純物を有する半導体基板の使用
の代替として通常濃度の基板を用い、溝側壁にのみ高濃
度不純物を熱拡散等で導入する方法でも同様の効果があ
゛ることに言及しておく。
電荷の蓄積は絶縁ゲート電界効果トランジスタを通して
溝容量部の上部の第１の容量電極側に行なわれる。更に
又高濃度の不純物を有する半導体基板の使用は溝側壁の
シリコン表面の反転を抑え容量値低下を防ぐ役割を果た
す。そこで、高濃度の不純物を有する半導体基板の使用
の代替として通常濃度の基板を用い、溝側壁にのみ高濃
度不純物を熱拡散等で導入する方法でも同様の効果があ
゛ることに言及しておく。
更に又、本発明を発展させ、第３第４の誘電体膜、第３
第４の容量電極を順次形成し容量の平面密度を増大させ
ることも可能となることにも言及しておく。
第４の容量電極を順次形成し容量の平面密度を増大させ
ることも可能となることにも言及しておく。
以上説明したように本発明は、半導体基板に溝を形成し
この溝側壁に複数の誘電体膜及び複数の容量電極を形成
する。このようにすることで容量の平面密度が増大する
と共に前述したように情報蓄積部間の電気的干渉干渉が
なくなり、情報蓄積部間隔をせばめることが可能となる
。更に又情報電荷が絶縁物である誘電体膜上に形成した
容量電極に蓄わ見られるためリーク電流の減少が顕著と
なシ、情報の保持時間が長くなる。更に、本発明ではα
粒子によるソフトエラーが急激に減少するという効果も
ある。
この溝側壁に複数の誘電体膜及び複数の容量電極を形成
する。このようにすることで容量の平面密度が増大する
と共に前述したように情報蓄積部間の電気的干渉干渉が
なくなり、情報蓄積部間隔をせばめることが可能となる
。更に又情報電荷が絶縁物である誘電体膜上に形成した
容量電極に蓄わ見られるためリーク電流の減少が顕著と
なシ、情報の保持時間が長くなる。更に、本発明ではα
粒子によるソフトエラーが急激に減少するという効果も
ある。
更に又、本発ｆ！Ａにおいては、情報電荷を蓄える容量
電極の対向電極電位を半導体基板でとれるため、レイア
クトが非常に簡単になるという効果も有している。
電極の対向電極電位を半導体基板でとれるため、レイア
クトが非常に簡単になるという効果も有している。
第１図は本発明の一実施例を示す縦断面図であり、第２
図は第１図の平面図、第３図は第１図の等価回路図であ
る。又第４図は従来の情報蓄積容量部の断面図であり、
第５図は第４図の等価回路図である。第６図乃至第１３
図は本発明の一実施例の製造工程を示した断面構造図で
ある。 １０１・・・・・・Ｐ シリコン基板、１０２・・・・
・・シリコン薄膜層、１０３・・・・・・素子分離領域
、１０４・・・・・・チャネルスト、パ領域、１０５・
・・・・・第１の誘電体膜、１０６・・・・・・第１の
容量電極、１０７・・・・・・ゲート電極、１０８・・
・・・・ゲート絶縁膜、１０９・・・・・・Ｎ 領域、
１１０・・・・・・第２の誘電体膜、１１１・・・・・
・第２の容量電極、１１２・・・・・・層間絶縁膜、１
１３・・・・・・電極配線、２０１・・・・・・ワード
線、２０２・・・・・・ビット線、２０３・・・・・・
第１の誘電体膜、２０４・・・・・・第１の容量電極、
２０５・・・・・・第２の誘電体膜、２０６・・・・・
・第２の容量電極、４０１・・・・・・誘電体膜、４０
２・・・・・・容量電極、４０３・・・・・・シリコン
基板表面、６０１・・・・・・Ｐ シリコン基＆、６０
２・・・・・・シリコン薄膜層、６０３・・・・・・素
子分離領域、６０４・・・・・・チャネルスト、パ領域
、６０５・・・・・・マスク材、６０６−・・・・・容
量溝、６０７・・・・・・第１の誘電体膜、６０８・・
・・・・ポリシリ又はシリサイド膜、６０９・・・・−
Ｎ＋型領領域６１０・・・・・・第１の容量電極、６１
１・・・・・・絶縁膜、６１２・・・・・・第２の誘電
体膜、６１３・・・・・・第２の容量電極、６１４・・
・・・・層間絶縁膜。 第 ／ｌ！ｒ 芽 ２ 閃 第 ３ 閃 茅 ４ 図 多 ５１！Ｉ 第を回 集 ７ 図 ネ ３ 圀 ｙｑ 凹 ／ｌθ 第１０ １！１ ギ／１ 回 夛−ノ２ 凹 ＄１３ 何
図は第１図の平面図、第３図は第１図の等価回路図であ
る。又第４図は従来の情報蓄積容量部の断面図であり、
第５図は第４図の等価回路図である。第６図乃至第１３
図は本発明の一実施例の製造工程を示した断面構造図で
ある。 １０１・・・・・・Ｐ シリコン基板、１０２・・・・
・・シリコン薄膜層、１０３・・・・・・素子分離領域
、１０４・・・・・・チャネルスト、パ領域、１０５・
・・・・・第１の誘電体膜、１０６・・・・・・第１の
容量電極、１０７・・・・・・ゲート電極、１０８・・
・・・・ゲート絶縁膜、１０９・・・・・・Ｎ 領域、
１１０・・・・・・第２の誘電体膜、１１１・・・・・
・第２の容量電極、１１２・・・・・・層間絶縁膜、１
１３・・・・・・電極配線、２０１・・・・・・ワード
線、２０２・・・・・・ビット線、２０３・・・・・・
第１の誘電体膜、２０４・・・・・・第１の容量電極、
２０５・・・・・・第２の誘電体膜、２０６・・・・・
・第２の容量電極、４０１・・・・・・誘電体膜、４０
２・・・・・・容量電極、４０３・・・・・・シリコン
基板表面、６０１・・・・・・Ｐ シリコン基＆、６０
２・・・・・・シリコン薄膜層、６０３・・・・・・素
子分離領域、６０４・・・・・・チャネルスト、パ領域
、６０５・・・・・・マスク材、６０６−・・・・・容
量溝、６０７・・・・・・第１の誘電体膜、６０８・・
・・・・ポリシリ又はシリサイド膜、６０９・・・・−
Ｎ＋型領領域６１０・・・・・・第１の容量電極、６１
１・・・・・・絶縁膜、６１２・・・・・・第２の誘電
体膜、６１３・・・・・・第２の容量電極、６１４・・
・・・・層間絶縁膜。 第 ／ｌ！ｒ 芽 ２ 閃 第 ３ 閃 茅 ４ 図 多 ５１！Ｉ 第を回 集 ７ 図 ネ ３ 圀 ｙｑ 凹 ／ｌθ 第１０ １！１ ギ／１ 回 夛−ノ２ 凹 ＄１３ 何
Claims (4)
- （１）情報蓄積部が１個のＭＯＳトランジスタと１個の
容量部とで構成される半導体記憶装置に於いて、該容量
部が半導体基板内部に延在して形成した溝側壁部に第１
の誘電体膜を形成しこの第１の誘電体膜を被覆して第１
の容量電極を形成しこの第１の容量電極上に第２の誘電
体膜を形成し、当第２の誘電体膜を被覆して第２の容量
電極を形成する姿態で構成され、且つ該第１の容量電極
がＭＯＳトランジスタのソース又はドレイン領域と電気
的に接続され、第２の容量電極が半導体基板と電気的に
接続されていることを特徴とする半導体記憶装置。 - （２）前記半導体基板内部に延在して形成した溝側壁が
有効不純物を不純物濃度１０＾１＾８〜１０＾２＾１原
子／含有することを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - （３）前記半導体基板が、不純物濃度が１０＾１＾８〜
１０＾２＾１原子／ｃｍ＾３である半導体ウェハー上に
膜厚１〜５μｍ、含有不純物濃度１０＾１＾４〜１０＾
１＾７原子／ｃｍ＾３の半導体エピタキシャル層が形成
されていることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 - （４）前記第２の容量電極に前記半導体基板と同じ導電
型の不純物が１０＾１＾８〜１０＾２＾１原子／ｃｍ＾
３含まれることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253938A JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253938A JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113467A true JPS62113467A (ja) | 1987-05-25 |
| JPH0666439B2 JPH0666439B2 (ja) | 1994-08-24 |
Family
ID=17258093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253938A Expired - Lifetime JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666439B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5148247A (en) * | 1988-01-21 | 1992-09-15 | Fujitsu Limited | Semiconductor device having trench isolation |
| US5223447A (en) * | 1989-09-04 | 1993-06-29 | Electronics And Telecommunications Research | DRAM-cell having an isolation merged trench and its method of manufacture |
-
1985
- 1985-11-12 JP JP60253938A patent/JPH0666439B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148247A (en) * | 1988-01-21 | 1992-09-15 | Fujitsu Limited | Semiconductor device having trench isolation |
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5223447A (en) * | 1989-09-04 | 1993-06-29 | Electronics And Telecommunications Research | DRAM-cell having an isolation merged trench and its method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666439B2 (ja) | 1994-08-24 |
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