JPS62256476A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS62256476A JPS62256476A JP61098306A JP9830686A JPS62256476A JP S62256476 A JPS62256476 A JP S62256476A JP 61098306 A JP61098306 A JP 61098306A JP 9830686 A JP9830686 A JP 9830686A JP S62256476 A JPS62256476 A JP S62256476A
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- JP
- Japan
- Prior art keywords
- read
- write
- gate insulating
- memory device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 abstract description 7
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書き換え可能なＭＯＳ型記憶素子を有する不揮
発性半導体記憶装置に関し、特に書き込み、読み出し速
度の向上を図った不揮発性半導体記憶装置に関する。
発性半導体記憶装置に関し、特に書き込み、読み出し速
度の向上を図った不揮発性半導体記憶装置に関する。
従来、書き込み用トランジスタと読み出し用トランジス
タとで一つの記憶素子を構成する２セル方式のＭＯＳ型
不揮発性半導体記憶装置が提案されている。
タとで一つの記憶素子を構成する２セル方式のＭＯＳ型
不揮発性半導体記憶装置が提案されている。
この半導体記憶装置は、第３図に示すように、半導体基
板２１の主面の厚い酸化膜２２で画成された領域に、ソ
ース領域を共通とし、ドレイン領域を個別に形成した一
対のＭＯＳ型トランジスタ２３．２４を並設している。
板２１の主面の厚い酸化膜２２で画成された領域に、ソ
ース領域を共通とし、ドレイン領域を個別に形成した一
対のＭＯＳ型トランジスタ２３．２４を並設している。
これらＭＯＳ型トランジスタ２３．２４は夫々書き込み
専用トランジスタ及び読み出し専用トランジスタとして
構成しており、夫々の第１ゲート酸化１１９２５．２６
上にはリンを添加した多結晶シリコンからなるフローテ
ィングゲート２７を延設している。このフローティング
ゲート２７上には第２ゲート酸化膜２８を共通して設け
、更にこの上にはリンを添加した多結晶シリコンからな
るコントロールゲート２９を形成している。
専用トランジスタ及び読み出し専用トランジスタとして
構成しており、夫々の第１ゲート酸化１１９２５．２６
上にはリンを添加した多結晶シリコンからなるフローテ
ィングゲート２７を延設している。このフローティング
ゲート２７上には第２ゲート酸化膜２８を共通して設け
、更にこの上にはリンを添加した多結晶シリコンからな
るコントロールゲート２９を形成している。
なお、各トランジスタのチャネル部には半導体基板２１
と同じ導電型の不純物を導入してしきい値電圧の調整を
行っている。
と同じ導電型の不純物を導入してしきい値電圧の調整を
行っている。
上述した従来のＭＯＳ型不揮発性半導体記憶装置では、
書き込み専用トランジスタ２３と読み出し専用トランジ
スタ２４の各第１ゲート酸化膜２５．２６を同一工程で
形成しているためにこれらは同一膜厚に構成されている
。このため、これらの膜厚が厚く形成された場合には、
書き込み専用トランジスタ２３のゲート耐圧が高くなる
ので書き込み電圧を高くして書き込み速度を増大するこ
とは可能であるが、一方では読み出し専用トランジスタ
２４ではしきい値が高くなるので読み出し速度が低下す
ることになる。
書き込み専用トランジスタ２３と読み出し専用トランジ
スタ２４の各第１ゲート酸化膜２５．２６を同一工程で
形成しているためにこれらは同一膜厚に構成されている
。このため、これらの膜厚が厚く形成された場合には、
書き込み専用トランジスタ２３のゲート耐圧が高くなる
ので書き込み電圧を高くして書き込み速度を増大するこ
とは可能であるが、一方では読み出し専用トランジスタ
２４ではしきい値が高くなるので読み出し速度が低下す
ることになる。
他方、第１ゲート酸化膜２５．２６が薄く形成された場
合には、読み出し専用トランジスタ２４のしきい値が低
くなるので読み出し速度は向上するが、書き込み専用ト
ランジスタ２３のゲート耐圧が低くなり、高い重用を印
加できないので書き込み速度が低下されることになる。
合には、読み出し専用トランジスタ２４のしきい値が低
くなるので読み出し速度は向上するが、書き込み専用ト
ランジスタ２３のゲート耐圧が低くなり、高い重用を印
加できないので書き込み速度が低下されることになる。
すなわち、書き込み速度と読み出し速度の双方を向上さ
せることは困難である。
せることは困難である。
本発明の不揮発性半導体記憶装置は、以上の問題を解消
し、書き込み速度と読み出し速度の双方を同上して記憶
装置における高速度の動作を可能にするものである。
し、書き込み速度と読み出し速度の双方を同上して記憶
装置における高速度の動作を可能にするものである。
本発明の不揮発性半導体記憶装置は、書き込み専用素子
と読み出し専用素子の各第１ゲート絶縁膜の厚さを相違
させ、書き込み専用素子の第１ゲート絶縁膜の厚さを読
み出し専用素子のものよりも厚く形成した構成としてい
る。
と読み出し専用素子の各第１ゲート絶縁膜の厚さを相違
させ、書き込み専用素子の第１ゲート絶縁膜の厚さを読
み出し専用素子のものよりも厚く形成した構成としてい
る。
次に、本発明を図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示す図であり、
第１図は第２図のＩＩ線に沿う断面図、第２図は平面レ
イアウト図である。
第１図は第２図のＩＩ線に沿う断面図、第２図は平面レ
イアウト図である。
図において、Ｐ型シリコン基板１の主面には厚いシリコ
ン酸化膜からなるフィールド絶縁膜２を形成し、平面形
状が凹字状の活性領域を画成し、ここにＮチャネルＭＯ
Ｓ型トランジスタ３．４を並設している。ここで一方の
ＭＯＳ型トランジスタ３は書き込み専用素子として構成
し、他方のＭＯＳ型トランジスタ４は読み出し専用素子
として構成している。これらＭＯＳ型トランジスタ３゜
４は、前記基板１にＮ型不純物を導入した共通のソース
領域１０及び個別のドレイン領域１１．１２を有してお
り、チャネル部には夫々薄いシリコン酸化膜からなる第
１ゲート絶縁膜５及び６を形成している。
ン酸化膜からなるフィールド絶縁膜２を形成し、平面形
状が凹字状の活性領域を画成し、ここにＮチャネルＭＯ
Ｓ型トランジスタ３．４を並設している。ここで一方の
ＭＯＳ型トランジスタ３は書き込み専用素子として構成
し、他方のＭＯＳ型トランジスタ４は読み出し専用素子
として構成している。これらＭＯＳ型トランジスタ３゜
４は、前記基板１にＮ型不純物を導入した共通のソース
領域１０及び個別のドレイン領域１１．１２を有してお
り、チャネル部には夫々薄いシリコン酸化膜からなる第
１ゲート絶縁膜５及び６を形成している。
この第１ゲート絶縁膜５及び６は、両者の膜厚が異なる
ように構成しており、ここでは書き込み専用素子３の第
１ゲート絶縁膜５の膜厚は読み出し専用素子４の第１ゲ
ート絶縁膜６の膜厚よりも厚く形成している。これら第
１ゲート絶縁膜５゜６の形成に際しては、例えば熱酸化
法等によって両専用素子３．４に第１ゲート絶縁膜５と
同じ膜厚のシリコン酸化膜を同時に形成した後に、フォ
トリソグラフィ技術によって読み出し専用素子４におけ
るシリコン酸化膜のみをエツチング除去し、ここに改め
て第１ゲート絶縁膜６と同じ膜厚の薄いシリコン酸化膜
を成長−させる方法によって形成できる。
ように構成しており、ここでは書き込み専用素子３の第
１ゲート絶縁膜５の膜厚は読み出し専用素子４の第１ゲ
ート絶縁膜６の膜厚よりも厚く形成している。これら第
１ゲート絶縁膜５゜６の形成に際しては、例えば熱酸化
法等によって両専用素子３．４に第１ゲート絶縁膜５と
同じ膜厚のシリコン酸化膜を同時に形成した後に、フォ
トリソグラフィ技術によって読み出し専用素子４におけ
るシリコン酸化膜のみをエツチング除去し、ここに改め
て第１ゲート絶縁膜６と同じ膜厚の薄いシリコン酸化膜
を成長−させる方法によって形成できる。
そして、前記第１ゲート絶縁膜５，６上にはリンを添加
した多結晶シリコンからなる共用のフローティングゲー
ト７を形成し、この上に熱酸化法により形成したシリコ
ン酸化膜等の第２ゲート絶縁膜８を形成し、更にこの上
にリンを添加した多結晶シリコンからなるコントロール
ゲート９を形成している。
した多結晶シリコンからなる共用のフローティングゲー
ト７を形成し、この上に熱酸化法により形成したシリコ
ン酸化膜等の第２ゲート絶縁膜８を形成し、更にこの上
にリンを添加した多結晶シリコンからなるコントロール
ゲート９を形成している。
なお、前記各素子のチャネル部には基板と同じ導電型で
あるＰ型不純物を導入して画素子におけるしきい値電圧
の調整を行っていることはこれまでと同じである。
あるＰ型不純物を導入して画素子におけるしきい値電圧
の調整を行っていることはこれまでと同じである。
この構成の半導体記憶装置では、書き込み時には四き込
み専用素子３のソース・ドレイン領域１Ｏ９１１に供給
する電圧と、コントロールゲート９に供給する書き込み
電圧とでフローティングゲート７に電荷をチャージする
ことにより、情報の書き込みを実行できる。また、読み
出し時にはコントロールゲート９に読み出し電圧を供給
し、かつ読み出し専用素子４のソース・ドレイン領域１
０．１２に通流される電流を検知することにより情報の
読み出しを実行できることは言うまでもない。
み専用素子３のソース・ドレイン領域１Ｏ９１１に供給
する電圧と、コントロールゲート９に供給する書き込み
電圧とでフローティングゲート７に電荷をチャージする
ことにより、情報の書き込みを実行できる。また、読み
出し時にはコントロールゲート９に読み出し電圧を供給
し、かつ読み出し専用素子４のソース・ドレイン領域１
０．１２に通流される電流を検知することにより情報の
読み出しを実行できることは言うまでもない。
そして、この構成によれば、書き込み専用素子としての
ＭＯＳ型トランジスタ３の第１ゲート絶縁膜５の膜厚が
、読み出し専用素子としてのＭＯ８型トランジスタ４の
第１ゲート絶縁膜６の膜厚よりも厚く形成されているた
め、書き込み専用ＭＯ８型トランジスタ３の耐圧を高く
保ったままで読み出し専用ＭＯＳ型トランジスタ４のし
きい値を低減できる。このため、書き込み時における電
圧（書き込み電圧）を高くして書き込みを行う一方で、
読み出し時における電圧（読み出し電圧）を低くして読
み出しを可能とし、これにより書き込み速度及び読み出
し速度の増大を図り、記憶装置における所謂アクセス時
間を短縮して記憶装置の高速化を達成できる。
ＭＯＳ型トランジスタ３の第１ゲート絶縁膜５の膜厚が
、読み出し専用素子としてのＭＯ８型トランジスタ４の
第１ゲート絶縁膜６の膜厚よりも厚く形成されているた
め、書き込み専用ＭＯ８型トランジスタ３の耐圧を高く
保ったままで読み出し専用ＭＯＳ型トランジスタ４のし
きい値を低減できる。このため、書き込み時における電
圧（書き込み電圧）を高くして書き込みを行う一方で、
読み出し時における電圧（読み出し電圧）を低くして読
み出しを可能とし、これにより書き込み速度及び読み出
し速度の増大を図り、記憶装置における所謂アクセス時
間を短縮して記憶装置の高速化を達成できる。
（発明の効果〕
以上説明したように本発明は、書き込み専用素子と読み
出し専用素子の各第１ゲート絶縁膜の厚さを相違させて
おり、特に書き込み専用素子の第１ゲート絶縁膜の厚さ
を読み出し専用素子のものよりも厚く形成することによ
り、書き込み電圧を高くする一方で読み出し電圧の低減
を図ることができ、書き込み速度及び読み出し速度を増
大して記憶装置の高速化を達成することができる。
出し専用素子の各第１ゲート絶縁膜の厚さを相違させて
おり、特に書き込み専用素子の第１ゲート絶縁膜の厚さ
を読み出し専用素子のものよりも厚く形成することによ
り、書き込み電圧を高くする一方で読み出し電圧の低減
を図ることができ、書き込み速度及び読み出し速度を増
大して記憶装置の高速化を達成することができる。
第１図は本発明の一実施例を示すもので第２図のＩＩ線
に沿う断面図、第２図はその平面レイアウト図、第３図
は従来装置の断面図である。 １．２１・・・半導体基板、２．２２・・・フィールド
絶縁膜、３，２３・・・書き込み専用素子（ＭＯＳ型ト
ランジスタ）、４．２４・・・読み出し専用素子（ＭＯ
８型トランジスタ）、５，６．２５．２６・・・第１ゲ
ート絶縁膜、７．２７・・・フローティングゲート、８
，２８・・・第２ゲート絶縁膜、９．２９・・・コント
ロールゲート、１０・・・ソース領域、１１．１２・・
・ドレイン領域。 第３図
に沿う断面図、第２図はその平面レイアウト図、第３図
は従来装置の断面図である。 １．２１・・・半導体基板、２．２２・・・フィールド
絶縁膜、３，２３・・・書き込み専用素子（ＭＯＳ型ト
ランジスタ）、４．２４・・・読み出し専用素子（ＭＯ
８型トランジスタ）、５，６．２５．２６・・・第１ゲ
ート絶縁膜、７．２７・・・フローティングゲート、８
，２８・・・第２ゲート絶縁膜、９．２９・・・コント
ロールゲート、１０・・・ソース領域、１１．１２・・
・ドレイン領域。 第３図
Claims (2)
- （１）少なくともフローティングゲートを共用するＭＯ
Ｓ型トランジスタからなる書き込み専用素子と読み出し
専用素子とを備える不揮発性半導体記憶装置において、
前記フローティングゲート下に形成する書き込み専用素
子と読み出し専用素子の各第１ゲート絶縁膜の厚さを相
違させたことを特徴とする不揮発性半導体記憶装置。 - （２）書き込み専用素子の第１ゲート絶縁膜の厚さを読
み出し専用素子のものよりも厚く形成してなる特許請求
の範囲第１項記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098306A JPS62256476A (ja) | 1986-04-30 | 1986-04-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098306A JPS62256476A (ja) | 1986-04-30 | 1986-04-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256476A true JPS62256476A (ja) | 1987-11-09 |
Family
ID=14216239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098306A Pending JPS62256476A (ja) | 1986-04-30 | 1986-04-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| JPH06188427A (ja) * | 1991-09-25 | 1994-07-08 | American Teleph & Telegr Co <Att> | Ｅｅｐｒｏｍ |
| JP2007527614A (ja) * | 2003-07-01 | 2007-09-27 | マイクロン テクノロジー，インコーポレイテッド | 耐久性が改善された分離トランジスタメモリ及びその製造方法 |
-
1986
- 1986-04-30 JP JP61098306A patent/JPS62256476A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| JPH06188427A (ja) * | 1991-09-25 | 1994-07-08 | American Teleph & Telegr Co <Att> | Ｅｅｐｒｏｍ |
| JP2007527614A (ja) * | 2003-07-01 | 2007-09-27 | マイクロン テクノロジー，インコーポレイテッド | 耐久性が改善された分離トランジスタメモリ及びその製造方法 |
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