JPS62200769A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に低電圧で読み出し
可能な紫外線消去形プログラマブルＲＯＭ　（ＵＶＥＰ
ＲＯＭ）に関する。

〔従来の技術〕

従来、低電圧で動作可能なＵＶＥＰＲＯＭとして、第４
図に示すように書き込み及び読み出しを夫々専用のトラ
ンジスタＴｌ、ｌ、Ｔ、Ｉで行う構造のものが提案され
ている。即ち、第５図にゲート部の断面構造を模式的に
示すように、この構造は半導体基板２０上に第１ゲート
酸化膜２５．フローティングゲート２２．第２ゲート酸
化膜２６及びコントロールゲート２１を積層形成してお
り、かつ半導体基板２０にはソース・ドレイン領域とし
ての拡散領域２３．２４を形成している。通常、前記コ
ントロールゲート２１とフローティングゲート２２は多
結晶シリコンで構成している。

そして、既に知られているように、コントロールゲート
２１．　フローティングゲート２２及び拡散領域２３．
２４に夫々所定の電圧を印加することにより、所謂書き
込みを行うことができ、更にしきい値電圧の変化を検出
することにより読み出しを行うようになっている。

〔発明が解決しようとする問題点〕

上述した従来の低電圧動作型のＵＶＥＰＲＯＭでは、コ
ントロールゲート２１に印加する電圧■ｃＧとフローテ
ィングゲート２２から見たしきい値電圧との差が１．０
〜０．５Ｖ前後と、通常電圧動作のＵＶＥＰＲＯＭに比
較してかなり小さいため、トランジスタを読み出し時に
オンさせるためにはＶＣａの大部分がフローティングゲ
ート２２に加わる必要がある。

つまり、第６図に等価回路を示すように、コントロール
ゲート２１に電圧ＶＣＧを加えた場合、フローティング
ゲート２２に加わる電圧ＶＦＧは次式によって求められ
る。

ＶＦＧ”ＶＣＧ・Ｃ２／　（ｃ＋　　＋ｃｚ　）ここで
、Ｖ　ＦＧ　＃　Ｖ　（６とするには、ｃｚ　＞＞ＣＩ
という条件が必要となる。

このため、容量Ｃ２を容’Ｅｋ　ｃ　＋に対して大きく
するためには、第２ゲート酸化膜２６を第１ゲート酸化
膜２５よりも薄く形成する第１の方法と、コントロール
ゲート２１とフローティングゲート２２の重なり面積を
大きくする第２の方法とが考えられる。

しかしながら、第１の方法では、多結晶シリコンの表面
に薄く膜質のよい酸化膜を再現性良く成長させることは
困難であり、実際には適用することが難しい。

このため、第２の方法を採用することになるが、これで
は両ゲート２１．２２の重なり面積が大きくなり、記憶
セル面積が大きくなって集積度を高める上での障害にな
る。

また、多結晶シリコンを用いてコントロールゲート２１
とフローティングゲート２２を形成する構成では、特に
コントロールゲートのエツチング時にフローティングゲ
ートのサイドエツチングが生じ易く、ゲート長にばらつ
きが生じて特性が不安定になるという問題もある。

〔問題点を解決するための手段〕

本発明の半導体記憶装置は、記憶セルの面積の低減を図
って集積度を向上するとともに、ゲート長を高精度に構
成して特性の安定化を図るものである。

本発明の半導体記憶装置は、コントロールゲートを半導
体基板に形成した拡散層で構成するとともに、コントロ
ールゲートとフローティングゲートとの間の第２ゲート
酸化膜をこの拡散層の表面における薄い酸化膜で構成し
たものである。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の平面レイアウト図であり、
同図ＡＡ線断面を第２図に、また同図ＢＢ線、ＣＣ線、
ＤＤｖＡの各断面を第３図（ａ）。

（ｂ）、　　（Ｃ）に夫々示している。

これらの図において、シリコン単結晶からなる半導体基
板１にはフィールド酸化膜２で画成した３つの領域に夫
々不純物の拡散Ｊｉ！３，４．５を形成し、拡散層３で
コントロールゲート６を構成し、拡散層４で書き込み用
トランジスタＴ８のソース・ドレイン領域を、また拡散
層５で読み出し用１−ランジスタＴＲを構成している。

即ち、前記拡散Ｎ３の表面には薄い第２ゲート酸化膜７
を形成し、また拡散層４．５の表面にはこれよりも厚い
第１ゲート酸化膜８．８を形成する。そして、これら拡
散層３，４．５上に亘って多結晶シリコンからなるフロ
ーティングゲート９を延設し、かつこのフローティング
ゲート９のゲート長を拡散層３から５に向かって段階的
に小さくしている。

なお、図中１０は層間絶縁膜、１１は金属配線である。

この構成によれば、書き込み動作ではζまず書き込みト
ランジスタＴ＠がスイッチバックを起こすような電圧を
コントロールゲート６及びドレイン５に印加する。この
とき、読み出しトランジスタＴ、ｌを動作させることの
ないように、ドレイン４電圧■。。はソース側のＶＳＳ
と同電位に設定しておく、これにより、フローティング
ゲート９に電荷が貯えられトランジスタＴｗ、Ｔ＊のし
きい値電圧が変動される。

次に、読み出しは、コントロールゲート６及び読み出し
トランジスタＴ、ｌのドレイン４に電圧を加えて行う。

このとき、書き込みトランジスタＴ。

の書き込み前のしきい値電圧は、読み出し時に加わるコ
ントロールゲート電圧ｖｃＧより大きく設定しておくた
め書き込みトランジスタＴ８が動作されることはない。

これにより、低電圧における四き込み、読み出しを高信
頼性で行うことができる。

したがって、この構成では第２ゲート酸化膜７は拡散層
３位置における半導体基板１の表面に形成しているので
、多結晶シリコン表面に形成するよりも膜質のよいもの
を容易に形成でき、しかも拡散層４，５における第１ゲ
ート酸化膜８．８よりも薄く形成できる。つまり、コン
トロールゲート６とフローティングゲート９の間の容量
Ｃ２を大きなものにでき、したがって両ゲート６．９の
重なり面積を増大することなく容量Ｃ２を所望の大きな
値に設定できる。

また、コントロールゲート６を拡散層３で構成している
ため、多結晶シリコンはフローティングゲート９を構成
する１層で済み、２層多結晶シリコンにおけるようなエ
ツチング工程におけるサイドエツチングが生じることは
なく、ゲート長を高精度に製造し、特性の向上を図るこ
とができる。

〔発明の効果〕

以上説明したように本発明は、コントロールゲートを半
導体基板に形成した拡散層で構成するとともに、コント
ロールゲートとフローティングゲートとの間の第２ゲー
ト酸化膜をこの拡散層の表面において薄い酸化膜で構成
しているので、第２ゲート酸化膜は単結晶半導体を酸化
して形成でき、膜質のよい酸化膜をしかも極めて薄く形
成でき１、これによりコントロールゲートとフローティ
ングゲートとの重なり面積を大きくすることなく容量を
大きくできる。また、多結晶シリコンはフローティング
ゲートを構成する１層で済むので、工。

チング工程におけるゲート長の精度低下がなく、特性の
向上を達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例の平面レイアウト図、第２図
は第１図のＡＡ線断面図、第３図（ａ）。 （ｂ）、　　（ｃ）は夫々第１図のＢＢ、ＣＣ，ＤＤ線
断面図、第４図は従来構造の平面レイアウト図、第５図
はその模式的な断面図、第６図はその等価回路図である
。 １・・・半導体基板、２・・・フィールド酸化膜、３，
４゜５・・・拡散層、６・・・コントロールゲート、７
・・・第２ゲート酸化膜、８・・・第１ゲート酸化膜、
９・・・フローティングゲート、１０・・・層間絶縁膜
、１１・・・金１ＸｋＪＬ　２１・・・コントロールゲ
ート、２２・・・フローティングゲート、２３．２４・
・・ソース・ドレイン領域、２５・・・第１ゲート酸化
膜、２６・・・第２ゲート酸化膜。 第５図 ＶＣ６ ＣＧ

Claims (2)

【特許請求の範囲】
1. （１）ＵＶＥＰＲＯＭを記憶セルとする半導体記憶装置
   において、半導体基板に複数の拡散層を並設し、その一
   つをコントロールゲートとして構成するとともにその表
   面に第２ゲート酸化膜を形成し、他の拡散層をトランジ
   スタのソース・ドレイン領域として構成してその表面に
   第１ゲート酸化膜を形成し、これら第１及び第２ゲート
   酸化膜上に亘ってフローティングゲートを延設したこと
   を特徴とする半導体記憶装置。
2. （２）他の拡散層は書き込みトランジスタ及び読み出し
   トランジスタの夫々のソース・ドレイン領域として構成
   してなる特許請求の範囲第１項記載の半導体記憶装置。