JPS61131486A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS61131486A JPS61131486A JP25261084A JP25261084A JPS61131486A JP S61131486 A JPS61131486 A JP S61131486A JP 25261084 A JP25261084 A JP 25261084A JP 25261084 A JP25261084 A JP 25261084A JP S61131486 A JPS61131486 A JP S61131486A
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- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- floating gate
- film
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000007667 floating Methods 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、浮遊ゲート製の半導体不揮発性メそりに関
する。 、。
する。 、。
従来、浮遊ゲート型不揮発性メモリの浮遊ゲート電極に
、単一の不純物濃度で形成されていた。
、単一の不純物濃度で形成されていた。
しかしながら、浮遊ゲート電極上に多結晶シリコンから
成る浮遊ゲート、電極を熱酸化して形成した絶縁膜が設
けられ、さらにその上に浮遊ゲート電極の電位を制御す
る制御ゲート電極、消去ゲート電極、選択ゲート電極等
のうちいくつかが設けられているメモリにおいてσ、浮
遊ゲート電極と、 □これと重り合ういくつか
や電極との層間絶縁膜が全く同じものになってしまう。
成る浮遊ゲート、電極を熱酸化して形成した絶縁膜が設
けられ、さらにその上に浮遊ゲート電極の電位を制御す
る制御ゲート電極、消去ゲート電極、選択ゲート電極等
のうちいくつかが設けられているメモリにおいてσ、浮
遊ゲート電極と、 □これと重り合ういくつか
や電極との層間絶縁膜が全く同じものになってしまう。
すなわち、膜厚も膜質（％にリーク電流特性）も全て同
様の膜になってしまう。この上うな場せ１例えば制御ゲ
ート電“極と浮遊ゲート電極との間の眉間絶Ｒ膜に静電
容量結合を大きくするために薄くシまたいが、消去ゲー
ト電極と浮遊ゲート電極との眉間絶縁膜はリーク電流を
抑えるため厚目にしたい、ということは不可能である。
様の膜になってしまう。この上うな場せ１例えば制御ゲ
ート電“極と浮遊ゲート電極との間の眉間絶Ｒ膜に静電
容量結合を大きくするために薄くシまたいが、消去ゲー
ト電極と浮遊ゲート電極との眉間絶縁膜はリーク電流を
抑えるため厚目にしたい、ということは不可能である。
すなわち、自由度の全くないメモリになってしまう。
そこで本発ｆ１４は、浮遊ゲート電極と他の−いくつか
の電極との眉間絶縁膜の膜厚、膜質を自由にコントロー
ルし、メモリの諸、特性を向上させることを目的として
いる。
の電極との眉間絶縁膜の膜厚、膜質を自由にコントロー
ルし、メモリの諸、特性を向上させることを目的として
いる。
上記問題点を解決するために、本発明は多結晶シリコン
で形成される浮遊ゲート電極を不純物濃度の異なるいく
つかの領域に分け、これを熱酸化したときに膜厚、膜質
の異なる膜を形成できるようにした。
で形成される浮遊ゲート電極を不純物濃度の異なるいく
つかの領域に分け、これを熱酸化したときに膜厚、膜質
の異なる膜を形成できるようにした。
上記のごとく形成した膜厚、膜質の異なる膜の上に制御
ゲート電極、消去ゲート電極、選択ゲート電極等のうち
のいくつかを形成したときに、これらの各電極と浮遊ゲ
ート電極との眉間絶縁膜を所望の膜厚、膜質に選ぶこと
ができるのでおる。
ゲート電極、消去ゲート電極、選択ゲート電極等のうち
のいくつかを形成したときに、これらの各電極と浮遊ゲ
ート電極との眉間絶縁膜を所望の膜厚、膜質に選ぶこと
ができるのでおる。
以下にこの発明の実施例を図面にもとづいて詳細に説明
する。第１図は本発明の第１実施例であるチャネル注入
臘メモリの断面図である。半導体基板１０表面近傍にソ
ース領域２およびドレイン領域３が設けられており、こ
れらにまれた半導体基板１０表面上に絶縁膜４が、その
上に浮遊ゲート電極・が設けられている。浮遊ゲート電
極は濃度の低い領域５と濃度の高い領域６とに分かれて
おり、これを熱酸化すると比較的薄い絶縁膜７と比較的
厚い絶縁膜８とが形成される。絶縁膜７上には制御ゲー
ト電極９が、絶縁膜８上には消去ゲート電極１０が設け
られている。この実施例の場合、浮遊ゲート電極５と制
御ゲート電極９どの眉間絶縁膜７は静電容量結合を大き
くするため薄くし、浮遊ゲート電極６と消去ゲート電極
１０との眉間絶縁膜８はリーク電流を小さくしメモリの
保持時間金伸ばすために厚くした。これとは逆に、容量
結合は重り合う面積を大きくすることによりカバーシ絶
縁膜７ｉ′厚くして、Ｍ縁膜９に消去が行い易いように
薄くすることも可□能である。これらはデバイスの仕様
やプロセス条件により自由に選択することができる。ま
た、第１図の実施例はチャネル注入型のメモリであるが
、浮遊ゲート電極を有するメモリであれば何にでも本発
明は適用できる。さらに、浮遊ゲート上″の電極が制御
ゲート電極と消去ゲート電極でなくても、そのデバイス
に適した眉間絶縁膜を自由に選ぶことが可能である。
する。第１図は本発明の第１実施例であるチャネル注入
臘メモリの断面図である。半導体基板１０表面近傍にソ
ース領域２およびドレイン領域３が設けられており、こ
れらにまれた半導体基板１０表面上に絶縁膜４が、その
上に浮遊ゲート電極・が設けられている。浮遊ゲート電
極は濃度の低い領域５と濃度の高い領域６とに分かれて
おり、これを熱酸化すると比較的薄い絶縁膜７と比較的
厚い絶縁膜８とが形成される。絶縁膜７上には制御ゲー
ト電極９が、絶縁膜８上には消去ゲート電極１０が設け
られている。この実施例の場合、浮遊ゲート電極５と制
御ゲート電極９どの眉間絶縁膜７は静電容量結合を大き
くするため薄くし、浮遊ゲート電極６と消去ゲート電極
１０との眉間絶縁膜８はリーク電流を小さくしメモリの
保持時間金伸ばすために厚くした。これとは逆に、容量
結合は重り合う面積を大きくすることによりカバーシ絶
縁膜７ｉ′厚くして、Ｍ縁膜９に消去が行い易いように
薄くすることも可□能である。これらはデバイスの仕様
やプロセス条件により自由に選択することができる。ま
た、第１図の実施例はチャネル注入型のメモリであるが
、浮遊ゲート電極を有するメモリであれば何にでも本発
明は適用できる。さらに、浮遊ゲート上″の電極が制御
ゲート電極と消去ゲート電極でなくても、そのデバイス
に適した眉間絶縁膜を自由に選ぶことが可能である。
第２図は、本発明による第２実施例であるチャンネル注
入型メモリの断面図である。半導体基板１の表面近傍に
設けられたソース領域２、ドレイン領域３と、ドレイン
領域３に接し基板１の表面上に設けられた絶縁膜４と、
ソース領域２と絶縁膜４にはさまれた基板１０表面上に
設けられた絶縁＠１）とがある。絶縁膜４の上には浮遊
ゲート電極が設けられてい石が、これは不純物濃度の低
い領域５と、高い領域６とに分けられている。浮遊ゲー
ト電極を熱酸化すると領域５の上には薄い絶縁膜７が、
領域６上には厚い絶縁膜８が形成される。絶縁膜７上に
は消去ゲート電極１０が設けられ、絶縁膜１）及び絶縁
ｌ１）８上にまたがって選択ゲート電極１２が設けられ
ている。選択ゲート電極１２は絶縁膜８ｉ７）上に重な
っている必９！はないがマスクアラインメントの精Ｉｌ
！を考慮してオフセットゲートにならないように重なり
合いを設けている。従って、浮遊ゲート６と選択ゲート
８とは容量結合も小さくリーク電流も少ない方が望まし
い。これが絶縁膜８ｔ−厚目に形成した理由である。絶
縁膜７は消去用トンネル絶縁膜であるので薄くして消去
し為いようにした。また、制御ゲート電極が浮遊ゲート
電極の上にある構造の場合も、そのデバイスに適した各
層間絶縁膜の膜厚を浮−ゲートの各領域の不純物濃度で
制御することができる。
入型メモリの断面図である。半導体基板１の表面近傍に
設けられたソース領域２、ドレイン領域３と、ドレイン
領域３に接し基板１の表面上に設けられた絶縁膜４と、
ソース領域２と絶縁膜４にはさまれた基板１０表面上に
設けられた絶縁＠１）とがある。絶縁膜４の上には浮遊
ゲート電極が設けられてい石が、これは不純物濃度の低
い領域５と、高い領域６とに分けられている。浮遊ゲー
ト電極を熱酸化すると領域５の上には薄い絶縁膜７が、
領域６上には厚い絶縁膜８が形成される。絶縁膜７上に
は消去ゲート電極１０が設けられ、絶縁膜１）及び絶縁
ｌ１）８上にまたがって選択ゲート電極１２が設けられ
ている。選択ゲート電極１２は絶縁膜８ｉ７）上に重な
っている必９！はないがマスクアラインメントの精Ｉｌ
！を考慮してオフセットゲートにならないように重なり
合いを設けている。従って、浮遊ゲート６と選択ゲート
８とは容量結合も小さくリーク電流も少ない方が望まし
い。これが絶縁膜８ｔ−厚目に形成した理由である。絶
縁膜７は消去用トンネル絶縁膜であるので薄くして消去
し為いようにした。また、制御ゲート電極が浮遊ゲート
電極の上にある構造の場合も、そのデバイスに適した各
層間絶縁膜の膜厚を浮−ゲートの各領域の不純物濃度で
制御することができる。
多結晶シリコシの熱酸化膜のトンネル電Ｒ特性は、下地
の多結晶シリコンの不純物濃度に依存することが知られ
ている。この依存性は酸化条件により大きく異なる。従
って、統一的なことは述べられないが、不純物濃度によ
りトンネル電流特性などの膜質もコントロールすること
が可能である。
の多結晶シリコンの不純物濃度に依存することが知られ
ている。この依存性は酸化条件により大きく異なる。従
って、統一的なことは述べられないが、不純物濃度によ
りトンネル電流特性などの膜質もコントロールすること
が可能である。
本発明は以上説明したように、多結晶シリコンの浮遊ゲ
ート電極をいくつかの不純物濃度の異なる領域に分ける
ことにより、最適な眉間絶縁厚を有する最適な構造の不
揮発裡メモｌ設計することを可能ならしめる効果がある
。
ート電極をいくつかの不純物濃度の異なる領域に分ける
ことにより、最適な眉間絶縁厚を有する最適な構造の不
揮発裡メモｌ設計することを可能ならしめる効果がある
。
第１図は本発明にかかる不揮発性メモリの第１実施例の
断面図、第２図は本発明にかかる不揮発性メモリの第２
実施例の断面図である。 ５・・・浮遊ゲートの低濃度領域 ６・・・浮遊ゲートの高濃度領域 ７・・・薄い絶縁膜 ８・・・厚い絶縁膜 ９・・・制御ゲート電極 １０・・・消去ゲート電極 １２・・・選択ゲート電極 以 上第１図 第２図
断面図、第２図は本発明にかかる不揮発性メモリの第２
実施例の断面図である。 ５・・・浮遊ゲートの低濃度領域 ６・・・浮遊ゲートの高濃度領域 ７・・・薄い絶縁膜 ８・・・厚い絶縁膜 ９・・・制御ゲート電極 １０・・・消去ゲート電極 １２・・・選択ゲート電極 以 上第１図 第２図
Claims (2)
- （１）半導体基板上に設けられた第１の絶縁膜と、前記
第１の絶縁膜上に設けられた多結晶シリコンの浮遊ゲー
ト電極とから少なくとも構成される半導体不揮発性メモ
リにおいて、前記浮遊ゲート電極が少なくとも複数の不
純物濃度領域から成ることを特徴とする半導体不揮発性
メモリ。 - （２）前記第１の絶縁膜および前記浮遊ゲート電極の一
側面には第２の絶縁膜が設けられ、第４の絶縁膜が前記
第２の絶縁膜に接ししかも前記半導体基板表面上に設け
られ、更に選択ゲート電極が前記第４の絶縁膜上に設け
られ、前記浮遊ゲート電極が少なくとも複数の不純物濃
度領域から構成されることを特徴とする特許請求の範囲
第１項記載の半導体揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25261084A JPS61131486A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25261084A JPS61131486A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131486A true JPS61131486A (ja) | 1986-06-19 |
Family
ID=17239760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25261084A Pending JPS61131486A (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131486A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0298430A2 (en) * | 1987-07-08 | 1989-01-11 | Hitachi, Ltd. | Semiconductor device having a floating gate |
| WO1990001804A1 (en) * | 1988-08-03 | 1990-02-22 | Xicor, Inc. | Method and apparatus for forming a side wall contact in a nonvolatile electrically alterable memory cell |
| US5053841A (en) * | 1988-10-19 | 1991-10-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2006191049A (ja) * | 2004-12-30 | 2006-07-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子、その製造方法及び動作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120682A (en) * | 1975-04-16 | 1976-10-22 | Agency Of Ind Science & Technol | Non-volatile variable resistance.element |
| JPS57112077A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Fixed semiconductor memory |
-
1984
- 1984-11-29 JP JP25261084A patent/JPS61131486A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120682A (en) * | 1975-04-16 | 1976-10-22 | Agency Of Ind Science & Technol | Non-volatile variable resistance.element |
| JPS57112077A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Fixed semiconductor memory |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0298430A2 (en) * | 1987-07-08 | 1989-01-11 | Hitachi, Ltd. | Semiconductor device having a floating gate |
| WO1990001804A1 (en) * | 1988-08-03 | 1990-02-22 | Xicor, Inc. | Method and apparatus for forming a side wall contact in a nonvolatile electrically alterable memory cell |
| US5023694A (en) * | 1988-08-03 | 1991-06-11 | Xicor, Inc. | Side wall contact in a nonvolatile electrically alterable memory cell |
| US5053841A (en) * | 1988-10-19 | 1991-10-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2006191049A (ja) * | 2004-12-30 | 2006-07-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子、その製造方法及び動作方法 |
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