JPS59229872A - 不揮発性メモリおよびその駆動方法 - Google Patents

不揮発性メモリおよびその駆動方法

Info

Publication number
JPS59229872A
JPS59229872A JP58105188A JP10518883A JPS59229872A JP S59229872 A JPS59229872 A JP S59229872A JP 58105188 A JP58105188 A JP 58105188A JP 10518883 A JP10518883 A JP 10518883A JP S59229872 A JPS59229872 A JP S59229872A
Authority
JP
Japan
Prior art keywords
region
drain
gate region
source
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58105188A
Other languages
English (en)
Inventor
Yoshihiro Hosokawa
義浩 細川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP58105188A priority Critical patent/JPS59229872A/ja
Publication of JPS59229872A publication Critical patent/JPS59229872A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7884Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7886Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、フローティングゲート領域および制御ゲート
領域の二層ゲート構造を有するMIS(Metal −
Insulator −5ilicon )電界効果ト
ランジスタ構造の不揮発性メモリとその駆動方法に関す
る0従来例の構成とその問題点 MIS電界効果トランジスタ構造の不揮発性メモリは、
とくに、電気的に書き換え可能な二層ゲート構造を有す
るもの、すなわち、70−ティングゲート領域および制
御ゲート領域を有するMIS電界効果トランジスタ構造
を単位セルとしたものが代表的である。ところが、この
二層ゲート構造の不揮発性メモリでは、その動作特性と
して、書込み時には書込み特性が良好であることと併せ
て、読出し時、とりわけ、連続読出し状態の時には、書
込み信号が入力されて誤書込みが生じないように、書込
み特性は悪い方が望ましいという、互いに相反する性能
が要求される。このような相反する性能を持たせるには
、構造上あるいは、駆駆方法において格別の平文てが必
要であるが、その効果的方策は、従来、なかなか見出さ
れていなかった。
発明の目的 本発明は上述の問題点を解消するものであり、簡潔で、
実用的な構造の不揮発性メモリおよびその駆動方法を提
供するものである。
発明の構成 本発明は、第1に、半導体基板上に絶縁層を介して、フ
ローティングゲート領域および制御ゲート領域を有する
とともに、前記半導体基板部に形成されるソース領域お
よびドレイン領域のうちのいずれか一方を深い拡散領域
となし、この深い拡散領域の一部を、前記フローティン
グゲート領域に対して、大きく重ね合わせた構造の不揮
発性メモリであり、第2に、この不揮発性メモリの駆動
にあたって、前記深い拡散領域に対して、書込み時にド
レイン電圧を印加し、読出し時にソース電圧を印加する
駆動方法であり、これにより、書込み動作嘩ノ書込み効
率を向上させるとともに、読出し動作時に、そのドレイ
ン電極機能をなしている領域側から起こる誤書込み動作
を抑制し、さらに、フローティングゲート領域からの電
荷抜けが生じたときにも、読出し信号を確実に保持する
ことができ、総じて、メモリ機能動作の安定性、信頼性
を向上させることができる。
実施例の説明 本発明を、以下に、図示の実施例断面図を参照して、詳
しくのべるO p形シリコン基板1の所定表面部域に、ソース領域2お
よびドレイン領域3を、周知のイオン打込み法あるいは
熱拡散法によるn形不純物の選択的導入技術を用いて、
それぞれ形成する。このとき、ドレイン領域3は、ソー
ス領域2より深い拡散領域が形成されるように、工程の
付加あるいはn形不純物の選択を行って形成する。フロ
ーティングゲート領域4および制御ゲート領域5id、
例えば、導電性多結晶シリコン層を用いて、薄い二酸化
シリコン膜でなる絶縁層6を介して、P形シリコン基板
1上のソース領域2およびドレイン領域3にまたがるよ
うに形成し、とくに、ドレイン領域3の側では大きな重
なp合い幅W1 をもつように形成する。そして、他方
のソース領域2の側では、その重なり合い幅W2を/J
Xさくして、Wl〉W2の関係になし、面積的に無視で
きる程度にする。なお、単一の選択拡散マスク工程によ
って、ソース、ドレインの各領域を形成する場合でも、
ドレイン領域3のみが深く形成される手法を用いれば、
そのドレイン領域3の側で重なり合い幅Wつを必然的に
大きくすることが可能である。ソース領域2、ドレイン
領域3および制御ゲート領域6には、例えば、アルミニ
ウムの蒸着膜により、それぞれに取出し電極層7,8お
よび同9を設けて、不揮発性メモリセル(単位素子)を
完成する。
この不揮発性メモリセルを動作させるKは、先ず、ソー
ス領域2を零あるいは負電位、ドレイン領域3を正電位
とするドレイン電圧VDを与えると、副領域間のp形7
リコン基板1の表面部に形成された導電チャネル層を通
じて、電子電流が生じる。そして、このドレイン電圧V
Dを順次増大していくと、チャネル層を通る電子電流は
、弱いアバランシェ効果によって、キャリア拳インジェ
クション現象を起こし、同チャネル層のドレイン領域3
の近傍から、フローティングゲート領域4に電子が注入
される。このとき、制御ゲート領域5には、電極層9を
通じて、高い正電圧を印加して、電子の注入を加速する
ような電界が誘起されるようにする。フローティングゲ
ート領域4に電子が十分に注入された状態がメモリセル
の書込み状態であり、逆の電界を印加して、その電子を
基板側に戻さない限り、不揮発的にこの状態が保持され
、これがメモリ機能をなすのである。
ここで、書込み特性について詳しくみると、フローティ
ングゲート領域4とp形シリコン基板10表面部のチャ
ネル層との間の静電容量をC1とし、70−ティングゲ
ート領域4と制御ゲート領域5との間の静電容量をC2
とし、フローティング領域4とドレイン領域3との間の
静電容量を03とし、さらに、フローティングゲート領
域4とソース領域2との間の静電容量をC4として、ソ
−ス領域2の電位を基準(零)にして、制御ゲート領域
5の電圧をvcG1ドレイン電圧をVDとするとき、7
0−ティングゲート領域4の実効電圧■FGr1次式で
表わされる。
・・・・・・(1) (1)式から明らかなように、フローティングゲート領
域4とドレイン領域3との重なり合いの幅W1が大きく
、この部分の静電容量C3が犬であると、フローティン
グゲート領域4の実効電圧■FGは大きな値になる。し
たがって、MIS電界効果トランジスタの原理により、
チャネル層の電子電流は増大され、それに比例して、フ
ローティングゲート領域4に注入される電子の量(電荷
)も増加する。このことは、メモリ素子としての書込み
特性が向上することを意味する。
一方、ソース領域2およびドレイン領域3に印加される
電圧の極性だけを逆にする、つまり、領域3をソース領
域とし、領域2をドレイン領域として、この領域2にド
レイン電圧VDを印加すると、フローティングケート領
域4の実効電圧V′FGは次式で表わされるものになる
・・・・(2) しかし、この場合、領域2とフローティングゲート領域
4との重なり合い嘱Vi’1Vi小さいので、その両領
域間の静電容量04も小さく、したがって、(2)式は
、右辺第2項が無視できることから、となる。すなわち
、この場合は、ドレイン電圧の影響がなくなり、フロー
ティングゲート領域4の実効電圧”FGが、(1)式の
場合より、で表わされる差電圧ΔvFGだけ小さくなる
0したがって、この分だけ書込み特性が低下する。そこ
で、この特性を利用して、読出し時に、ドレイン電圧V
Dの印加を、領域2および領域3とで反転させると、上
述のように書込み特性が低下しているので、このメモリ
セルが受ける誤書込みに対して、その影響を小さくでき
る。また、フローティングゲート領域4の実効電圧が小
さいと、同領域4から、例えば、リーク等の現象によっ
て注入電子が減少する、いわゆる、電荷抜けが生じても
、このメモリセルが導通する状態(つまり、消去状態)
への転化は起こり難く、したがって、リテンションに対
する信頼性も向上する。
なお、本発明はn形シリコン基板を用いて、ソース、ド
レインの各領域をp形不純物の導入によって形成したM
IS電界効果トランジスタ構造、すなわち、p形チャイ
・ル構造に適用しても、電荷の性質が異なることによる
印加電圧の極性を考慮することにより、同様の作用が確
認される。
発明の効果 本発明によれば、二層ゲート構造で、フローティングケ
ート領域をソース領域またはドレイン領域の一方にのみ
大きく重ね合わせて配設したMIS電界効果トランジス
タ構造になしたことにより、書込み特性の良好なメモリ
セルが得られる。またこのメモリセルは、読出し時に、
ドレイ/電圧の印加極性を反転する駆動方法によって、
読出し時に起こる誤書込み動作を確実に抑制することが
でき、とくに、連続読出し時の特性変動が生じなくなり
、信頼性が向上する。
【図面の簡単な説明】
図は本発明実施例の不揮発性メモリの断面図である。

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板上に絶縁層を介して、フローティング
    ゲート領域および制御ゲート領域を有するとともに、前
    記半導体基板部に形成されるソース領域およびドレイン
    領域のうちのいずれか一方を深い拡散領域となし、この
    深い拡散領域の一部を、前記70−ティングゲート領域
    に対して、大きく重ね合わせた構造の不揮発性メモリ。
  2. (2)半導体基板上に絶縁層を介して、フローティング
    ゲート領域および制御ゲート領域を有するとともに、前
    記半導体基板部に形成されるソース領域およびドレイン
    領域のうちのいずれか一方を、深い拡散領域となして、
    前記フローティングゲート領域に対して、大きく重ね合
    わせた構造を有するメモリ装置に、前記深い拡散領域に
    対し、書込み時にドレイン電圧を印加し、読出し時にソ
    ース電圧を印加する不揮発性メモリの駆動方法。
JP58105188A 1983-06-13 1983-06-13 不揮発性メモリおよびその駆動方法 Pending JPS59229872A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58105188A JPS59229872A (ja) 1983-06-13 1983-06-13 不揮発性メモリおよびその駆動方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58105188A JPS59229872A (ja) 1983-06-13 1983-06-13 不揮発性メモリおよびその駆動方法

Publications (1)

Publication Number Publication Date
JPS59229872A true JPS59229872A (ja) 1984-12-24

Family

ID=14400695

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58105188A Pending JPS59229872A (ja) 1983-06-13 1983-06-13 不揮発性メモリおよびその駆動方法

Country Status (1)

Country Link
JP (1) JPS59229872A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051796A (en) * 1988-11-10 1991-09-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5238855A (en) * 1988-11-10 1993-08-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US6124168A (en) * 1991-08-14 2000-09-26 Intel Corporation Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051796A (en) * 1988-11-10 1991-09-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5238855A (en) * 1988-11-10 1993-08-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US6124168A (en) * 1991-08-14 2000-09-26 Intel Corporation Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices

Similar Documents

Publication Publication Date Title
JP2848272B2 (ja) 半導体記憶装置
US5355330A (en) Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
JPH11330280A (ja) チャネル消去/書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法
JPH0480544B2 (ja)
KR19980077522A (ko) 반도체 소자 및 그 제조방법
JPH02308571A (ja) 半導体記憶装置
JPS59229872A (ja) 不揮発性メモリおよびその駆動方法
JPS59229874A (ja) 不揮発性メモリおよびその駆動方法
JPH0697454A (ja) 不揮発性半導体メモリ装置及びその駆動方法
JPS59229873A (ja) 不揮発性メモリおよびその駆動方法
JPS5958868A (ja) 半導体不揮発性メモリ
JPH04253375A (ja) 不揮発性半導体記憶装置およびその製造方法
JPS6135712B2 (ja)
JPS61131486A (ja) 半導体不揮発性メモリ
JPS6314504B2 (ja)
JPS59135B2 (ja) 半導体記憶装置
JPH06334192A (ja) 不揮発性半導体メモリ
JP2867810B2 (ja) 半導体装置
JPS61161769A (ja) 絶縁ゲ−ト型不揮発性半導体記憶装置
JPS6322398B2 (ja)
JPS58121681A (ja) 不揮発性半導体記憶素子
JPS63153865A (ja) 半導体記憶装置
JPS60161673A (ja) 不揮発性半導体メモリ
JPS6252972A (ja) 半導体記憶装置
JPH0571147B2 (ja)