JPS6314504B2 - - Google Patents
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- JPS6314504B2 JPS6314504B2 JP56201842A JP20184281A JPS6314504B2 JP S6314504 B2 JPS6314504 B2 JP S6314504B2 JP 56201842 A JP56201842 A JP 56201842A JP 20184281 A JP20184281 A JP 20184281A JP S6314504 B2 JPS6314504 B2 JP S6314504B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Description
【発明の詳細な説明】
この発明は、MOS（Metal−Oxide−
Semiconducter）構造を有する浮遊ゲート型不揮
発性半導体メモリに関する。
Semiconducter）構造を有する浮遊ゲート型不揮
発性半導体メモリに関する。
我々が発明した従来の不揮発性半導体メモリに
ついて説明する。
ついて説明する。
第１図が、従来の低プログラム（記憶すること
を示し、ここでは、電荷を浮遊ゲート電極へ入れ
ることを示す）電圧不揮発性半導体メモリの一実
施例の断面図である。Ｐ型のシリコン半導体基板
１（一般には半導体領域でよい）にn+のソース
領域２とドレイン領域３を形成し、ドレイン領域
３及びドレイン領域３と接するチヤネル領域C2
の上に薄い（例えば100Å）二酸化シリコン膜５
を介して多結晶シリコン６を形成する。また、ソ
ース領域２と接するチヤネル領域C1の上には、
比較的厚い（例えば800Å）二酸化シリコン膜４
を形成し、その上に選択ゲート電極７を形成す
る。この選択ゲート電極７は、Al−Siでもよい
し、多結晶シリコンでもよい。浮遊ゲート電極６
の電位VFは、ドレイン領域３に印加されるドレ
イン電圧VDで制御される。即ち、第１図に示す
ように、ドレイン領域３と浮遊ゲート電極６との
静電容量を大きくするために、ドレイン領域３と
浮遊ゲート電極６とは薄い酸化膜５を介して重ね
合わせるように形成されている。例えば、浮遊ゲ
ート電極６の中に、電子が入つていない場合、ド
レイン領域２にVD＝10Vを印加すると、VF8V
となる。VF＝8Vと高電位にし、チヤネル領域C2
の表面電位φSC2を大きくした状態で、選択ゲート
電極７に選択ゲート電圧VSGとして5Vを印加する
と、ソース・ドレイン間にチヤネル電流が流れ
る。選択ゲート電極７の下のチヤネル領域C1は、
VSG＝5Vにより反転し、その表面電位φSC1は約
2φf（φfは基板１のフエルミレベル）になる。従
つて、チヤネル領域C1とチヤネル領域C2の接す
る半導体基板５の表面部分では電子に対し、表面
電位がφSC1からφSC2へと変化する。φSC2はほぼド
レイン電圧VDに等しい。そのため、チヤネル領
域C1とチヤネル領域C2の接する半導体表面部分
には、各々の表面電位による電界（φSC1−φSC2）
が生じ、電子は第１図矢印Ａのように電界加速さ
れ、浮遊ゲート電極６に飛び込む。このチヤネル
領域C1とチヤネル領域C2の表面電位の差△φs（＝
φSC1−φSC2）がシリコン基板と二酸化シリコンの
電位障壁である約3.2Vより大きい場合、電子は
浮遊ゲート電極６に入ることができる。注入効率
は、△φsが大きい程大きくなる。
を示し、ここでは、電荷を浮遊ゲート電極へ入れ
ることを示す）電圧不揮発性半導体メモリの一実
施例の断面図である。Ｐ型のシリコン半導体基板
１（一般には半導体領域でよい）にn+のソース
領域２とドレイン領域３を形成し、ドレイン領域
３及びドレイン領域３と接するチヤネル領域C2
の上に薄い（例えば100Å）二酸化シリコン膜５
を介して多結晶シリコン６を形成する。また、ソ
ース領域２と接するチヤネル領域C1の上には、
比較的厚い（例えば800Å）二酸化シリコン膜４
を形成し、その上に選択ゲート電極７を形成す
る。この選択ゲート電極７は、Al−Siでもよい
し、多結晶シリコンでもよい。浮遊ゲート電極６
の電位VFは、ドレイン領域３に印加されるドレ
イン電圧VDで制御される。即ち、第１図に示す
ように、ドレイン領域３と浮遊ゲート電極６との
静電容量を大きくするために、ドレイン領域３と
浮遊ゲート電極６とは薄い酸化膜５を介して重ね
合わせるように形成されている。例えば、浮遊ゲ
ート電極６の中に、電子が入つていない場合、ド
レイン領域２にVD＝10Vを印加すると、VF8V
となる。VF＝8Vと高電位にし、チヤネル領域C2
の表面電位φSC2を大きくした状態で、選択ゲート
電極７に選択ゲート電圧VSGとして5Vを印加する
と、ソース・ドレイン間にチヤネル電流が流れ
る。選択ゲート電極７の下のチヤネル領域C1は、
VSG＝5Vにより反転し、その表面電位φSC1は約
2φf（φfは基板１のフエルミレベル）になる。従
つて、チヤネル領域C1とチヤネル領域C2の接す
る半導体基板５の表面部分では電子に対し、表面
電位がφSC1からφSC2へと変化する。φSC2はほぼド
レイン電圧VDに等しい。そのため、チヤネル領
域C1とチヤネル領域C2の接する半導体表面部分
には、各々の表面電位による電界（φSC1−φSC2）
が生じ、電子は第１図矢印Ａのように電界加速さ
れ、浮遊ゲート電極６に飛び込む。このチヤネル
領域C1とチヤネル領域C2の表面電位の差△φs（＝
φSC1−φSC2）がシリコン基板と二酸化シリコンの
電位障壁である約3.2Vより大きい場合、電子は
浮遊ゲート電極６に入ることができる。注入効率
は、△φsが大きい程大きくなる。
第１図に示すような構造である従来の不揮発性
半導体メモリの場合、電子注入時の選択ゲート電
極７のチヤネル領域C1の表面電位φSC1がプロセス
の影響をうけやすく、従つて安定な不揮発性半導
体メモリの生産が困難であつた。この不安定の一
つの原因は、厚い酸化膜４として、浮遊ゲート電
極６の酸化工程において生ずる酸化膜を使用して
いるためである。この浮遊ゲート電極６の酸化工
程は、浮遊ゲート電極６に入つた電子を揮発しな
いようにするものである。この酸化は、浮遊ゲー
ト電極６の上に少なくとも約1000Åの酸化膜を必
要とするため、酸化スピードの早いウエツト酸化
が用いられる。このウエツト酸化は、酸化スピー
ドが早いのみならず、膜質もドライ酸化に比べ良
くないために、酸化膜４はバラツキやすい。
半導体メモリの場合、電子注入時の選択ゲート電
極７のチヤネル領域C1の表面電位φSC1がプロセス
の影響をうけやすく、従つて安定な不揮発性半導
体メモリの生産が困難であつた。この不安定の一
つの原因は、厚い酸化膜４として、浮遊ゲート電
極６の酸化工程において生ずる酸化膜を使用して
いるためである。この浮遊ゲート電極６の酸化工
程は、浮遊ゲート電極６に入つた電子を揮発しな
いようにするものである。この酸化は、浮遊ゲー
ト電極６の上に少なくとも約1000Åの酸化膜を必
要とするため、酸化スピードの早いウエツト酸化
が用いられる。このウエツト酸化は、酸化スピー
ドが早いのみならず、膜質もドライ酸化に比べ良
くないために、酸化膜４はバラツキやすい。
以上説明したように、従来の不揮発性半導体メ
モリは注入効率がプロセスにより変化しやすいた
め、安定した生産をすることが難しかつた。
モリは注入効率がプロセスにより変化しやすいた
め、安定した生産をすることが難しかつた。
本発明は、上記のような欠点を克服するために
なされたものであり、プロセス依存性の少ない不
揮発性半導体メモリを提供するものである。
なされたものであり、プロセス依存性の少ない不
揮発性半導体メモリを提供するものである。
本発明の不揮発性半導体メモリについて、第２
図〜第４図を用いて詳細に説明する。
図〜第４図を用いて詳細に説明する。
第２図は、本発明の不揮発性半導体メモリの一
実施例を示す断面図である。Ｐ型のシリコン基板
１（一般には半導体領域でよい）の表面に互いに
間隔をおいて形成したn+のソース領域２とドレ
イン領域３と、ソース領域２とドレイン領域３と
の間のチヤネル領域とを形成し、さらに、チヤネ
ル領域は、第２図に示す如く、選択ゲート電極の
下に二酸化シリコン膜４を介して存在するチヤネ
ル領域C3と、ドレイン領域３と接して浮遊ゲー
ト電極の下に薄い二酸化シリコン膜５を介して存
在するチヤネル領域C5と、チヤネル領域C5とチ
ヤネル領域C3の間に存在するチヤネル領域C4と
が直列に接続している。チヤネル領域C4の上の
二酸化シリコン膜１１は、二酸化シリコン膜５に
比べ厚く形成されている。
実施例を示す断面図である。Ｐ型のシリコン基板
１（一般には半導体領域でよい）の表面に互いに
間隔をおいて形成したn+のソース領域２とドレ
イン領域３と、ソース領域２とドレイン領域３と
の間のチヤネル領域とを形成し、さらに、チヤネ
ル領域は、第２図に示す如く、選択ゲート電極の
下に二酸化シリコン膜４を介して存在するチヤネ
ル領域C3と、ドレイン領域３と接して浮遊ゲー
ト電極の下に薄い二酸化シリコン膜５を介して存
在するチヤネル領域C5と、チヤネル領域C5とチ
ヤネル領域C3の間に存在するチヤネル領域C4と
が直列に接続している。チヤネル領域C4の上の
二酸化シリコン膜１１は、二酸化シリコン膜５に
比べ厚く形成されている。
まず、メモリの書込み、即ち、浮遊ゲート電極
６へ電子を注入する方法について説明する。
６へ電子を注入する方法について説明する。
浮遊ゲート電極６と最も強い容量結合するドレ
イン領域３に正の電圧である書込み電圧VWを半
導体基板１に対して印加すると、浮遊ゲート電極
６の電位VFはほぼVW近くまで高くなる。浮遊ゲ
ート電極６に高電位が印加されると、浮遊ゲート
電極６の下のチヤネル領域C4及びチヤネル領域
C5の表面電位も変化する。特に、薄い二酸化シ
リコン膜５の下のチヤネル領域C5の表面電位は、
近くのドレイン領域３の電位とほぼ同じになる。
例えば、二酸化シリコン膜１１と二酸化シリコン
膜５の膜厚が、それぞれ800Åと60Åで、VF＝
6V、VW＝6VでＰ型基板の不純物濃度が５×
1016atoms・cm-3の場合、チヤネル領域C4とチヤ
ネル領域C5の接する部分に約5Vの大きな表面電
位差を生ずる。チヤネル領域C4の表面電位は、
二酸化シリコン膜１１の膜厚が厚いために小さ
い。従つて、ソース領域２から電子を流出する
と、その電子の一部はチヤネル領域C4とチヤネ
ル領域C5の接する部分で、第２図矢印Ｂのよう
に約5Vの表面電位差による電界で加速され、浮
遊ゲート電極６へ注入、即ち書込みされる。ソー
ス領域からの電子の流出は、二つの方法がある。
一つは、ソース領域２に順方向電圧である負の電
圧を印加し、Ｐ型基板１に電子を流出する方法
と、選択ゲート電極７に正の電圧を印加し、チヤ
ネル領域C3を反転あるいは弱反転せしめ、ソー
ス領域２からチヤネル電流として電子を流出する
方法である。一般に、順方向電流を用いる前者の
方法の方が、注入方向と加速電界方向が一致して
いるため注入効率が高く、低書込み電圧で書込み
が可能である。
イン領域３に正の電圧である書込み電圧VWを半
導体基板１に対して印加すると、浮遊ゲート電極
６の電位VFはほぼVW近くまで高くなる。浮遊ゲ
ート電極６に高電位が印加されると、浮遊ゲート
電極６の下のチヤネル領域C4及びチヤネル領域
C5の表面電位も変化する。特に、薄い二酸化シ
リコン膜５の下のチヤネル領域C5の表面電位は、
近くのドレイン領域３の電位とほぼ同じになる。
例えば、二酸化シリコン膜１１と二酸化シリコン
膜５の膜厚が、それぞれ800Åと60Åで、VF＝
6V、VW＝6VでＰ型基板の不純物濃度が５×
1016atoms・cm-3の場合、チヤネル領域C4とチヤ
ネル領域C5の接する部分に約5Vの大きな表面電
位差を生ずる。チヤネル領域C4の表面電位は、
二酸化シリコン膜１１の膜厚が厚いために小さ
い。従つて、ソース領域２から電子を流出する
と、その電子の一部はチヤネル領域C4とチヤネ
ル領域C5の接する部分で、第２図矢印Ｂのよう
に約5Vの表面電位差による電界で加速され、浮
遊ゲート電極６へ注入、即ち書込みされる。ソー
ス領域からの電子の流出は、二つの方法がある。
一つは、ソース領域２に順方向電圧である負の電
圧を印加し、Ｐ型基板１に電子を流出する方法
と、選択ゲート電極７に正の電圧を印加し、チヤ
ネル領域C3を反転あるいは弱反転せしめ、ソー
ス領域２からチヤネル電流として電子を流出する
方法である。一般に、順方向電流を用いる前者の
方法の方が、注入方向と加速電界方向が一致して
いるため注入効率が高く、低書込み電圧で書込み
が可能である。
第２図に示すように、厚い酸化膜１１として、
メモリセルの周辺回路に使用されている論理回路
用のトランジスタの厚いゲート絶縁膜を利用すれ
ば、メモリの書込み効率のプロセス依存性は小さ
くなる。論理回路のトランジスタの厚いゲート絶
縁膜は、一般にドライ酸化でつくられ、非常に精
度良く製造されている。さらに、1000℃と高温で
つくられるため膜質も安定でよい。従つて、本発
明の構造においては、注入効率は酸化膜１１と酸
化膜５によつてのみ決まり、選択ゲート電極７の
電圧及びその下の酸化膜４に影響されない。即
ち、メモリ書込み特性のプロセスによるバラツキ
が少なく、歩留りが高い。
メモリセルの周辺回路に使用されている論理回路
用のトランジスタの厚いゲート絶縁膜を利用すれ
ば、メモリの書込み効率のプロセス依存性は小さ
くなる。論理回路のトランジスタの厚いゲート絶
縁膜は、一般にドライ酸化でつくられ、非常に精
度良く製造されている。さらに、1000℃と高温で
つくられるため膜質も安定でよい。従つて、本発
明の構造においては、注入効率は酸化膜１１と酸
化膜５によつてのみ決まり、選択ゲート電極７の
電圧及びその下の酸化膜４に影響されない。即
ち、メモリ書込み特性のプロセスによるバラツキ
が少なく、歩留りが高い。
次に、メモリの読み出しは、選択ゲート電極７
にチヤネル領域C3が反転あるいは弱反転するよ
うな電圧を印加し、さらに、ドレイン領域３に読
み出し電圧であるVRを印加すると、浮遊ゲート
電極６の中の電子の量に応じたチヤネル電流が、
ソース・ドレイン領域間に流れることから可能と
なる。電子が浮遊ゲート電極６の中に多数注入さ
れた書込み状態では低コンダクタンスであり、逆
に、電子があまり注入されていない消去状態では
高コンダクタンスである。第２図のように、選択
ゲート電極７の酸化膜４が厚いと、チヤネル領域
C3を反転させるために大きな選択ゲート電圧が
必要となる。従つて、第３図の実施例に示す如
く、選択ゲート電極７の下の酸化膜４ａを薄くす
るとか、チヤネル領域C3の上の絶縁膜として高
誘電絶縁膜を用いる（図示せず）とか、チヤネル
領域C3にＰ型の不純物をイオン注入することに
より、選択ゲート電極７の下のチヤネル領域C3
の反転電圧を小さくする。
にチヤネル領域C3が反転あるいは弱反転するよ
うな電圧を印加し、さらに、ドレイン領域３に読
み出し電圧であるVRを印加すると、浮遊ゲート
電極６の中の電子の量に応じたチヤネル電流が、
ソース・ドレイン領域間に流れることから可能と
なる。電子が浮遊ゲート電極６の中に多数注入さ
れた書込み状態では低コンダクタンスであり、逆
に、電子があまり注入されていない消去状態では
高コンダクタンスである。第２図のように、選択
ゲート電極７の酸化膜４が厚いと、チヤネル領域
C3を反転させるために大きな選択ゲート電圧が
必要となる。従つて、第３図の実施例に示す如
く、選択ゲート電極７の下の酸化膜４ａを薄くす
るとか、チヤネル領域C3の上の絶縁膜として高
誘電絶縁膜を用いる（図示せず）とか、チヤネル
領域C3にＰ型の不純物をイオン注入することに
より、選択ゲート電極７の下のチヤネル領域C3
の反転電圧を小さくする。
また、第２図に示した本発明の実施例は、電子
注入部に必要な加速電界としてチヤネル領域C4
とチヤネル領域C5の表面電位の差を利用してい
る。具体的には、チヤネル領域C4とチヤネル領
域C5の上の酸化膜厚を変えることにより、表面
電位の差をつくり出している。しかし、一般的に
は、チヤネル領域C4の上の絶縁膜の単位面積当
りの静電容量をチヤネル領域C5の上の絶縁膜の
単位面積当りの静電容量に比べ小さくすることに
より、本発明は実施できる。
注入部に必要な加速電界としてチヤネル領域C4
とチヤネル領域C5の表面電位の差を利用してい
る。具体的には、チヤネル領域C4とチヤネル領
域C5の上の酸化膜厚を変えることにより、表面
電位の差をつくり出している。しかし、一般的に
は、チヤネル領域C4の上の絶縁膜の単位面積当
りの静電容量をチヤネル領域C5の上の絶縁膜の
単位面積当りの静電容量に比べ小さくすることに
より、本発明は実施できる。
第４図は、膜厚でなく、異なつた種類の絶縁膜
を利用することにより、チヤネル領域C3とチヤ
ネル領域C4の表面電位の差をつくり出す一実施
例の断面図である。第４図に示すチヤネル領域
C4の上の絶縁膜１１ａは二酸化シリコン膜、チ
ヤネル領域C5の上の絶縁膜５ａはチツ化膜から
できている。絶縁膜１１ａと絶縁膜５ａの膜厚が
ほぼ等しく形成されても、誘電率の差により、チ
ヤネル領域C4とチヤネル領域C5の接する基板表
面部分に表面電位差が生ずる。従つて、表面電位
の差の生じた部分から第４図矢印Ｄのように、電
子は浮遊ゲート電極６へと注入される。第４図の
ような実施例においては、半導体表面の凹凸が少
ないという利点がある。
を利用することにより、チヤネル領域C3とチヤ
ネル領域C4の表面電位の差をつくり出す一実施
例の断面図である。第４図に示すチヤネル領域
C4の上の絶縁膜１１ａは二酸化シリコン膜、チ
ヤネル領域C5の上の絶縁膜５ａはチツ化膜から
できている。絶縁膜１１ａと絶縁膜５ａの膜厚が
ほぼ等しく形成されても、誘電率の差により、チ
ヤネル領域C4とチヤネル領域C5の接する基板表
面部分に表面電位差が生ずる。従つて、表面電位
の差の生じた部分から第４図矢印Ｄのように、電
子は浮遊ゲート電極６へと注入される。第４図の
ような実施例においては、半導体表面の凹凸が少
ないという利点がある。
第１図から第４図に示した半導体不揮発性メモ
リの実施例の場合には、書込み時に生ずる二つの
チヤネル領域の表面電位の差をつくるために、そ
の二つのチヤネル領域上のゲート絶縁膜の単位面
積当りの容量を異なるように形成している。
リの実施例の場合には、書込み時に生ずる二つの
チヤネル領域の表面電位の差をつくるために、そ
の二つのチヤネル領域上のゲート絶縁膜の単位面
積当りの容量を異なるように形成している。
第５図に示した実施例の他の実施例では、二つ
のチヤネル領域の不純物濃度を異なるように形成
することにより、二つのチヤネル領域の表面電位
の差を形成するものである。即ち、選択ゲート電
極７の下のチヤネル領域C3に接するチヤネル領
域C4の不純物濃度を、ドレイン領域３に接する
チヤネル領域C5の不純物濃度に比べて大きくす
るものである。第５図に示す如く、全てのチヤネ
ル領域上のゲート絶縁膜５が同一膜厚に形成して
いる場合、ドレイン電圧により浮遊ゲート電極６
が高電位になると、チヤネル領域C5の表面電位
は、不純物濃度の差によりチヤネル領域C4の表
面電位に比べて大きくなる。従つて、ソース領域
２より電子が注入されると、チヤネルC4とチヤ
ネルC5の接続部に生ずる表面電位の差により電
子は第５図矢印Ｅの如く電界加速され、浮遊ゲー
ト電極へ入る。さらに、第５図の実施例に、第１
図から第４図に示した実施例のメモリの特徴（各
各のチヤネル領域上のゲート絶縁膜の単位面積当
りの容量を異ならせること）を加えることによ
り、大きな表面電位差を形成することができる。
のチヤネル領域の不純物濃度を異なるように形成
することにより、二つのチヤネル領域の表面電位
の差を形成するものである。即ち、選択ゲート電
極７の下のチヤネル領域C3に接するチヤネル領
域C4の不純物濃度を、ドレイン領域３に接する
チヤネル領域C5の不純物濃度に比べて大きくす
るものである。第５図に示す如く、全てのチヤネ
ル領域上のゲート絶縁膜５が同一膜厚に形成して
いる場合、ドレイン電圧により浮遊ゲート電極６
が高電位になると、チヤネル領域C5の表面電位
は、不純物濃度の差によりチヤネル領域C4の表
面電位に比べて大きくなる。従つて、ソース領域
２より電子が注入されると、チヤネルC4とチヤ
ネルC5の接続部に生ずる表面電位の差により電
子は第５図矢印Ｅの如く電界加速され、浮遊ゲー
ト電極へ入る。さらに、第５図の実施例に、第１
図から第４図に示した実施例のメモリの特徴（各
各のチヤネル領域上のゲート絶縁膜の単位面積当
りの容量を異ならせること）を加えることによ
り、大きな表面電位差を形成することができる。
第２図から第５図に示した本発明の実施例の不
揮発性半導体メモリは、ドレイン電圧VDにより
浮遊ゲート電極６の電位VFを制御するタイプの
メモリである。
揮発性半導体メモリは、ドレイン電圧VDにより
浮遊ゲート電極６の電位VFを制御するタイプの
メモリである。
第６図に示す本発明の実施例である不揮発性半
導体メモリは、制御ゲート電極２０が形成されて
いるタイプのメモリである。即ち、浮遊ゲート電
極６の上に絶縁膜２２を介して強く容量結合する
制御ゲート電極２０が設けてある。浮遊ゲート電
極６の電位VFは、制御ゲート電極２０の電位VCG
により制御される。ドレイン領域３と浮遊ゲート
電極６とは、強くは容量結合してない。図には示
さないが、ドレイン領域３と浮遊ゲート電極６と
が強い容量結合している場合は、浮遊ゲート電極
６の電位VFがドレイン電圧VDと制御ゲート電圧
VCGの両方によつて制御される。第６図に示すよ
うな制御ゲート電極２０が存在するタイプのメモ
リにおいても、制御ゲート電圧VCGにより、浮遊
ゲート電圧VFを高電位に保ち、ドレイン領域３
に約5V程度のドレイン電圧を印加することによ
り、チヤネル領域C4とチヤネル領域C5の接する
基板表面部分よりソース領域２から流出した電子
の一部を第６図矢印Ｈのように電界加速し、浮遊
ゲート電極６へ電子を注入（書込み）することが
できる。
導体メモリは、制御ゲート電極２０が形成されて
いるタイプのメモリである。即ち、浮遊ゲート電
極６の上に絶縁膜２２を介して強く容量結合する
制御ゲート電極２０が設けてある。浮遊ゲート電
極６の電位VFは、制御ゲート電極２０の電位VCG
により制御される。ドレイン領域３と浮遊ゲート
電極６とは、強くは容量結合してない。図には示
さないが、ドレイン領域３と浮遊ゲート電極６と
が強い容量結合している場合は、浮遊ゲート電極
６の電位VFがドレイン電圧VDと制御ゲート電圧
VCGの両方によつて制御される。第６図に示すよ
うな制御ゲート電極２０が存在するタイプのメモ
リにおいても、制御ゲート電圧VCGにより、浮遊
ゲート電圧VFを高電位に保ち、ドレイン領域３
に約5V程度のドレイン電圧を印加することによ
り、チヤネル領域C4とチヤネル領域C5の接する
基板表面部分よりソース領域２から流出した電子
の一部を第６図矢印Ｈのように電界加速し、浮遊
ゲート電極６へ電子を注入（書込み）することが
できる。
次に、本発明の不揮発性半導体メモリの記憶の
消去であるが、消去は、紫外線消去、電気的消去
ともに可能である。紫外線消去は、メモリに約30
分程度紫外線を照射することにより消去できる。
電気的消去は、例えば、第６図の本発明の実施例
の場合、制御ゲート電圧VCGを基板１と同電位に
し、ドレイン電圧VDに高電圧を印加すると、第
６図矢印Ｇの如く電子はドレイン領域３へ流出、
即ち消去ができる。薄い酸化膜５が100Åであれ
ば、約10Vのドレイン電圧をドレイン領域３へ印
加することにより消去できる。一般的には、浮遊
ゲート電極と薄い絶縁膜を介して存在する容量結
合の弱い電極に高電圧を印加することにより消去
できる。
消去であるが、消去は、紫外線消去、電気的消去
ともに可能である。紫外線消去は、メモリに約30
分程度紫外線を照射することにより消去できる。
電気的消去は、例えば、第６図の本発明の実施例
の場合、制御ゲート電圧VCGを基板１と同電位に
し、ドレイン電圧VDに高電圧を印加すると、第
６図矢印Ｇの如く電子はドレイン領域３へ流出、
即ち消去ができる。薄い酸化膜５が100Åであれ
ば、約10Vのドレイン電圧をドレイン領域３へ印
加することにより消去できる。一般的には、浮遊
ゲート電極と薄い絶縁膜を介して存在する容量結
合の弱い電極に高電圧を印加することにより消去
できる。
以上説明したように、本発明によれば、書込み
特性のプロセスによる影響を小さくすることによ
り、高歩留りの不揮発生半導体メモリをつくるこ
とができる。
特性のプロセスによる影響を小さくすることによ
り、高歩留りの不揮発生半導体メモリをつくるこ
とができる。
本発明の説明には、Ｐ型シリコン基板を用いた
Ｎ型のメモリセルを用いたが、絶縁基板上に設け
たＰ型、Ｎ型いずれの半導体層においても形成で
きることは、言うまでもない。本発明において
は、これら（Ｐ型シリコン基板）を総称して、半
導体領域という。
Ｎ型のメモリセルを用いたが、絶縁基板上に設け
たＰ型、Ｎ型いずれの半導体層においても形成で
きることは、言うまでもない。本発明において
は、これら（Ｐ型シリコン基板）を総称して、半
導体領域という。
第１図は、従来の不揮発生半導体メモリの一実
施例の断面図、第２図、第３図、第４図、第５
図、第６図は、それぞれ本発明の不揮発性半導体
メモリの実施例の断面図である。 １……Ｐ型シリコン基板、２……n+ソース領
域、３……n+ドレイン領域、４，５，１１，４
ａ，５ａ，１１ａ……絶縁膜、６……浮遊ゲート
電極、７……選択ゲート電極、８……ソース電
極、９……フイールド絶縁膜、２０……制御ゲー
ト電極、１００……高濃度不純物領域。
施例の断面図、第２図、第３図、第４図、第５
図、第６図は、それぞれ本発明の不揮発性半導体
メモリの実施例の断面図である。 １……Ｐ型シリコン基板、２……n+ソース領
域、３……n+ドレイン領域、４，５，１１，４
ａ，５ａ，１１ａ……絶縁膜、６……浮遊ゲート
電極、７……選択ゲート電極、８……ソース電
極、９……フイールド絶縁膜、２０……制御ゲー
ト電極、１００……高濃度不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体領域表面部分に互いに間
隔を置いて設けられた第１導電型と異なる第２導
電型のソース・ドレイン領域と、前記ドレイン領
域上に設けられた第１のゲート絶縁膜と、前記ソ
ース・ドレイン領域間に順次作られる前記ソース
領域と接する第１のチヤネル領域と、前記第１の
チヤンネル領域と少なくとも一部が接する第３の
チヤネル領域と、前記第３のチヤネル領域と前記
ドレイン領域の間の第２のチヤネル領域とからな
る３つのチヤンネル領域と、前記第１と第２と第
３のチヤネル領域の上にそれぞれ設けられた第２
と第３と第４のゲート絶縁膜と、前記第１と第３
と第４のゲート絶縁膜上に設けられた浮遊ゲート
電極と、前記第２のゲート絶縁膜上に設けられた
選択ゲートから成り、前記第３のゲート絶縁膜の
単位面積当りの静電容量が前記第４のゲート絶縁
膜の単位面積当りの静電容量に比べて大きくした
ことを特徴とする不揮発性半導体メモリ。 ２ 第１導電型の半導体領域表面部分に互いに間
隔を置いて設けられた第１導電型と異なる第２導
電型のソース・ドレイン領域と、前記ドレイン領
域上に設けられた第１のゲート絶縁膜と、前記ソ
ース・ドレイン領域間に順次作られる前記ソース
領域と接する第１のチヤネル領域と、前記第１の
チヤンネル領域と少なくとも一部が接する第３の
チヤネル領域と、前記第３のチヤネル領域と前記
ドレイン領域の間の第２のチヤネル領域とからな
る３つのチヤンネル領域と、前記第１と第２と第
３のチヤネル領域の上にそれぞれ設けられた第２
と第３と第４のゲート絶縁膜と、前記第１と第３
と第４のゲート絶縁膜上に設けられた浮遊ゲート
電極と、前記第２のゲート絶縁膜上に設けられた
選択ゲートから成り、前記第３のチヤネル領域の
不純物濃度が前記第２のチヤネル領域の不純物濃
度に比べて大きくしたことを特徴とする不揮発性
半導体メモリ。 ３ 第１導電型の半導体領域表面部分に互いに間
隔を置いて設けられた第１導電型と異なる第２導
電型のソース・ドレイン領域と、前記ドレイン領
域上に設けられた第１のゲート絶縁膜と、前記ソ
ース・ドレイン領域間に順次作られる前記ソース
領域と接する第１のチヤネル領域と、前記第１の
チヤンネル領域と少なくとも一部が接する第３の
チヤネル領域と、前記第３のチヤネル領域と前記
ドレイン領域の間の第２のチヤネル領域とからな
る３つのチヤンネル領域と、前記第１と第２と第
３のチヤネル領域の上にそれぞれ設けられた第２
と第３と第４のゲート絶縁膜と、前記第１と第３
と第４のゲート絶縁膜上に設けられた浮遊ゲート
電極と、前記第２のゲート絶縁膜上に設けられた
選択ゲートから成り、前記第３のゲート絶縁膜の
単位面積当りの静電容量が前記第４のゲート絶縁
膜の単位面積当りの静電容量に比べて大きくする
とともに、前記第３のチヤネル領域の不純物濃度
が前記第２のチヤネル領域の不純物濃度に比べて
大きくしたことを特徴とする不揮発性半導体メモ
リ。 ４ 前記ドレイン領域に逆方向電圧である第１の
電圧を前記半導体基板に対して印加することによ
り、前記第２のチヤネル領域と前記第３のチヤネ
ル領域の接する境界部から前記ソース領域から流
出した一部の電荷を浮遊ゲート電極へ注入するこ
とを可能ならしめたことを特徴とする特許請求の
範囲第１項から第３項のいずれか記載の不揮発性
半導体メモリ。 ５ 前記第１の電圧より小さな電圧である第２の
電圧を前記ドレイン領域へ印加するとともに、前
記第１のチヤネル領域を反転あるいは弱反転せし
めるような第３の電圧を前記選択ゲート電極に印
加することにより、前記ソース・ドレイン領域間
において、チヤネル電流が流れるか否かを検出
し、前記浮遊ゲート電極中に注入された電荷量を
検出することを可能にならしめたことを特徴とす
る特許請求の範囲第１項から第４項のいずれか記
載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201842A JPS58102563A (ja) | 1981-12-15 | 1981-12-15 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201842A JPS58102563A (ja) | 1981-12-15 | 1981-12-15 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102563A JPS58102563A (ja) | 1983-06-18 |
| JPS6314504B2 true JPS6314504B2 (ja) | 1988-03-31 |
Family
ID=16447792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201842A Granted JPS58102563A (ja) | 1981-12-15 | 1981-12-15 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102563A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182776A (ja) * | 1984-02-29 | 1985-09-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
| JPH0715973B2 (ja) * | 1984-11-29 | 1995-02-22 | 新技術事業団 | 半導体不揮発性メモリ |
| JPS61131483A (ja) * | 1984-11-29 | 1986-06-19 | Res Dev Corp Of Japan | 不揮発性メモリの書込み法 |
-
1981
- 1981-12-15 JP JP56201842A patent/JPS58102563A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58102563A (ja) | 1983-06-18 |
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