JP2005537662A - 高誘電率の上部誘電体を有する誘電体蓄積メモリセル（ｍｏｎｏｓ）およびそのための方法 - Google Patents

Abstract

蓄積要素として蓄積誘電体（１６）を使用する不揮発性メモリ（ＮＶＭ）セル（２２）は、ゲート（３０）と蓄積誘電体（１６）との間の上部誘電体（１８，２４）と、半導体基板と蓄積誘電体との間の下部誘電体（１４）とを有する。上部誘電体は、比較的厚い（１８）高ｋ誘電体層と、界面層（２４）とを含む。界面層（２４）は非常に薄く、酸化シリコンよりも高いｋを有する。下部誘電体層（１４）は、その界面特性とトンネル特性のために、酸化シリコンであることが好ましい。従って、セル（２２）は、酸化シリコンの下部誘電体（１４）と組み合わせた十分に不動態化された高ｋ上部誘電体（１８，２４）に起因する利点を有する。

Description

本発明は不揮発性メモリに関し、より詳細には、電荷の蓄積のための誘電体層を用いたメモリセルに関する。

不揮発性メモリ（ＮＶＭ）における難しさの一つは、十分速い消去時間である。消去時間は一般的に１秒未満である必要がある。電荷を蓄積するための構造として、誘電体層、一般的には窒化シリコン、を用いたＮＶＭは、従来のフローティングゲートを用いたＮＶＭよりも大幅なコスト上の利点を有する。窒化シリコン蓄積層を備えたＮＶＭの場合、基板と窒化シリコン層との間に下部誘電体がある。この誘電体は、トンネリングにおける破壊的効果を最小にできることとその良好な界面品質のために、一般的に酸化シリコンである。この層は、消去性能のためには薄いことが好ましいが、電荷を蓄積している窒化シリコン層からの電荷の漏洩を避けるためには該層は厚いことが好ましいということが難しい点である。従って、消去時間と漏洩とのいずれかを犠牲にする必要がある。その結果、十分に速い消去時間と十分に少ない漏洩との双方を満足させることができない。

一つの解決策は、ホットホール注入（ＨＨＩ）を用いて、窒化物層内の電子を中和することであった。このことにより、より薄い酸化物を可能にする一方で、窒化シリコン層内の捕捉電荷の比較的速い中和を達成することができる。一つの問題は、ホットホールが比較的限定された領域内で生成されることであり、捕捉電荷を中和できる領域が限られるので、この領域の外側の捕捉電荷を中和することができない。このことは消去を不完全にし、おそらくプログラム状態と消去状態との間の差を不十分にし得る。もう一つの問題は、ホットホール注入が、トンネリングよりも、窒化シリコンと基板との間の酸化物に対して損傷を与える傾向があることである。この損傷は耐久性を低下させる。

従って、改善された消去特性を備えた、蓄積要素として働く誘電体層を有する種類のＮＶＭセルを必要とする。

不揮発性メモリセルは、蓄積要素として蓄積誘電体を有し、蓄積誘電体の上に位置する上部誘電体と、蓄積誘電体の下にある下部誘電体とを有している。下部層は、界面特性とトンネル特性にすぐれた酸化シリコンが好ましい。上部誘電体は、比較的厚い高ｋ（相対誘電率）誘電体層と、界面層とを含んでいる。界面層は、非常に薄く、酸化シリコンよりも高いｋを有している。これにより、所与の下部層の厚さに対して消去特性が著しく改善され、不動態化された上部誘電体を生じる。本発明は、特定の実施態様についての以下の説明を参照することにより、一層理解される。

本発明は、一例として示されており、添付図面によって制限されるものではない。添付図面において、同様な参照番号は同様な要素を示す。
図中の要素は単純化と明確化のための示されたものであり、必ずしも一定の比率で描かれていないことは当業者にとって明らかである。例えば、図中の要素のいくつかの寸法を、本発明の実施態様の理解を高めるために役立つように、他の要素に対して誇張することができる。

図１に示す半導体デバイス１０は、半導体基板１２と、基板１２の上の酸化シリコン層１４と、酸化シリコン層１４の上の窒化シリコン層１６と、窒化シリコン層１６の上の高ｋ誘電体層１８とを備える。半導体デバイス１０は、不揮発性メモリ（ＮＶＭ）部分２２とトランジスタ部分２０とを有する。基板１２は、シリコンであることが好ましく、ＳＯＩであってもよく、別の半導体材料であってもよい。高ｋ誘電体層１８は、酸化ハフニウム、酸化アルミニウム、酸化ランタン、およびこれらの材料のケイ化物および窒化物などの高誘電率材料からなることが好ましい。そのような例の一つとして、ランタン・シリコンオキシナイトライドがある。少なくとも約１０の比誘電率を有することが好ましいが、少なくとも６の比誘電率を有する他の高ｋ誘電体も有効である。考慮すべきもう一つの要因は、高ｋ誘電体層のためのポテンシャル障壁である。ポテンシャル障壁は、上に位置するゲート電極からの電子注入を防ぐほど高いことが好ましい。これらの層１４〜１８は従来の方法で形成することができる。酸化シリコン層１４の場合、該層は、その品質を最大にするために、比較的高い温度で成長させることが好ましい。窒化シリコン層１６は、蓄積要素として効果的な他の誘電体であってもよい。そのような例の一つとしては、シリコンオキシナイトライドがある。電荷を蓄積できる他の誘電体を窒化物層１６の代わりに使用することもできる。特に望ましいのは、高誘電率を有する電荷蓄積誘電体である。高ｋ誘電体層１８は、７０オングストローム〜２５０オングストロームの厚さを有し得る。

図２は、酸化シリコン層１４と窒化シリコン層１６と高ｋ誘電体層１８とが、トランジスタ部分２０からは除去されているが、ＮＶＭ部分２２には残ったままになっている半導体デバイス１０を示す。これは、好ましくは、従来のリソグラフィーマスク工程とそれに続くエッチング工程によって行われる。このエッチング工程は、層１４，１６，１８の多様な材料を効果的にエッチングするための化学的作用の変化を必要とするであろう。

図３は、トランジスタ部分２０の基板１２の上にゲート誘電体２６を形成し、ＮＶＭ部分２２の窒化シリコン層１６と高ｋ誘電体１８との間に界面層２４を形成した後の半導体デバイス１０を示す。酸化シリコン膜を成長させて形成されるゲート誘電体２６のこの好ましいケースにおいては、酸素含有ガスを流すことによって行なわれるトランジスタ部分２０内のこの酸化シリコンの成長の間に、界面層２４が形成され、シリコンオキシナイトライドとなるように形成される。界面層２４は、高ｋ層１８内のダングリングボンドを安定化させる。一般的には、このシリコンオキシナイトライドの界面層は、酸化シリコンよりも高いｋを有し、非常に薄く、１０オングストローム未満である。従って、窒化物層１６の上部を不動態化する有利な効果は、高ｋ誘電体層１８と界面層２４とからなる上部誘電体層全体の誘電率の減少を最小にすることによって達成される。蓄積誘電体、即ち、窒化シリコン層１６が窒化シリコンであるために、界面層４のこの非常に薄い厚さを達成することは比較的容易である。

図４は、トランジスタ部分２０のゲート誘電体２６の上とＮＶＭ部分２２の高ｋ誘電体層１８の上とに、ポリシリコン層２８を形成した後の半導体デバイス１０を示す。ポリシリコンは、一般的に、トランジスタおよびＮＶＭセルのゲート用に使用されるが、他の材料を使用することもできる。ポリシリコンに加えて耐火金属を使用することができ、更に、金属を使用することができる。更に、トランジスタ部分２０用の材料とは異なる、ＮＶＭ部分２２用の材料を有することが望ましいこともあり得る。

図５は、ポリシリコン層２８を、ＮＶＭ部分２２のゲート３０と、トランジスタ部分２０のゲート３２とエッチングした後の半導体デバイス１０を示す。また、ゲート３０に整合させて、高ｋ誘電体１８、界面層２４、および窒化シリコン層１６をエッチングする。

図６は、ゲート３０，３２の周りにそれぞれ側壁スペーサ３４，３６を形成し、ゲート
３０および側壁スペーサ３４に整合したソース／ドレイン領域３８，４０を形成し、ゲート３２および側壁スペーサ３６に整合したソース／ドレイン領域４２，４４を形成した後の半導体デバイス１０を示す。本願で用いられている「ソース／ドレイン」なる用語は、一般的な用法と一致しており、ＭＯＳトランジスタの電流電極を表すためと、ＭＯＳトランジスタの電流電極が一般的にソースかドレインのいずれかとして機能することにおいて互換性があることを分かるようにするために使用されている。これらのプロセス工程により、ＮＶＭ部分２２においてＮＶＭセル４６が完成し、トランジスタ部分２０においてトランジスタ４８が完成する。この結果、ＮＶＭセル４６の上部誘電体が、ゲート電極３０と窒化シリコン層１６との間の高度な結合を行う。高ｋ誘電体層１８は、漏洩を低くするために比較的厚く、通常のトランジスタ形成と互換性がある方法で形成される。高ｋ誘電体層１８による高度な結合と、その比較的大きな厚さとが、消去時間と漏洩との双方を許容可能にする。

図７は、ＮＶＭセル４６の利点のいくつかを理解するのに役立つ消去時間比較を示す。これは３つのケースを比較しており、これらのケースにおいて、下部誘電体は厚さが５０オングストロームの酸化シリコンであり、窒化物層の厚さは１２５オングストローム、ゲートと基板と間の印加電圧は１２ボルトである。３つのケースとは、１００オングストロームの上部酸化シリコンのケースと、４０オングストロームの上部酸化シリコンのケースと、誘電率が１０であり、１００オングストロームの厚さを有する高ｋ材料の上部誘電体のケースである。酸化シリコンの誘電率は約４である。第１のケースにおいて、１００オングストロームの上部酸化シリコンは、ほとんど結合を生じないので、消去時間は非常に遅く、１秒よりもはるかに遅く、許容不可能である。上部誘電体が４０オングストロームの酸化シリコンである第２のケースは、１秒未満の消去時間を生じるが、閾値電圧は４ボルトから３ボルトに変化するだけである。４ボルトの閾値電圧を有するプログラム状態は、消去状態のそれよりも３３％高いだけである。プログラムと消去との間のこの小さな閾値差は、遅い検知、または信頼性に劣る検知、あるいはそれら双方の原因となる。本発明の実施態様による第３のケースは、全厚さが１００オングストロームで平均誘電率が１０の上部誘電体を有するので、１秒未満で約１ボルトの閾値電圧までの消去を有効に行うことができる。このケースにおいて、４ボルトのプログラム閾値電圧は、消去状態の閾値電圧の４倍（３倍より大）である。これは高速検知のためには非常に良好なマージンである。

他の技術によって同様な結果を達成することができる。例えば、ゲート誘電体２６の形成とは別の工程で界面層２４を形成することができる。界面層２６はシリコンオキシナイトライドである必要はなく、蓄積誘電体の不動態化を行う任意の層であってよい。不動態化の重要な側面には、上部誘電体によって漏洩を減らすことと、上部誘電体内の固定電荷を減らすこととが含まれる。この界面層を形成することは、高ｋ誘電体と蓄積誘電体との間のちょうど界面におけるだけでなく、上部誘電体全体を不動態化する効果を有する。また、ゲート誘電体２６それ自身を高ｋ誘電体とすることができる。そのような場合、ゲート誘電体層２６と高ｋ誘電体１８が同じ厚さとなるように、それらを同時に形成することが望ましいこともあり得る。

上記明細書において、本発明を特定の実施態様に関して説明した。しかしながら、特許請求の範囲に述べるように本発明の範囲から逸脱しなければ、種々の改変および変更を行うことができることは、当業者にとって明らかである。例えば、ゲート誘電体２６を、高ｋ誘電体１８とは種類および厚さまたはそのいずれかにおいて異なる高ｋ誘電体とすることができる。従って、明細書および図面は、制限的な意味というよりも説明的な意味において考えられるべきであって、すべてのそのような改変は、本発明の範囲内に含まれるものである。

上記において、利点、他の効果、および問題点に対する解決策を、特定の実施態様に関して説明した。これは、例えば、非常に薄い高ｋ界面層を含む上部誘電体に対して高ｋ誘電体を使用する利点を提供するとともに、下部誘電体としての酸化シリコン層の利点を保持する。しかしながら、前記の利点、問題点に対する解決策、および、何らかの利点または解決策を生じさせるか一層明確にするすべての要素は、いずれかのまたはすべての特許請求の範囲の、決定的であるか、必要であるか、または、本質的である特徴または要素と見なされるべきものではない。本書で使用されるように、用語「備える」、「備えた」、または、それらのすべての他の変形例は、非排他的包含を含むことが意図されているので、多くの要素からなるプロセス、方法、物品、または装置は、それらの要素を含むのみならず、そのようなプロセス、方法、物品、または装置の対して特別に記載されていないか固有ではない他の要素を含み得る。

本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の好ましい実施態様による半導体の、一連の処理工程における断面図。 本発明の利点を理解するのに役立つグラフ。

Claims (3)

1. 誘電体蓄積メモリセルであって、
   基板と、
   前記基板の上に位置し、第１の相対誘電率を有する第１誘電体層と、
   前記第１誘電体層の上に位置し、データ値を表す電荷を蓄積する電荷蓄積層と、
   前記電荷蓄積層の上に位置し、前記第１の相対誘電率よりも大きい第２の相対誘電率を有する第２誘電体層と、
   前記電荷蓄積層と前記第２誘電体層との間に介在し、１０オングストローム未満の厚さを有する界面層と、
   前記第２誘電体層の上に位置し、当該誘電体蓄積メモリセルの制御電極を形成するゲート電極と、
   前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え、
   前記第１誘電体と比べて第２誘電体の相対誘電率が大きいことによって、前記ゲート電極と、蓄積電荷を含む電荷蓄積層内の場所との間の容量結合が増大されるとともに、前記ゲート電極から前記電荷蓄積層への電荷の漏洩が低減される、誘電体蓄積メモリセル。
2. 誘電体蓄積メモリセルを形成する方法であって、
   基板を設ける工程と、
   前記基板の上に位置し、第１の相対誘電率を有する第１誘電体層を設ける工程と、
   前記第１誘電体層の上に位置し、データ値を表す電荷を蓄積する電荷蓄積層を設ける工程と、
   前記電荷蓄積層の上に位置し、前記第１の相対誘電率よりも大きい第２の相対誘電率を有する第２誘電体層を設ける工程と、
   前記第２誘電体層を、前記電荷蓄積層と前記第２誘電体層の間に位置し、１０オングストローム未満の厚さを有する界面層を形成する環境に露出させる工程と、
   当該誘電体蓄積メモリセルのゲート電極であって、前記第２誘電体層の上に位置するゲート電極を形成する工程と、
   前記基板内において前記ゲート電極の下の領域のすぐ近くに第１電流電極および第２電流電極を形成する工程とを備える方法。
3. 誘電体蓄積メモリセルであって、
   基板と、
   前記基板の上に位置し、第１の相対誘電率を有する第１誘電体層と、
   前記第１誘電体層の上に位置し、データ値を表す電荷を蓄積する電荷蓄積層と、
   前記電荷蓄積層の上に位置する第２誘電体層であって、前記第１の相対誘電率よりも大きい第２の相対誘電率を有して、第２誘電体層によって容量結合を制御することと、第２誘電体によって電荷の漏洩を低減することとの少なくとも一方を行なう、第２誘電体層と、
   前記第２誘電体層の上に位置し、該誘電体蓄積メモリセルの制御電極を形成するゲート電極と、
   前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備える誘電体蓄積メモリセル。

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