CN100372121C - 多阶存储单元 - Google Patents
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Abstract
一种多阶存储单元，包括基底、穿隧介电层、电荷陷入层、顶介电层、栅极以及源极/漏极区。其中，穿隧介电层、电荷陷入层以及顶介电层依序配置在基底与栅极之间，且顶介电层中划分有至少二区块，顶介电层在每一区块内的厚度皆不相同。而源极/漏极区则设置在栅极两侧的基板中。由于顶介电层在每一区块内的厚度皆不相同，因此当施加电压于存储单元时，每一区块所对应的栅极与基底之间的电场强度即不相同，而使每一区块所对应的电荷陷入层内所储存的电荷量并不相同。故能在单一存储单元储存多个位，而可提高存储单元的存储容量。
Description
技术领域
本发明是有关于一种半导体组件，且特别是有关于一种多阶存储单元。
背景技术
可电抹除且可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM)由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器组件。
这种可电抹除且可编程只读存储器以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当存储器进行编程(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成组件的漏电流，影响组件的可靠度。
因此，为了解决可电抹除可编程只读存储器组件漏电流的问题，目前现有的一种方法是采用一种具有氧化硅/氮化硅/氧化硅(ONO)复合层所构成的堆栈式(Stacked)栅极结构的可电除且可编程只读存储器，称为SONOS只读存储器，其是以一氮化硅层作为电荷陷入层以取代多晶硅浮置栅极。由于射入于氮化硅层的电子通常集中于局部的区域，所以对于穿隧氧化层的缺陷的敏感度较小，组件漏电流的现象便较不易发生。
图1是绘示现有的一种SONOS只读存储单元的剖面示意图。请参照图1，SONOS只读存储单元包括基底100、由氧化硅102/氮化硅104/氧化硅106(ONO)所构成的复合层114、栅极108、间隙壁110、通道(Channel)118以及源极/漏极区112。其中，由氧化硅102/氮化硅104/氧化硅106(ONO)所构成的复合层114依序配置在基底100上，且复合层114上配置有栅极108，而栅极108与复合层114则构成栅极结构116。此外，间隙壁110配置在栅极结构116的侧壁上，且栅极结构116两侧的基底100中形成有源极/漏极区112，而在氧化硅层102下方的基底100中的源极/漏极区112间的区域即为信道118。
上述存储单元的操作在需要储存数据资料时，利用Fowler-Nordheim穿隧效应。于栅极108上施加一电压，使栅极与基底之间产生一大电场，诱使基底中的电子由信道穿过穿隧介电层102，注入并陷于电荷陷入层104内，以提高此晶体管的阈值电压(threshold voltage)，达到储存数据资料的目的。
然而，现有SONOS只读存储器在单一存储单元中通常是能够储存一位的数据，但由于计算机的应用软件逐渐庞大，所需的存储器容量也就愈来愈大，因此现有的SONOS存储单元的结构与制造方法必须有所改变，以符合趋势所需。所以，在深次微米的制造工艺中，如何加大存储容量，是存储器组件的制造工艺所关心的问题。
发明内容
因此，本发明的目的就是提供一种多阶存储单元，可拥有较大的存储容量。
本发明提出一种多阶存储单元，其包括基底、穿隧介电层、电荷陷入层、顶介电层、栅极以及源极/漏极区。其中，穿隧介电层、电荷陷入层以及顶介电层依序配置在基底上，而其材料依序分别例如是氧化硅、氮化硅、氧化硅。其中，穿隧介电层的厚度例如是约为20埃～40埃，并能让电荷在Fowler-Nordheim穿隧效应中由基底中穿隧至电荷陷入层内。而电荷陷入层则用以捕捉电荷，使电荷储存在其中，其厚度例如是约为40埃～60埃。
此外，顶介电层中划分有至少二区块，且每一区块内的顶介电层的厚度皆不相同。当施加电压于栅极上时，不同的区块所对应的栅极与基底间的电场强度亦不同，进而使得陷入每一区块所对应的电荷陷入层内的电荷量亦不相同，因而可达到单一存储单元多位储存的目的。
另外，穿隧介电层、电荷陷入层以及顶介电层与栅极构成栅极结构，且栅极结构的侧壁上还配置有间隙壁，且间隙壁的材料为一绝缘材料，其例如是氧化硅。而源极/漏极区则形成在栅极结构两侧的基底中。
由于本发明的多阶存储单元将顶介电层划分为至少两个区块，并使每个区块所对应的电荷陷入层中储存的电荷量皆不相同，因此能在单一存储单元中提供多组不同的阈值电压值，使得单一存储单元中具有多位的储存功能，提高存储单元的存储容量。
附图说明
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下：
图1是绘示现有的一种SONOS只读存储单元的剖面示意图。
图2A至图2F是绘示本发明一优选实施例的一种多阶存储单元的制造流程示意图。
图3示绘示本发明的另一优选实施例的一种多阶存储单元的剖面示意图。
简单符号说明
100、200：基底
102、106：氧化硅层
104：氮化硅层
108、208a：栅极
110、210：间隙壁
112、212：源极/漏极区
114：ONO复合层
116、216：栅极结构
118：通道
202、202a：穿隧介电层
204、204a：电荷陷入层
206、206a：顶介电层
208：掺杂多晶硅层
214：浅掺杂区
218：浓掺杂区
A、B、C：部分的顶介电层
具体实施方式
图2A至图2F是绘示本发明一优选实施例的一种多阶存储单元的制造流程示意图。请参照图2A，多阶存储单元的制造方法首先提供基底200，且基底200例如是一P型半导体基底。再于基底200上形成穿隧介电层202，且其例如是以化学气相沉积工艺(Chemical Vapor Deposition，CVD)在基底200上形成一层厚度例如是20埃～40埃的穿隧介电层202。而其材料例如是氧化硅，因此穿隧介电层202也可以称为底氧化层202。接着在穿隧介电层202上形成一层电荷陷入层204，且其例如是利用化学气相沉积制造工艺，在穿隧介电层202上形成一层厚度例如是40埃～60埃的电荷陷入层204。而其材料例如是氮化硅，或是具有使电荷陷于其中的特性的材料。
请参照图2B，在电荷陷入层204上形成一层顶介电层206，其形成方法例如是化学气相沉积法，而其材料例如是氧化硅，因此顶介电层206也可以称为顶氧化层206。之后将顶介电层206划分为多个区块，例如是两个区块，如标号A与标号B所示。再进行例如是回蚀工艺或是重复多次的化学气相沉积工艺，使得顶介电层206在区块A与区块B内形成不同的厚度。
请参照图2C，在顶介电层206上形成一层掺杂多晶硅层208，其形成方法例如是先利用化学气相沉积法在顶介电层206上沉积一层多晶硅层(未绘示)，再利用离子注入法将杂质掺入多晶硅层中。或是以临场注入法，于沉积多晶硅层的同时掺入杂质。而其掺入的杂质可依实际制造工艺所需而选择P型杂质或是N型杂质。
之后请参照图2D，进行光刻及腐蚀工艺，以定义出栅极结构216，且栅极结构216中包括图案化的穿隧介电层202a、电荷陷入层204a、顶介电层206a以及栅极208a。其中，顶介电层206a包括有A、B两区块，且A、B两区块内的顶介电层206a厚度不同。也就是说，顶介电层206a有二部分具有不同的厚度。
请参照图2E，完成栅极结构216后，接着以栅极结构216为掩模，进行例如是离子注入法，将浓度较轻的杂质掺入基底200中，以形成轻掺杂区214。之后再于栅极结构216的侧壁上形成间隙壁210，其材料例如是氧化硅。而其形成方法例如是先以化学气相沉积法在基底200上形成一层共形的氧化硅(未绘示)，并覆盖栅极结构216，再以各向异性蚀刻法回蚀此共形的氧化硅层，以形成间隙壁210。
请参照图2F，以间隙壁210为掩模进行一掺杂制造工艺，在基底中掺入浓度较浓的杂质以形成浓掺杂区218，即完成一多阶存储单元。且浓掺杂区218与轻掺杂区214构成源极/漏极区212，而此掺杂制造工艺例如是离子注入法。
图2F是绘示本发明的一优选实施例的一种多阶存储单元。请继续参照图2F，多阶存储单元包括基底200、穿隧介电层202a、电荷陷入层204a、顶介电层206a、栅极208a、间隙壁210以及源极/漏极区212。其中，穿隧介电层202a、电荷陷入层204a以及顶介电层206a依序配置在基底200上，而其材料分别例如是氧化硅、氮化硅、氧化硅。其中，穿隧介电层202a的厚度例如是20埃～40埃，并能让电荷在Fowler-Nordheim穿隧效应中由基底200中穿隧至电荷陷入层204a内。而电荷陷入层204a则用以捕捉电荷，使电荷储存于其中，其厚度例如是40埃～60埃。
此外，穿隧介电层202a、电荷陷入层204a以及顶介电层206a与栅极208a构成栅极结构216，且栅极结构216的侧壁上配置有间隙壁210，其材料为一绝缘材料，且例如是氧化硅。而源极/漏极区212则形成在栅极结构216两侧的基底200中。
特别的是，在顶介电层206a中划分有区块A与区块B。由于区块A与区块B内的顶介电层206a的厚度不同，因此栅极208a与基底200间的电场强度亦不同，进而使得区块A与区块B所对应的电荷陷入层204a内的电场强度亦会随其顶介电层206a的厚度不同而有所不同。当存储单元运作时，基底200中的电荷会因Fowler-Nordheim效应经由穿隧介电层202a而注入电荷陷入层204a内，并停留于此层内。而且，注入电荷陷入层204a内的电荷量与其中的电场强度有关。也就是说，在程序化存储单元的过程中，厚度较薄的顶介电层206a所对应的栅极208a与基底200之间的电场强度较大，亦即会有较多的电荷穿过穿隧介电层202a而陷入电荷陷入层204a中。反之，厚度较厚的顶介电层206a所对应的栅极208a与基底200之间的电场强度较小，亦即会有较少的电荷穿过穿隧介电层202a而陷入电荷陷入层204a中，进而使得陷入每一区块所对应的电荷陷入层内的电荷量皆不相同，因而可达到单一存储单元多位储存的目的。
在本实施例中，由于B区块与A区块所对应的电荷陷入层中的电荷量不同，因此能够分别以两个不同的阈值电压(threshold voltage)值作为单一存储单元。
值得注意的是，本发明的多阶存储单元中的顶介电层可划分为多个区块，虽然上述实施例以两个区块为例做说明，但本发明并未限定顶介电层中所划分的区块数量，而可以化分成两个以上的区块，并使各区块所对应的顶氧化层厚度并不相同。
图3绘示本发明另一优选实施例的一种多阶存储单元的剖面示意图，请参照图3，图中标号与上述实施例的标号相同的组件，其形成方法与材料皆与上述实施例相同，此处不再赘述。而此实施例将顶介电层206a划分为三个区块，分别标示为A、B、C，且A区块、B区块及C区块内的顶介电层206a的厚度均不相同。当施加电压于栅极上时，A区块、B区块以及C区块所对应栅极与基底之间的电场强度皆不同，进而使得陷入每一区块所对应的电荷陷入层内的电荷量亦不相同，所以本实施例的多阶存储单元可分别利用三个不同的阈值电压值作动此多阶存储单元。也就是说，本实施例的多阶存储单元在单一存储单元中具有多位的储存能力。
由于本发明的多阶存储单元将顶介电层划分为至少两个区块，并可使每个区块所对应的电荷陷入层中储存的电荷量皆不相同，因此能以多组不同的阈值电压值作动单一存储单元，所以此单一存储单元中具有多位的储存能力，可提高存储单元的存储容量。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (15)
1.一种多阶存储单元，包括：
一基底；
一栅极，设置于该基底上；
一源极区与一漏极区，分别设置于该栅极两侧的该基底中；以及
一底氧化硅/氮化硅/顶氧化硅层，设置于该栅极与该基底之间，该顶氧化硅层从该源极区至该漏极区划分为一第一区块与一第二区块，该第一区块的该顶氧化硅层厚度与该第二区块的该顶氧化硅层厚度不同。
2.如权利要求1所述的多阶存储单元，还包括一间隙壁，设置于该栅极的侧壁。
3.如权利要求2所述的多阶存储单元，还包括一轻掺杂区，设置于该间隙壁下方的该基底中。
4.如权利要求2所述的多阶存储单元，其中该间隙壁的材料包括氧化硅。
5.如权利要求1所述的多阶存储单元，其中该底氧化硅层的厚度为20埃～40埃。
6.如权利要求1所述的多阶存储单元，其中该氮化硅层的厚度为40埃～60埃。
7.一种多阶存储单元，包括：
一基底；
一栅极，设置于该基底上；
一源极区与一漏极区，分别设置于该栅极两侧的该基底中；
一穿隧介电层，设置于该栅极与该基底之间；
一电荷陷入层，设置于该穿隧介电层与该栅极之间；以及
一顶介电层，设置于该电荷陷入层与该栅极之间，该顶介电层划分为多个区块，且各该区块的该顶介电层的厚度不同。
8.如权利要求7所述的多阶存储单元，其中该电荷陷入层的材料包括氮化硅。
9.如权利要求7所述的多阶存储单元，还包括一间隙壁，设置于该栅极的侧壁。
10.如权利要求9所述的多阶存储单元，还包括一轻掺杂区，位于该间隙壁下方的该基底中。
11.如权利要求9所述的多阶存储单元，其中该间隙壁的材料包括氧化硅。
12.如权利要求7所述的多阶存储单元，其中该穿隧介电层的厚度包括20埃～40埃。
13.如权利要求7所述的多阶存储单元，其中该电荷陷入层的厚度包括40埃～60埃。
14.如权利要求7所述的多阶存储单元，其中该穿隧介电层的材料包括氧化硅。
15.如权利要求7所述的多阶存储单元，其中该顶介电层的材料包括氧化硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080227 Termination date: 20100329 |