JPH05145078A - 半導体不揮発性記憶素子とその製造方法 - Google Patents
半導体不揮発性記憶素子とその製造方法Info
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- JPH05145078A JPH05145078A JP30777691A JP30777691A JPH05145078A JP H05145078 A JPH05145078 A JP H05145078A JP 30777691 A JP30777691 A JP 30777691A JP 30777691 A JP30777691 A JP 30777691A JP H05145078 A JPH05145078 A JP H05145078A
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Abstract
(57)【要約】
【目的】 トップ酸化膜の形成プロセスを低温化し、ま
た、窒化膜とトップ酸化膜との界面に発生するトラップ
密度を増加させ良好な半導体不揮発性記憶素子とその製
造方法を提供する。 【構成】 この素子は、ドレイン１０５とソース１０３
の間ののチャネル領域上に、トンネル酸化膜１４０，窒
化膜１３０，トップ酸化膜１２０が設けられたＭＯＮＯ
Ｓ構造の素子である。窒化膜１３０とトップ酸化膜１２
０の間には遷移層２００が設けられ、この点に特徴を有
している。比較的低温のプロセスで製造されているた
め、チャネル領域などは良好なプロファイルが保たれて
いる。遷移層２００は、トラップ密度が大きなＳｉ過剰
の窒化膜で構成され、トップ酸化膜１２０との界面近傍
ではＳｉＯＮとなっている。
た、窒化膜とトップ酸化膜との界面に発生するトラップ
密度を増加させ良好な半導体不揮発性記憶素子とその製
造方法を提供する。 【構成】 この素子は、ドレイン１０５とソース１０３
の間ののチャネル領域上に、トンネル酸化膜１４０，窒
化膜１３０，トップ酸化膜１２０が設けられたＭＯＮＯ
Ｓ構造の素子である。窒化膜１３０とトップ酸化膜１２
０の間には遷移層２００が設けられ、この点に特徴を有
している。比較的低温のプロセスで製造されているた
め、チャネル領域などは良好なプロファイルが保たれて
いる。遷移層２００は、トラップ密度が大きなＳｉ過剰
の窒化膜で構成され、トップ酸化膜１２０との界面近傍
ではＳｉＯＮとなっている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＮＯＳ構造を有す
る半導体不揮発性記憶素子とその製造方法に関する。
る半導体不揮発性記憶素子とその製造方法に関する。
【０００２】
【従来の技術】ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxid
e-Semiconductor ）型の半導体不揮発性記憶素子は、図
４のような構造を有し、ドレイン１０５とソース１０３
の間ののチャネル領域上に、トンネル酸化膜１４０，窒
化膜１３０，トップ酸化膜１２０が設けられたＭＯＮＯ
Ｓ構造の素子である。この素子の記憶原理はつぎのよう
になっている。窒化膜１３０とトップ酸化膜１２０との
界面に多くの電荷捕獲中心（トラップ）が存在し、ゲー
ト電極１１０に与えられた所定のバイアス電圧でこのト
ラップに電荷を注入する。この注入された電荷により素
子のスレショールド電圧ＶTHが変化し、これによってメ
モリ機能を実現している。この素子の製造工程におい
て、トップ酸化膜１２０の形成は、窒化膜１３０を９０
０℃〜１０００℃程度の酸化雰囲気で酸化して行われて
いるのが一般的である。
e-Semiconductor ）型の半導体不揮発性記憶素子は、図
４のような構造を有し、ドレイン１０５とソース１０３
の間ののチャネル領域上に、トンネル酸化膜１４０，窒
化膜１３０，トップ酸化膜１２０が設けられたＭＯＮＯ
Ｓ構造の素子である。この素子の記憶原理はつぎのよう
になっている。窒化膜１３０とトップ酸化膜１２０との
界面に多くの電荷捕獲中心（トラップ）が存在し、ゲー
ト電極１１０に与えられた所定のバイアス電圧でこのト
ラップに電荷を注入する。この注入された電荷により素
子のスレショールド電圧ＶTHが変化し、これによってメ
モリ機能を実現している。この素子の製造工程におい
て、トップ酸化膜１２０の形成は、窒化膜１３０を９０
０℃〜１０００℃程度の酸化雰囲気で酸化して行われて
いるのが一般的である。
【０００３】
【発明が解決しようとする課題】近年の高集積化にとも
ない、素子構造が微細化している。そのため、チャネル
などの不純物プロファイルを所定の状態に保つ必要があ
り、プロセスの低温化が望まれている。前述の素子の製
造工程において、トップ酸化膜１２０の形成の際、９０
０℃〜１０００℃程度の温度にさらされ、このとき不純
物プロファイルが変わってしまうことがある。そのた
め、このプロセスを低温にすることが望まれている。
ない、素子構造が微細化している。そのため、チャネル
などの不純物プロファイルを所定の状態に保つ必要があ
り、プロセスの低温化が望まれている。前述の素子の製
造工程において、トップ酸化膜１２０の形成の際、９０
０℃〜１０００℃程度の温度にさらされ、このとき不純
物プロファイルが変わってしまうことがある。そのた
め、このプロセスを低温にすることが望まれている。
【０００４】本発明は、前述の問題に鑑み、トップ酸化
膜の形成プロセスを低温化し、また、窒化膜とトップ酸
化膜との界面に発生するトラップ密度を増加させ良好な
半導体不揮発性記憶素子とその製造方法を提供すること
をその目的とする。
膜の形成プロセスを低温化し、また、窒化膜とトップ酸
化膜との界面に発生するトラップ密度を増加させ良好な
半導体不揮発性記憶素子とその製造方法を提供すること
をその目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体不揮発性記憶素子は、基板のチャネ
ル領域とゲート電極との間にトンネル酸化膜，窒化膜，
トップ酸化膜を有するＭＯＮＯＳ構造の半導体不揮発性
記憶素子であって、窒化膜のトップ酸化膜との界面近傍
に化学量論的に窒化膜よりもＳｉが豊富な部分を持つ遷
移層を備えたことを特徴とする。
に、本発明の半導体不揮発性記憶素子は、基板のチャネ
ル領域とゲート電極との間にトンネル酸化膜，窒化膜，
トップ酸化膜を有するＭＯＮＯＳ構造の半導体不揮発性
記憶素子であって、窒化膜のトップ酸化膜との界面近傍
に化学量論的に窒化膜よりもＳｉが豊富な部分を持つ遷
移層を備えたことを特徴とする。
【０００６】また、本発明の半導体不揮発性記憶素子の
製造方法は、基板のチャネル領域とゲート電極との間に
トンネル酸化膜，窒化膜，トップ酸化膜を有するＭＯＮ
ＯＳ構造の半導体不揮発性記憶素子の製造方法であっ
て、Ｓｉを含む第１の原料（例えば、ジクロルシランＳ
ｉＨ2 Ｃｌ2 ）及びＮを含む第２の原料（例えば、アン
モニアＮＨ3 ）を反応させて窒化膜を形成する第１の工
程と、Ｏを含む第３の原料（例えば、亜酸化窒素Ｎ
2 Ｏ）とＳｉを含む第４の原料（例えば、シランＳｉＨ
4 ）とを反応させてトップ酸化膜を形成する第２の工程
とを有することを特徴とする。
製造方法は、基板のチャネル領域とゲート電極との間に
トンネル酸化膜，窒化膜，トップ酸化膜を有するＭＯＮ
ＯＳ構造の半導体不揮発性記憶素子の製造方法であっ
て、Ｓｉを含む第１の原料（例えば、ジクロルシランＳ
ｉＨ2 Ｃｌ2 ）及びＮを含む第２の原料（例えば、アン
モニアＮＨ3 ）を反応させて窒化膜を形成する第１の工
程と、Ｏを含む第３の原料（例えば、亜酸化窒素Ｎ
2 Ｏ）とＳｉを含む第４の原料（例えば、シランＳｉＨ
4 ）とを反応させてトップ酸化膜を形成する第２の工程
とを有することを特徴とする。
【０００７】さらに、第１の工程の終了時に第２の原料
の供給を停止し、残留した第２の原料の消費後第１の原
料の供給を停止して第１の工程を終了させ、第２の工程
の開始時に第３の原料を供給し、所定の時間後第４の原
料を供給して第２の工程を開始することを特徴としても
よい。
の供給を停止し、残留した第２の原料の消費後第１の原
料の供給を停止して第１の工程を終了させ、第２の工程
の開始時に第３の原料を供給し、所定の時間後第４の原
料を供給して第２の工程を開始することを特徴としても
よい。
【０００８】
【作用】本発明の半導体不揮発性記憶素子では、窒化膜
のトップ酸化膜との界面近傍に化学量論的にＳｉが豊富
な遷移層がある。この遷移層では過剰なＳｉに起因する
トラップが多く存在し、トラップ密度が大きい。そのた
め、メモリウィンドウ幅が大きくなる。
のトップ酸化膜との界面近傍に化学量論的にＳｉが豊富
な遷移層がある。この遷移層では過剰なＳｉに起因する
トラップが多く存在し、トラップ密度が大きい。そのた
め、メモリウィンドウ幅が大きくなる。
【０００９】本発明の半導体不揮発性記憶素子の製造方
法では、第１の工程及び第２の工程において２種の原料
を反応させて窒化膜及びトップ酸化膜を形成している。
そのため、それらの原料を適当に選ぶことで比較的低温
でそれらの工程を行うことが可能である。
法では、第１の工程及び第２の工程において２種の原料
を反応させて窒化膜及びトップ酸化膜を形成している。
そのため、それらの原料を適当に選ぶことで比較的低温
でそれらの工程を行うことが可能である。
【００１０】そして、第１の工程及び第２の工程の間を
前述のように原料の供給を制御するようにした場合、第
１の工程の終了時に残留した第２の原料と供給されてい
る第１の原料とが反応してＳｉ過剰の窒化膜が形成され
る。第２の原料が消費された後、第１の原料が反応して
非常に薄いＳｉ膜が形成される場合がある。この薄いＳ
ｉ膜は、第２の工程の開始時に第３の原料に含まれた酸
素により酸化されて酸化膜になる。この酸化膜と、第３
の原料及び第４の原料とにより形成される酸化膜とでト
ップ酸化膜になり、ＭＯＮＯＳ構造が形成される。Ｓｉ
過剰の窒化膜は、トラップ密度が大きく、前述の遷移層
を構成する。このようにして、化学量論的にＳｉが豊富
な部分を持つ遷移層を備えた半導体不揮発性記憶素子が
製造される。
前述のように原料の供給を制御するようにした場合、第
１の工程の終了時に残留した第２の原料と供給されてい
る第１の原料とが反応してＳｉ過剰の窒化膜が形成され
る。第２の原料が消費された後、第１の原料が反応して
非常に薄いＳｉ膜が形成される場合がある。この薄いＳ
ｉ膜は、第２の工程の開始時に第３の原料に含まれた酸
素により酸化されて酸化膜になる。この酸化膜と、第３
の原料及び第４の原料とにより形成される酸化膜とでト
ップ酸化膜になり、ＭＯＮＯＳ構造が形成される。Ｓｉ
過剰の窒化膜は、トラップ密度が大きく、前述の遷移層
を構成する。このようにして、化学量論的にＳｉが豊富
な部分を持つ遷移層を備えた半導体不揮発性記憶素子が
製造される。
【００１１】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【００１２】図１は、本発明の半導体不揮発性記憶素子
の一実施例の構造を示したものである。この素子は、従
来例と同様、ドレイン１０５とソース１０３の間ののチ
ャネル領域上に、トンネル酸化膜１４０，窒化膜１３
０，トップ酸化膜１２０が設けられたＭＯＮＯＳ構造の
素子である。ただし、窒化膜１３０とトップ酸化膜１２
０の間には遷移層２００が設けられ、この点に特徴を有
している。また、比較的低温のプロセスで製造されてい
るため、チャネル領域などは良好な不純物プロファイル
が保たれている。
の一実施例の構造を示したものである。この素子は、従
来例と同様、ドレイン１０５とソース１０３の間ののチ
ャネル領域上に、トンネル酸化膜１４０，窒化膜１３
０，トップ酸化膜１２０が設けられたＭＯＮＯＳ構造の
素子である。ただし、窒化膜１３０とトップ酸化膜１２
０の間には遷移層２００が設けられ、この点に特徴を有
している。また、比較的低温のプロセスで製造されてい
るため、チャネル領域などは良好な不純物プロファイル
が保たれている。
【００１３】遷移層２００は、上部になるにつれてトラ
ップ密度が大きなＳｉ過剰の窒化膜で構成され、トップ
酸化膜１２０との界面近傍ではＳｉＯＮとなっている。
この素子のバンドダイアグラムは、図２のように示され
る（ただし、遷移層２００のトラップは省略されてい
る。）。トラップ密度が大きな遷移層２００により保持
される電荷密度が大きくなるため、図５のヒステリシス
特性からわかるようにこの素子ではメモリウィンドウ幅
が大きい即ちスレショルドレベルの変化が大きくなって
いる。そのため、読み出し時の応答がよくなり、より高
速の動作をさせることが可能になる。
ップ密度が大きなＳｉ過剰の窒化膜で構成され、トップ
酸化膜１２０との界面近傍ではＳｉＯＮとなっている。
この素子のバンドダイアグラムは、図２のように示され
る（ただし、遷移層２００のトラップは省略されてい
る。）。トラップ密度が大きな遷移層２００により保持
される電荷密度が大きくなるため、図５のヒステリシス
特性からわかるようにこの素子ではメモリウィンドウ幅
が大きい即ちスレショルドレベルの変化が大きくなって
いる。そのため、読み出し時の応答がよくなり、より高
速の動作をさせることが可能になる。
【００１４】つぎに、この半導体不揮発性記憶素子の製
造工程の特徴的な部分について図３を用いて説明する。
造工程の特徴的な部分について図３を用いて説明する。
【００１５】まず、スレショールド電圧ＶTHをコントロ
ールするための不純物として III族イオン（Ｂ+ ）を注
入したＳｉ基板１０１を作成し、その表面に酸化膜Ｓｉ
Ｏ2 （トンネル酸化膜１４０）を８００℃〜９００℃で
約２０オングストローム形成する（図３（ａ））。そし
て、窒化膜１３０（Ｓｉ3 Ｎ4 ）を５０〜１５０オング
ストローム形成する（図３（ｂ））。この工程は、ジク
ロルシランＳｉＨ2Ｃｌ2 及びアンモニアＮＨ3 を用い
た減圧ＣＶＤで行われ、流量比「ＳｉＨ2 Ｃｌ2 ／ＮＨ
3 〜１／１０」，温度６５０℃〜７５０℃である。つぎ
に、アンモニアＮＨ3 の供給を停止し、遷移層２００を
形成させる（図３（ｃ））。残留したアンモニアＮＨ3
と供給の続くジクロルシランＳｉＨ2 Ｃｌ2が反応する
ことで窒化物が生成し、これが遷移層２００を構成す
る。このとき、ジクロルシランＳｉＨ2 Ｃｌ2 が過剰で
あるため、生成した窒化物は、上部になるにつれて化学
量論的にＳｉ3 Ｎ4 よりもＳｉが豊富（Ｓｉ過剰）にな
っている。残留したアンモニアＮＨ3 が消費された後
は、Ｓｉが形成される。
ールするための不純物として III族イオン（Ｂ+ ）を注
入したＳｉ基板１０１を作成し、その表面に酸化膜Ｓｉ
Ｏ2 （トンネル酸化膜１４０）を８００℃〜９００℃で
約２０オングストローム形成する（図３（ａ））。そし
て、窒化膜１３０（Ｓｉ3 Ｎ4 ）を５０〜１５０オング
ストローム形成する（図３（ｂ））。この工程は、ジク
ロルシランＳｉＨ2Ｃｌ2 及びアンモニアＮＨ3 を用い
た減圧ＣＶＤで行われ、流量比「ＳｉＨ2 Ｃｌ2 ／ＮＨ
3 〜１／１０」，温度６５０℃〜７５０℃である。つぎ
に、アンモニアＮＨ3 の供給を停止し、遷移層２００を
形成させる（図３（ｃ））。残留したアンモニアＮＨ3
と供給の続くジクロルシランＳｉＨ2 Ｃｌ2が反応する
ことで窒化物が生成し、これが遷移層２００を構成す
る。このとき、ジクロルシランＳｉＨ2 Ｃｌ2 が過剰で
あるため、生成した窒化物は、上部になるにつれて化学
量論的にＳｉ3 Ｎ4 よりもＳｉが豊富（Ｓｉ過剰）にな
っている。残留したアンモニアＮＨ3 が消費された後
は、Ｓｉが形成される。
【００１６】アンモニアＮＨ3 の供給を停止してから３
０〜６０秒後、ジクロルシランＳｉＨ2 Ｃｌ2 の供給を
停止し、温度を８００℃〜８５０℃程度に上昇させる。
つぎに、亜酸化窒素Ｎ2 Ｏを導入し、遷移層２００上に
形成された薄いＳｉを酸化して酸化膜ＳｉＯ2 にする。
これにより遷移層２００の上層界面付近はＳｉＯＮとな
っている。その後、亜酸化窒素Ｎ2 Ｏの流量を調節し、
シランＳｉＨ4 を導入する。シランＳｉＨ4 と亜酸化窒
素Ｎ2 ＯとをＣＶＤにて反応させて酸化膜ＳｉＯ2 を形
成する。この酸化膜ＳｉＯ2 は、前述の酸化膜ＳｉＯ2
とともにトップ酸化膜１２０を構成する（図３
（ｄ））。このときの反応条件は、流量比「ＳｉＨ4 ／
Ｎ2 Ｏ〜１／４５」，温度８００℃〜８５０℃である。
０〜６０秒後、ジクロルシランＳｉＨ2 Ｃｌ2 の供給を
停止し、温度を８００℃〜８５０℃程度に上昇させる。
つぎに、亜酸化窒素Ｎ2 Ｏを導入し、遷移層２００上に
形成された薄いＳｉを酸化して酸化膜ＳｉＯ2 にする。
これにより遷移層２００の上層界面付近はＳｉＯＮとな
っている。その後、亜酸化窒素Ｎ2 Ｏの流量を調節し、
シランＳｉＨ4 を導入する。シランＳｉＨ4 と亜酸化窒
素Ｎ2 ＯとをＣＶＤにて反応させて酸化膜ＳｉＯ2 を形
成する。この酸化膜ＳｉＯ2 は、前述の酸化膜ＳｉＯ2
とともにトップ酸化膜１２０を構成する（図３
（ｄ））。このときの反応条件は、流量比「ＳｉＨ4 ／
Ｎ2 Ｏ〜１／４５」，温度８００℃〜８５０℃である。
【００１７】トップ酸化膜１２０を３０〜６０オングス
トローム形成した後は、従来の工程と同じである。ゲー
ト電極１１０を形成し、そして、不純物を拡散させてド
レイン領域１０５，ソース領域１０３を設ける（図３
（ｅ））。
トローム形成した後は、従来の工程と同じである。ゲー
ト電極１１０を形成し、そして、不純物を拡散させてド
レイン領域１０５，ソース領域１０３を設ける（図３
（ｅ））。
【００１８】この製造工程では、２種のガスを反応させ
るＣＶＤ法で窒化膜１３０を形成することにより、全工
程が９００℃以下（トンネル酸化膜１４０の形成工程を
除くと８５０℃以下）でなされており、前述の従来例と
比較して低い温度になっている。そのため、スレショー
ルド電圧ＶTHのコントロール用にＳｉ基板１０１に注入
されたの不純物プロファイルへの悪影響が抑えられ、素
子の特性が良好に保たれる。その結果、素子構造を微細
化し得るようになる。
るＣＶＤ法で窒化膜１３０を形成することにより、全工
程が９００℃以下（トンネル酸化膜１４０の形成工程を
除くと８５０℃以下）でなされており、前述の従来例と
比較して低い温度になっている。そのため、スレショー
ルド電圧ＶTHのコントロール用にＳｉ基板１０１に注入
されたの不純物プロファイルへの悪影響が抑えられ、素
子の特性が良好に保たれる。その結果、素子構造を微細
化し得るようになる。
【００１９】また、遷移層２００を形成する工程は、そ
のプロセスを工夫することで特別な装置，プロセス条件
を必要とせず、窒化膜１３０及びトップ酸化膜１２０を
形成する工程と同じ装置を用い、その装置で連続してな
されている。そのため、窒化膜１３０，トップ酸化膜１
２０などの界面が清浄に保たれ、素子の性能を良好に保
て得る。また、高い温度条件をも必要としないため、効
率的に製造できるようになっている。
のプロセスを工夫することで特別な装置，プロセス条件
を必要とせず、窒化膜１３０及びトップ酸化膜１２０を
形成する工程と同じ装置を用い、その装置で連続してな
されている。そのため、窒化膜１３０，トップ酸化膜１
２０などの界面が清浄に保たれ、素子の性能を良好に保
て得る。また、高い温度条件をも必要としないため、効
率的に製造できるようになっている。
【００２０】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２１】例えば、窒化膜からトップ酸化膜までの工
程で、原料ガスをアンモニアＮＨ3 とジクロルシランＳ
ｉＨ2 Ｃｌ2 ，シランＳｉＨ4 と亜酸化窒素Ｎ2 Ｏなど
の組み合わせとしたが、窒化膜の形成には、Ｓｉを含む
ガスとＮを含むガスの組み合わせで変えることができ
る。また、トップ酸化膜についてもＯを含むガスとＳｉ
を含むガスの組み合わせで変えることができる。窒化膜
の形成には、ＳｉＣｌ4 −ＣＯ2 −Ｈ2 系，ＳｉＢｒ4
−ＮＯ−Ｈ2系，ＳｉＣｌ4 −ＣＯ2 −Ｈ2 系，ＳｉＨ
2 −Ｏ2 系などの組み合わせがあり、トップ酸化膜の形
成には、ＳｉＣｌ4 −ＮＨ3 系，ＳｉＨ4 −ＮＨ3 系，
ＳｉＨ4 −Ｎ2 系などの組み合わせがある。
程で、原料ガスをアンモニアＮＨ3 とジクロルシランＳ
ｉＨ2 Ｃｌ2 ，シランＳｉＨ4 と亜酸化窒素Ｎ2 Ｏなど
の組み合わせとしたが、窒化膜の形成には、Ｓｉを含む
ガスとＮを含むガスの組み合わせで変えることができ
る。また、トップ酸化膜についてもＯを含むガスとＳｉ
を含むガスの組み合わせで変えることができる。窒化膜
の形成には、ＳｉＣｌ4 −ＣＯ2 −Ｈ2 系，ＳｉＢｒ4
−ＮＯ−Ｈ2系，ＳｉＣｌ4 −ＣＯ2 −Ｈ2 系，ＳｉＨ
2 −Ｏ2 系などの組み合わせがあり、トップ酸化膜の形
成には、ＳｉＣｌ4 −ＮＨ3 系，ＳｉＨ4 −ＮＨ3 系，
ＳｉＨ4 −Ｎ2 系などの組み合わせがある。
【００２２】
【発明の効果】以上の通り本発明の半導体不揮発性記憶
素子によれば、トラップ密度が大きい遷移層を有するの
で、メモリウィンドウ幅が大きくなる（図５）。そのた
め、スレショルドレベルの変化が大きく、高感度で高速
の動作をさせることができる。
素子によれば、トラップ密度が大きい遷移層を有するの
で、メモリウィンドウ幅が大きくなる（図５）。そのた
め、スレショルドレベルの変化が大きく、高感度で高速
の動作をさせることができる。
【００２３】また、半導体不揮発性記憶素子の製造方法
によれば、第１及び第２の工程において、比較低温で窒
化膜及び酸化膜を形成し得るので、素子を形成する不純
物プロファイルに悪影響を与えることが少なくできる。
また、前述のように物質の供給を制御するようにするこ
とで、窒化膜のトップ酸化膜との界面近傍に化学量論的
にＳｉが豊富な遷移層を形成することができ、より良好
な性能をもつ半導体不揮発性記憶素子を製造することが
できる。
によれば、第１及び第２の工程において、比較低温で窒
化膜及び酸化膜を形成し得るので、素子を形成する不純
物プロファイルに悪影響を与えることが少なくできる。
また、前述のように物質の供給を制御するようにするこ
とで、窒化膜のトップ酸化膜との界面近傍に化学量論的
にＳｉが豊富な遷移層を形成することができ、より良好
な性能をもつ半導体不揮発性記憶素子を製造することが
できる。
【図１】本発明の半導体不揮発性記憶素子の構造図。
【図２】本発明の半導体不揮発性記憶素子のバンドダイ
アグラム。
アグラム。
【図３】本発明の半導体不揮発性記憶素子の特徴的な部
分の製造工程図。
分の製造工程図。
【図４】従来のＭＯＮＯＳ型の半導体不揮発性記憶素子
の構造図。
の構造図。
【図５】メモリウィンドウ幅の大きさの差を示したヒス
テリシス特性曲線。
テリシス特性曲線。
１０１…Ｓｉ基板，１１０…ゲート電極，１２０…トッ
プ酸化膜，１３０…窒 化膜，１４０…トンネル酸化膜，２００…遷移層
プ酸化膜，１３０…窒 化膜，１４０…トンネル酸化膜，２００…遷移層
Claims (3)
- 【請求項１】 基板のチャネル領域とゲート電極との間
にトンネル酸化膜，窒化膜，トップ酸化膜を有するＭＯ
ＮＯＳ構造の半導体不揮発性記憶素子であって、 前記窒化膜の前記トップ酸化膜との界面近傍に化学量論
的に前記窒化膜よりもＳｉが豊富な部分を持つ遷移層を
備えたことを特徴とする半導体不揮発性記憶素子。 - 【請求項２】 基板のチャネル領域とゲート電極との間
にトンネル酸化膜，窒化膜，トップ酸化膜を有するＭＯ
ＮＯＳ構造の半導体不揮発性記憶素子の製造方法であっ
て、 Ｓｉを含む第１の原料及びＮを含む第２の原料を反応さ
せて前記窒化膜を形成する第１の工程と、 Ｏを含む第３の原料とＳｉを含む第４の原料とを反応さ
せて前記トップ酸化膜を形成する第２の工程とを有する
ことを特徴とする半導体不揮発性記憶素子の製造方法。 - 【請求項３】 前記第１の工程の終了時に前記第２の原
料の供給を停止し、残留した前記第２の原料の消費後前
記第１の原料の供給を停止して前記第１の工程を終了さ
せ、 前記第２の工程の開始時に前記第３の原料を供給し、所
定の時間後前記第４の原料を供給して前記第２の工程を
開始することを特徴とする請求項２記載の半導体不揮発
性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30777691A JPH05145078A (ja) | 1991-11-22 | 1991-11-22 | 半導体不揮発性記憶素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30777691A JPH05145078A (ja) | 1991-11-22 | 1991-11-22 | 半導体不揮発性記憶素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145078A true JPH05145078A (ja) | 1993-06-11 |
Family
ID=17973133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30777691A Pending JPH05145078A (ja) | 1991-11-22 | 1991-11-22 | 半導体不揮発性記憶素子とその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH05145078A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261175A (ja) * | 2000-12-28 | 2002-09-13 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004040064A (ja) * | 2002-07-01 | 2004-02-05 | Yutaka Hayashi | 不揮発性メモリとその製造方法 |
| KR100481869B1 (ko) * | 2002-11-27 | 2005-04-14 | 삼성전자주식회사 | 소노스 기억 셀 형성방법 |
| JP2005537662A (ja) * | 2002-08-29 | 2005-12-08 | フリースケール セミコンダクター インコーポレイテッド | 高誘電率の上部誘電体を有する誘電体蓄積メモリセル（ｍｏｎｏｓ）およびそのための方法 |
| JP2007067412A (ja) * | 2005-08-31 | 2007-03-15 | Samsung Electronics Co Ltd | 電荷トラップ絶縁体の製造方法及びｓｏｎｏｓ型の不揮発性半導体装置の製造方法 |
| JP2007194511A (ja) * | 2006-01-23 | 2007-08-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2009530820A (ja) * | 2006-03-16 | 2009-08-27 | マイクロン テクノロジー， インク． | 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法 |
| US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
| US8119545B2 (en) | 2008-03-31 | 2012-02-21 | Tokyo Electron Limited | Forming a silicon nitride film by plasma CVD |
| US8318614B2 (en) | 2007-03-26 | 2012-11-27 | Tokyo Electron Limited | Method for forming silicon nitride film, method for manufacturing nonvolatile semiconductor memory device, nonvolatile semiconductor memory device and plasma apparatus |
-
1991
- 1991-11-22 JP JP30777691A patent/JPH05145078A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261175A (ja) * | 2000-12-28 | 2002-09-13 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004040064A (ja) * | 2002-07-01 | 2004-02-05 | Yutaka Hayashi | 不揮発性メモリとその製造方法 |
| JP2005537662A (ja) * | 2002-08-29 | 2005-12-08 | フリースケール セミコンダクター インコーポレイテッド | 高誘電率の上部誘電体を有する誘電体蓄積メモリセル（ｍｏｎｏｓ）およびそのための方法 |
| KR100481869B1 (ko) * | 2002-11-27 | 2005-04-14 | 삼성전자주식회사 | 소노스 기억 셀 형성방법 |
| US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
| JP2007067412A (ja) * | 2005-08-31 | 2007-03-15 | Samsung Electronics Co Ltd | 電荷トラップ絶縁体の製造方法及びｓｏｎｏｓ型の不揮発性半導体装置の製造方法 |
| US7510935B2 (en) | 2005-08-31 | 2009-03-31 | Samsung Electronics Co., Ltd. | Method of manufacturing a charge-trapping dielectric and method of manufacturing a sonos-type non-volatile semiconductor device |
| JP2007194511A (ja) * | 2006-01-23 | 2007-08-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2009530820A (ja) * | 2006-03-16 | 2009-08-27 | マイクロン テクノロジー， インク． | 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法 |
| US8318614B2 (en) | 2007-03-26 | 2012-11-27 | Tokyo Electron Limited | Method for forming silicon nitride film, method for manufacturing nonvolatile semiconductor memory device, nonvolatile semiconductor memory device and plasma apparatus |
| US8119545B2 (en) | 2008-03-31 | 2012-02-21 | Tokyo Electron Limited | Forming a silicon nitride film by plasma CVD |
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