JP2007194511A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】ホットエレクトロンによる電子書込み、ホットホールによる正孔消去を行う不揮発性半導体記憶装置の性能向上を図る。
【解決手段】電子により書込み動作を行ない、正孔による消去動作を行なう不揮発性メモリセルは、Ｓｉ基板上に設けたｐ型ウェル領域１０１、素子分離領域１０２、ソース領域１０９、ドレイン領域１１０を有している。ソース領域１０９とドレイン領域１１０の間には、ゲート絶縁膜１０３を介してコントロールゲート電極１０４が形成されている。コントロールゲート電極１０４の左側の側壁には、ボトムＳｉ酸化膜１０５、電荷保持膜１０６、トップＳｉ酸化膜１０７およびメモリゲート電極１０８が形成されている。ここで、化学量論的にシリコンを過剰に含むＳｉ窒化膜から電荷保持膜１０６を形成する。
【選択図】図１

Description

本発明は不揮発性半導体記憶装置およびその製造技術に関し、特に低電圧、高速プログラミングが可能な高信頼性の不揮発性半導体記憶装置およびその製造技術に関する。
絶縁膜を記憶ノードとする不揮発性メモリ（不揮発性半導体記憶装置）の代表的な例として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリが挙げられる。ＭＯＮＯＳメモリは、導電性ゲート電極（Ｍ）、Ｓｉ酸化膜（Ｏ）、Ｓｉ窒化膜（Ｎ）、Ｓｉ酸化膜（Ｏ）および半導体基板（Ｓ）の積層構造からなり、電荷保持機能を有するＳｉ窒化膜にキャリア（電荷）を注入、放出することで情報を記憶する。
上記不揮発性メモリのプログラム方式は、用途によって使い分けられている。例えば、電荷保持膜であるＳｉ窒化膜の下層に位置する非常に薄いＳｉ酸化膜（トンネル酸化膜）を介して、シリコン基板（半導体基板）（以下、Ｓｉ基板という）から上記Ｓｉ窒化膜中に電子をＦＮ（Fowler Nordheim）トンネル注入（書込み）する一方、上記Ｓｉ窒化膜からＳｉ基板へＦＮトンネル放出（消去）する方式が最も一般的である。
上記トンネル酸化膜（約２ｎｍ）を介した電子のＦＮ書込み／ＦＮ消去方式としては、特開平５−３４３６９４号公報（特許文献１）に開示されており、電荷保持膜のトラップ密度を大きくするために、化学量論的にＳｉを過剰に含むＳｉ窒化膜を用いた例が挙げられている。
一方、最近では低電圧かつ高速書換えが可能なホットエレクトロン書込み（注入）、ホットホール消去方式のＭＯＮＯＳメモリの需要が大きくなっている。ホットエレクトロン注入、ホットホール消去を用いるＭＯＮＯＳメモリのセル構造は、情報を記憶するメモリＭＯＮＯＳトランジスタとセルを選択する選択ＭＯＳトランジスタを分けない構造と分ける構造の２つに大別される。例えば、前者の方式としては特開平５−１１０１１４号公報（特許文献２）に、後者の方式としては特開２００４−１８６４５２号公報（特許文献３）に開示されているものがある。
ここでは、特許文献３（特開２００４−１８６４５２号公報）に開示されている不揮発性メモリセルの構造と動作を、図２８を用いて簡単に説明する。
この不揮発性メモリセルは、記憶部を構成するメモリＭＯＮＯＳトランジスタと、その記憶部を選択して情報を読み出すための選択ＭＯＳトランジスタとの、２つのＭＯＳトランジスタから構成されている。いわゆる、スプリットゲート型のＭＯＮＯＳメモリであり、一般的には両トランジスタ共に、Ｎ型のトランジスタを用いる。以下、メモリＭＯＮＯＳトランジスタおよび選択ＭＯＳトランジスタを、それぞれメモリトランジスタ、選択トランジスタと記述する。
メモリトランジスタおよび選択トランジスタは、Ｓｉ基板３０１に形成された素子分離領域３０２で分離される活性領域に形成される。選択トランジスタは、Ｓｉ基板３０１上に形成されたゲート絶縁膜３０３を介して、コントロールゲート電極３０４を有している。このコントロールゲート電極３０４の図中左側の側壁には、メモリトランジスタが形成され、図中右側の側壁にはサイドウォール３１１が形成されている。
選択トランジスタのドレイン領域（拡散層）３１０はビット線に、コントロールゲート電極３０４は制御ゲート配線に接続されている。一方、メモリトランジスタのソース領域（拡散層）３０９は共通線に、メモリゲート電極３０８はワード線に接続されている。なお、上記ソース領域３０９、ドレイン領域３１０の名称は、読み出し動作時の電圧関係により異なるので、逆の名称が呼ばれることもある。
ここでは、ゲート電極が２つあるため選択トランジスタのゲート電極をコントロールゲート電極、メモリトランジスタのゲート電極をメモリゲート電極と記載する。
メモリトランジスタの容量絶縁膜は３層膜で構成されている。Ｓｉ基板３０１表面側から、Ｓｉ酸化膜(第１層膜)３０５、Ｓｉ窒化膜(第２層膜)３０６およびＳｉ酸化膜(第３層膜)３０７で構成されている。第１層膜〜第３層膜の膜厚は、それぞれ、６ｎｍ〜７ｎｍ程度、８ｎｍ〜９ｎｍ程度および７ｎｍ〜８ｎｍ程度である。上記メモリトランジスタにおいては、第２層膜であるＳｉ窒化膜３０６がキャリア保持機能を有する電荷保持絶縁膜であり、Ｓｉ窒化膜の伝導帯もしくは価電子帯から約１．４ｅＶ〜１．６ｅＶの深さに存在するトラップ準位にキャリア（電荷）を捕獲する。第１層膜のＳｉ酸化膜３０５と第３層膜のＳｉ酸化膜３０７が電位障壁膜であり、Ｓｉ窒化膜３０６から外部へのキャリアの漏れや外部からのキャリアの流入を防止している。
一般的に、第１層膜のＳｉ酸化膜３０５の形成には、Ｓｉ基板３０１を酸化性雰囲気中で熱処理して得られるシリコン酸化膜が用いられる。第２層膜のＳｉ窒化膜３０６の形成には、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとする化学気相成長法（ＣＶＤ法：Chemical Vapor Deposition）が用いられ、ジクロルシランの流量に対し５倍以上のアンモニアを導入している。第３層膜のＳｉ酸化膜３０７の形成は、熱酸化法とＣＶＤ法があり、熱酸化法は酸化性雰囲気中でＳｉ窒化膜３０６を酸化してＳｉ酸化膜３０７を形成する。一方、ＣＶＤ法はジクロルシランと亜酸化窒素（Ｎ２Ｏ）を原料ガスとして、Ｓｉ窒化膜３０６上にＳｉ酸化膜３０７を堆積している。以下、第１層膜であるＳｉ酸化膜３０５をボトムＳｉ酸化膜、第３層膜であるＳｉ酸化膜３０７をトップＳｉ酸化膜と記述する。また、一般には、上記３層膜は、ＯＮＯ膜と呼称しているので、ここでも３層膜を示す場合はＯＮＯ膜と記述する。
次に、上記メモリセル構造の代表的なオペレーションを説明する。ここでは、ソース領域３０９の電位をＶｓ、ドレイン領域３１０の電位をＶｄ、選択トランジスタのコントロールゲート電極３０４の電位をＶｃｇ、メモリトランジスタのメモリゲート電極３０８の電位をＶｍｇと記述する。
書込み動作は、例えば、Ｖｓ＝５Ｖ、Ｖｍｇ＝１０Ｖ、Ｖｃｇ＝０.４Ｖ、Ｖｄ＝０Ｖとし、この電位を例えば、１マイクロ秒間パルスとして印加する。選択トランジスタとメモリトランジスタを電気的に絶縁している極めて狭い領域直下のＳｉ基板３０１表面には、非常に大きな電界がかかる。この電界で加速されたチャネル電子はホットエレクトロンとなり、その一部はメモリゲート電極３０８の大きい電界によりメモリゲート電極３０８側に引き込まれＳｉ窒化膜３０６に注入される。
消去動作は、例えば、Ｖｓ＝８Ｖ、Ｖｍｇ＝−６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖとし、この電位を例えば、１００マイクロ秒間パルスとして印加する。ソース領域３０９端部では、非常に大きい電界によりバンド間トンネリングが起こり、ホットホールが発生する。ホットホールの一部はメモリゲート電極３０８の大きい電界によりメモリゲート電極３０８側へ引き込まれＳｉ窒化膜３０６に注入される。
読出し動作は、例えば、Ｖｓ＝０Ｖ、Ｖｍｇ＝１.５Ｖ、Ｖｃｇ＝１.５Ｖ、Ｖｄ＝１.５Ｖとする。すなわち、選択トランジスタをオン状態にし、メモリトランジスタのメモリゲート電極３０８に、書込み状態のしきい値と消去状態のしきい値との間の電位を印加する。これにより電子を注入したメモリセルはオフ状態を保つが、正孔を注入したメモリセルはオン状態となり、２値の情報を読み出すことが出来る。
このように、両電荷型のキャリアを用いるＭＯＮＯＳメモリは、ボトムＳｉ酸化膜を厚くしてもＦＮ注入／ＦＮ消去方式では実現不可能な、低電圧かつ高速プログラミングが可能となる。
特開平５−３４３６９４号公報 特開平５−１１０１１４号公報 特開２００４−１８６４５２号公報
ホットエレクトロンによる電子書込み、ホットホールによる正孔消去は低電圧かつ高速プログラミングを可能にする反面、書換え回数を増加させることが困難である。これは、ホットホールによる正孔消去がボトムＳｉ酸化膜の膜質を劣化させ、その膜質劣化がデータ保持特性の著しい低下を招くためである。データ保持特性の劣化は、放置時間に伴い書込み側のしきい電圧（Ｖｔｈ）が低下する劣化モード（高温で劣化が最大）と、消去側のＶｔｈが上昇する劣化モード（室温近傍で劣化が最大）があるが、特に消去側のＶｔｈの上昇が、書換え回数の増加を困難にしている。従って、ホットエレクトロンおよびホットホールをプログラミングに用いるＭＯＮＯＳメモリにおいては、両電荷の注入量を如何に少なくしてボトムＳｉ酸化膜の膜質の劣化を防止するかが、書換え耐性を向上させる鍵となる。
本発明者らは詳細な検討を行った結果、電荷保持膜中に両電荷が局在する現象が、書換えに伴う電荷注入量を増加させる原因であることを見出した。具体的には、電子と正孔は、エネルギー的にも空間的にも電荷保持膜中への注入位置が異なるため、消去動作を行っても両電荷が完全に消滅しないで局所的に存在（局在）する。この現象は、両電荷型のＭＯＮＯＳメモリ特有の現象であり、単一電荷型（電子のみ）を用いるＭＯＮＯＳメモリでは発生しない。
まず、両電荷のエネルギー的な注入位置の違いに起因する問題点を、図２９を用いて説明する。図２９はメモリトランジスタのフラットバンド状態のバンドダイアグラムを模式的に示した図である。電子、正孔ともにＳｉ基板側からボトムＳｉ酸化膜を介して電荷保持膜中に注入される。注入された電子の大部分は電荷保持膜の伝導帯に近いトラップ準位に捕獲されるのに対し、正孔は価電子帯に近いトラップ準位に捕獲される。両トラップ準位の電位差は、１．２ｅＶ〜１．６ｅＶ程度である。消去動作により電荷保持膜に注入された正孔の大部分は、捕獲されている電子と再結合し消滅するが、再結合できない一部の両電荷は電荷保持膜中に残ってしまう。但し、両電荷の電気力線は打ち消し合うため、Ｓｉ基板にかかる電界は電荷が存在していない状態と、ほぼ同じになる。電子と正孔の再結合の際、トラップ準位のエネルギー差に相当するエネルギーが放出され、このエネルギーがＯＮＯ膜中の結合を切るため、ＯＮＯ膜の膜質の劣化を引き起こす。
次に空間的な注入位置の違いによる問題点を、図３０を用いて説明する。図３０はスプリットゲート型のＭＯＮＯＳメモリの断面模式図である。書込み時に選択トランジスタを介してドレイン領域３１０側から電荷保持膜（Ｓｉ窒化膜３０６）に注入される電子の大部分は、選択トランジスタに近い領域（図中右側）に注入される。これに対し、消去時にソース領域３０９の端部から電荷保持膜に注入される正孔の大部分は、ソース領域３０９に近い領域（図中左側）に注入される。
図３１に電子、正孔注入後の電荷保持膜中の電荷密度分布を示す。図３１の横軸は、図３０に示したメモリトランジスタのソース領域３０９の端部からの距離であり、縦軸は捕獲された電荷の電荷密度の絶対値である。理想的には、電子と正孔の電荷密度分布は同じ分布であることが好ましいが、スプリットゲート型のＭＯＮＯＳメモリでは両電荷の注入位置が空間的に異なるため、電荷注入後の電子と正孔の電荷保持膜中の捕獲分布のピーク位置は図３１に示すように大きく異なる。
図３２に多数回書換え後の電荷保持膜中の電荷分布を示す。図３１で示した電子と正孔の電荷密度分布が重なる領域およびその近傍は、両電荷の再結合確率が大きいため、殆どの電子と正孔は消滅する。しかし、再結合確率の小さい電荷保持膜の両端部分には電子と正孔が局所的に残る。先にも述べたように、両電荷型のＭＯＮＯＳメモリの場合、電子が残っていても、その電界を打ち消すだけの正孔が存在していれば、電子が残っていない状況と見かけ上は同じになる。
この結果、書換えに伴う両電荷の注入量は、膜中に残っている相手側の電荷の電界を打ち消すだけ注入しなければならず、必然的にその注入量は書換え回数と共に増加する。更に、書換えに伴う電荷注入量の増加は、メモリトランジスタの特性劣化によって更に加速される。
以下に、メモリトランジスタの特性劣化によって書換えに伴う電荷注入量が増加することについて説明する。
図３３に書込み時のメモリトランジスタのメモリゲート電圧（Ｖｍｇ）とドレイン電流（Ｉｄ）との関係を書換え初期の場合と多数回書換え後の場合で比較して示す（ドレイン電流は対数表示）。実線は書換え初期、破線は多数回書き換え後の特性を示している。多数回書換えを行ったメモリトランジスタのメモリゲート電圧とドレイン電流の関係は、サブスレッショルド係数（Ｓ値）が大きくなるため、書換え初期と同等の電子を注入しても、所定のしきい電圧まで書き上げることが出来なくなる。これは、図３３の書込み判定電流で比較した場合、メモリゲート電圧が左側にシフトしている結果を表している。つまり、書換えに伴うメモリトランジスタのＳ値の劣化が、電子注入量の増加をより加速させる結果となる。これは、以下の理由による。
書換え初期のメモリトランジスタの等価図を右上に、多数回書換え後の等価図を右下に示す。書換え初期は、電荷保持膜中の両電荷の局在量が小さいため、しきい電圧（Ｖｔｈ）の大きいトランジスタが１つあると考えることが出来る。これに対し、両電荷の局在が顕著になると、正孔が局在するＶｔｈの小さいトランジスタと、電子が局在するＶｔｈの大きいトランジスタが直列に配置された２つのトランジスタと考えることが出来る。正孔局在によるＶｔｈの小さいトランジスタがＯＮ状態になると、メモリトランジスタのメモリゲート電極とドレイン電流との関係は、実効チャネル長が小さく、Ｖｔｈの大きい電子局在のトランジスタの特性で決定されるため、Ｓ値が大きくなる。したがって、多数回書換え後のメモリトランジスタでは、書換えに伴う電荷注入量が増加する。つまり、書換えに伴う電荷注入量の増加は、空間的に局在する電荷に起因する。
両電荷の空間的な局在現象は、両電荷の注入温度に強く依存し、高温での注入ほど局在を抑制することが出来る。これは、高温での注入ほど電荷分布が空間的に拡がり、再結合効率が大きくなるためである。しかし、この効果が現れるのは１００℃以上の高温状態であり、現実的な解決方法ではない。
以上示したように、両電荷の空間的、エネルギー的局在現象が書換え動作に伴う電荷注入量（時間）の増加を招くため、ボトムＳｉ酸化膜の膜質劣化を加速する。最終的には、ボトムＳｉ酸化膜の膜質劣化がデータ保持特性（リテンション特性）を著しく低下させるため、ＭＯＮＯＳメモリの書換え回数が制限されてしまう。
本発明の目的は、ホットエレクトロンによる電子書込み、ホットホールによる正孔消去を行う不揮発性半導体記憶装置の性能向上を図ることにある。特に、書換えに伴う両電荷注入量の増加を抑制することで書換え耐性を向上させることにある。また、サブスレッショルド係数の劣化を抑制することで書換え耐性を向上させることにある。また、データ保持特性の向上を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域（ソース領域、ドレイン領域）と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体（コントロールゲート電極）および第２導電体（メモリゲート電極）と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜（ゲート絶縁膜）と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜（ＯＮＯ膜）とを備え、（ｅ）前記第２絶縁膜は、前記半導体基板上に形成された第1の電位障壁膜と、前記第１の電位障壁膜の上部に形成された電荷保持膜と、前記電荷保持膜の上部に形成された第２の電位障壁膜よりなり、前記電荷保持膜に電子を注入することで情報の書込みを行い、正孔を注入することで情報の消去を行う不揮発性半導体記憶装置であって、前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜（以下、ＳＲＮ（Si Rich Nitride）膜と記す）を有することを特徴とするものである。
また、本発明による不揮発性半導体記憶装置の製造方法は、電荷を保持する電荷保持膜に電子を注入することで情報の書込みを行い、正孔を注入することで情報の消去を行う不揮発性半導体記憶装置の製造方法であって、（ａ）半導体基板上に第１の電位障壁膜を形成する工程と、（ｂ）前記第１の電位障壁膜上に電荷保持膜を形成する工程と、（ｃ）前記電荷保持膜上に第２の電位障壁膜を形成する工程と、（ｄ）前記第２の電位障壁膜上に導電体膜を形成する工程と、（ｅ）前記第１の電位障壁膜、前記電荷保持膜、前記第２の電位障壁膜および前記導電体膜をパターニングする工程と、（ｆ）前記半導体基板中に第１および第２半導体領域を形成する工程とを備え、前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜（ＳＲＮ膜）を有することを特徴とするものである。
化学量論的にシリコン（Ｓｉ）を過剰に含むＳｉ窒化膜（ＳＲＮ膜）の望ましい形態としては、物理蒸着法（ＰＶＤ法）もしくは化学気相成長法（ＣＶＤ法）で形成するＳｉ３Ｎ４膜の組成ばらつきを超える範囲でＳｉを過剰に含んだＳｉ窒化膜である。
ＳＲＮ膜の１つの具体的な形態としては、原料ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いた熱ＣＶＤ法により形成したＳｉ３Ｎ４膜の組成ばらつきを超える範囲でＳｉを過剰に含んだＳｉ窒化膜である。
ＳＲＮ膜の別の具体的な形態としては、原料ガスにモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いた熱ＣＶＤ法により形成したＳｉ３Ｎ４膜の組成ばらつきを超える範囲でＳｉを過剰に含んだＳｉ窒化膜である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ホットエレクトロンによる電子書込み、ホットホールによる正孔消去を行う不揮発性半導体記憶装置の性能向上を図ることができる。特に、書換えに伴う両電荷注入量の増加を抑制することで書換え耐性を向上させることができる。言い換えれば、サブスレッショルド係数の劣化を抑制することで書換え耐性を向上させることができ、さらにはデータ保持特性の向上を図ることができる。
本発明の具体的な実施の形態を説明する前に、本発明の基本概念について記述する。本発明の基本概念は、電荷保持膜に注入される電子と正孔の再結合確率を大きくして、両電荷の局在を抑制することにある。すなわち、両電荷のエネルギー的な注入位置、空間的な注入位置の違いによる問題を解消する電荷保持膜を提供することにある。具体的には、電荷保持膜の少なくとも一部にＳＲＮ膜を適用することで、上記問題点を解決することが可能となる。
但し、上述したように、ＳＲＮ膜を用いる場合の利点は、両電荷注入型のＭＯＮＯＳメモリに限られる。以下、その理由について説明する。
図３４に、ｐ型Ｓｉ基板上に形成したＳＲＮ膜を絶縁膜とするＭＩＳ（Metal Insulator Semiconductor）キャパシタの電界(Ｅｇ)―電流密度(Ｊｇ)特性を示す。また、図３４の電流密度：Ｊｇ＝1μＡ／ｃｍ２で定義した絶縁耐圧とＳＲＮ膜組成の関係を図３５に示す。両図は、絶縁膜であるＳＲＮ膜の組成をパラメータとして比較している。ここでは、ＳＲＮ膜の組成ｘを下記のように定義している。
ＳＲＮ膜をＳｉとＳｉ３Ｎ４膜の混合膜からなると仮定し、組成ｘ＝Ｓｉ／（Ｓｉ＋Ｓｉ３Ｎ４）で表す。すなわち、ｘ＝０が化学量論的なＳｉ３Ｎ４膜であり、ｘ＝１がＳｉ膜に対応する。また、ｘが０より大きい場合は、化学量論的にＳｉを過剰に含むＳｉ３Ｎ４膜であることを示すことになる。
両図から明らかなように、ＳＲＮ膜は組成ｘを僅かに大きくするだけでＳｉ３Ｎ４膜に比べ著しくリーク電流が増加する。これは、ＳＲＮ膜中にＳｉ−Ｓｉ結合が増加し、Ｓｉ３Ｎ４膜に比べキャリアの移動度が非常に大きくなっていることを示唆している。言い換えれば、ＳＲＮ膜はＳｉ３Ｎ４膜に比べＳｉ−Ｓｉ結合に起因するキャリアのトラップ準位は増加するが、電荷保持能力は低下することになる。このため、非常に薄いトンネルＳｉ酸化膜（約２ｎｍ）を電位障壁膜として用いる単一電荷型（ＦＮ注入／ＦＮ消去方式）のＭＯＮＯＳメモリに適用すると、データ保持特性が著しく劣化する。トンネルＳｉ酸化膜を４ｎｍ以上まで厚膜化すればデータ保持特性の劣化は抑制できるが、ＦＮ注入／ＦＮ消去方式では書込み／消去速度が著しく低下するため、現実的には適用困難である。
一方、両電荷注入型のＭＯＮＯＳメモリは、エネルギーの大きなキャリアを注入するため、電荷保持膜の下層に位置するボトムＳｉ酸化膜を厚膜化しても高速書換えが可能である。このためＳＲＮ膜を適正な条件範囲で用いれば、データ保持特性の劣化を招くことなく、両電荷の局在を抑制できる。以下、両電荷の局在が抑制できる理由を記述する。
両電荷注入型のＭＯＮＯＳメモリでは、電荷保持膜の局所的な領域に注入された電子、正孔は自己電界が発生するため、注入された分布より僅かにその空間的分布が拡がる。電荷の空間的分布の拡がりは、電荷保持膜中の電荷の移動度に大きく依存する。上述したようにＳＲＮ膜は、Ｓｉ３Ｎ４膜に比べ膜中の電荷の移動度が大きくなる。このため、図３６に示したように、書込み／消去時の電荷捕獲分布はＳｉ３Ｎ４膜に比べ大きくなり、電子と正孔の再結合確率が大きくなる（図３１を比較参照）。この再結合確率の増加により、両電荷の局在が抑制される。
但し、両電荷注入型のＭＯＮＯＳメモリでも、ＳＲＮ膜の組成をＳｉ過剰にし過ぎると、ＳＲＮ膜の絶縁耐圧が著しく劣化（リーク電流の著しい増加）するため別の問題が発生する。
具体的な問題の１つが、Ｓｉ基板側から注入したホットエレクトロンが書込み動作中にメモリゲート電極側へリークする現象およびホットホール注入中（消去動作中）にメモリゲート電極側から電子が流れ込む現象である。このため、書込み／消去動作を行っても、所定のしきい電圧まで書込み／消去が出来ない問題が発生する。この問題は、ボトムＳｉ酸化膜やトップＳｉ酸化膜を厚膜化することで、ある程度は回避することが可能であるが、メモリトランジスタの容量絶縁膜が厚くなるので、読出し速度の低下、書込み／消去時間の増加等、ＭＯＮＯＳメモリとしての性能劣化を伴う。
もう１つの具体的な問題の１つが、データ保持特性の劣化である。ＳＲＮ膜の組成をＳｉ過剰にしていくとキャリアがある程度ＳＲＮ膜内を自由に移動できるようになり、ボトムＳｉ酸化膜もしくはトップＳｉ酸化膜のピンホール部分からキャリアがリークする不良が顕在化する。本発明者らの検討では、図３５からも明らかなように、ＳＲＮ膜の組成ｘが０．２５を超えると、ＳＲＮ膜の電気的な振る舞いはＳｉ膜と同等となり、データ保持特性が著しく劣化する。したがって、データ保持特性を確保する上では、ＳＲＮ膜の組成ｘは０．２５を超えない範囲で使用することが望ましい。
次に、具体的な実施例について説明する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１〜図１４を用いて本発明の実施の形態１を詳細に説明する。図１は、本発明の実施の形態１である不揮発性メモリセルの断面図を示す図である。実際には図の上層に配線が存在するが本図では省略する。図２は、本実施の形態１で作成した試料を示す。本実施の形態１では、図２に示すように電荷保持膜に化学量論比のＳｉ３Ｎ４膜を用いた試料Ａと、化学量論的にシリコン原子（Ｓｉ）が過剰に導入されているＳＲＮ膜を用いた試料Ｂ、Ｃを作製した例を挙げる。試料Ｂと試料Ｃは、ＳＲＮ膜の組成が異なっており、試料Ｃの方がＳｉをより過剰に含んだＳＲＮ膜である。本実施の形態１では、電荷保持膜以外の膜構成および試料Ａ〜Ｃの製造プロセスは全て同じとしている。すなわち、試料Ａ〜Ｃに対応する不揮発性メモリセルはすべて図１のような構成をしており、電荷保持膜の組成だけが異なっている。図２を見てわかるように、化学量論的なＳｉ３Ｎ４膜（試料Ａ）の屈折率は、約２であり、化学量論的にシリコンを過剰に含む割合が多くなるほど（ｘが大きくなるほど）屈折率が大きくなっていることがわかる。したがって、電荷保持膜の組成を特定するには、屈折率を測定すればよいことがわかる。屈折率の測定方法は、例えばエリプソメトリ法を使用することで測定できる。図２に示す屈折率は、エリプソメトリ法を使用して測定したものであり、Ｈｅ−Ｎｅレーザ（波長６３３ｎｍ）を用いている。このように屈折率を測定することにより、電荷保持膜の組成ｘを特定することができる。組成ｘについては発明を実施するための最良の形態の項の始めで説明した定義に基づいている。
不揮発性メモリセルは、Ｓｉ基板（半導体基板）上に設けたｐ型ウェル領域１０１、素子分離領域１０２、ソース領域１０９となるｎ型拡散層（ｎ型半導体領域）、ドレイン領域１１０となるｎ型拡散層（ｎ型半導体領域）を有する２つの電界効果トランジスタから構成されている。なお、本実施の形態１におけるソース領域、ドレイン領域の名称は、読み出し動作時の電圧関係を示しており、逆の名称でも問題はない。
選択トランジスタは、ゲート絶縁膜１０３となるＳｉ酸化膜、コントロールゲート電極（第１導電体）１０４となるｎ型多結晶Ｓｉ膜から構成されている。メモリトランジスタのメモリゲート電極１０８は、選択トランジスタのコントロールゲート電極１０４の左側側壁部に自己整合的に形成されている。一方、コントロールゲート電極１０４の右側側壁部には、サイドウォール１１１が形成されている。本実施の形態１では、例えば選択トランジスタのゲート長は約１５０ｎｍ、メモリトランジスタのゲート長は約５５ｎｍとしている。
メモリトランジスタはｐ型ウェル領域１０１との下層電位障壁膜（第１の電位障壁膜）となるボトムＳｉ酸化膜１０５、電荷保持膜１０６、上層電位障壁膜（第２の電位障壁膜）となるトップＳｉ酸化膜１０７およびｎ型多結晶Ｓｉ膜から構成されているメモリゲート電極（第２導電体）１０８よりなる。上述したボトムＳｉ酸化膜１０５、電荷保持膜１０６、トップＳｉ酸化膜１０７がメモリトランジスタの容量絶縁膜であり、かつコントロールゲート電極１０４とメモリゲート電極１０８を電気的に分離する側壁絶縁膜も兼ねている。
選択トランジスタおよびメモリトランジスタの初期のしきい電圧（Ｖｔｈ）は、チャネルが形成されるｐ型ウェル１０１表面領域に不純物注入を行うことで、それぞれ約１Ｖ、約０Ｖになるように調整されている。
選択トランジスタのゲート絶縁膜１０３およびメモリトランジスタのボトムＳｉ酸化膜１０５は、例えば、ｐ型ウェル領域１０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、例えば膜厚はそれぞれ３ｎｍおよび４ｎｍである。本実施の形態１では、選択トランジスタのゲート絶縁膜１０３やメモリトランジスタのボトムＳｉ酸化膜１０５として熱酸化を用いた例を示しているが、熱酸化膜を一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ２Ｏ）雰囲気等の窒化性雰囲気中で処理（窒化処理）したＳｉ酸窒化膜を用いることも可能である。
電荷保持膜１０６であるＳｉ３Ｎ４膜（試料Ａ）およびＳＲＮ膜（試料Ｂ、Ｃ）は、例えばモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料ガスとする減圧化学気相成長（ＬＰ-ＣＶＤ：Low Pressure-Chemical Vapor Deposition）法で形成する堆積膜とすることができる。例えば、形成温度は７００℃、全圧は１００Ｐａ、膜厚は１４ｎｍである。ここでは、電荷保持膜１０６の形成に枚葉式のＣＶＤ装置を用い、ガス流量比（ＮＨ３/ＳｉＨ４）を制御することで組成xを調整している。なお、電荷保持膜１０６の形成にモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料とするＣＶＤ法を使用しているが、これに限らず、例えばジクロルシラン(ＳｉＨ２Ｃｌ２)とアンモニア（ＮＨ３）を原料とするＣＶＤ法で形成することもできる。
メモリトランジスタのトップＳｉ酸化膜１０７は、例えば電荷保持膜１０６を水蒸気酸化したＳｉ酸化膜であり、例えば膜厚は約６ｎｍである。このトップＳｉ酸化膜１０７の形成工程で、電荷保持膜１０６の表面は酸化され、その膜厚は減少して約１０ｎｍとなっている。ここでは、トップＳｉ酸化膜１０７の形成に水蒸気酸化を用いた例を示したが、オゾンを用いた酸化やラジカルを用いた酸化を用いることも可能である。また、原料ガスにジクロルシラン(ＳｉＨ２Ｃｌ２)と亜酸化窒素(Ｎ２Ｏ)を用いた減圧ＣＶＤ法により、Ｓｉ酸化膜を堆積してもよい。但し、トップＳｉ酸化膜１０７をＣＶＤ法で形成する場合は、電荷保持膜１０６の膜厚減少が発生しないので、電荷保持膜１０６を予め薄めに設定する必要がある。なお、本実施の形態１で示す素子寸法や薄膜の膜厚の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
また、本実施の形態１では、電荷保持膜１０６であるＳＲＮ膜の形成方法として、モノシラン(ＳｉＨ４)とアンモニア(ＮＨ３)を原料ガスとする熱ＣＶＤ法の例を示したが、本実施の形態１は原料ガスの種類で限定されるものではなく、Ｓｉの供給源（Ｓｉ化合物）としてモノシラン(ＳｉＨ４)、ジシラン(Ｓｉ２Ｈ２)、ジクロルシラン(ＳｉＨ２Ｃｌ２)等の水素Ｓｉ化合物、四塩化シリコン(ＳｉＣｌ４)や六塩化シリコン等のハロゲンＳｉ化合物を使用することができる。また、窒素の供給源として、アンモニア（ＮＨ３)の他にヒドラジン(Ｎ２Ｈ２)などを用いることも無論可能である。その成膜方法としては、プラズマＣＶＤ法や触媒ＣＶＤ法等の他のＣＶＤ法を用いても良い。また、スパッタリング（ＰＶＤ法）を用いてＳＲＮ膜を形成してもよい。例えば、Ｓｉをターゲットとし窒化性の雰囲気中でスパッタリングを行い、ＳＲＮ膜を形成する方法などが使用できる。
図３に、図１に示す不揮発性メモリセルの動作と電圧の印加電圧の一例を示す。ここでは、電荷保持膜１０６への電子注入を書込み（Ｗｒｉｔｅ）、正孔注入を消去（Ｅｒａｓｅ）と定義する。書込みは、選択トランジスタ側からのホットエレクトロン注入であり、消去は、ソース領域端部のバンド間トンネリング（ＢＴＢＴ）により発生したホットホール注入である。
図３の記号はそれぞれの電極への印加電圧を示しており、Ｖｍｇはメモリトランジスタのメモリゲート電極１０８に印加される電圧を示している。また、Ｖｓはソース領域１０９に印加される電圧を示しており、Ｖｄはドレイン領域１１０に印加される電圧を示している。さらに、Ｖｃｇは選択トランジスタのコントロールゲート電極１０４に印加される電圧を示しており、Ｖｓｕｂはｐ型ウェル領域１０１に印加される電圧を示している。
書込み動作は、例えば、Ｖｍｇ＝１２Ｖ、Ｖｓ＝５Ｖ、Ｖｄ＝１Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｓｕｂ＝０Ｖとし、この電位を例えば、１マイクロ秒間パルスとして印加する。選択トランジスタとメモリトランジスタを電気的に絶縁している極めて狭い領域直下のｐ型ウェル１０１表面には、非常に大きな電界がかかる。この電界で加速されたチャネル電子はボトムＳｉ酸化膜１０５の障壁ポテンシャルよりも大きいエネルギーを持つホットエレクトロンとなり、その一部はメモリゲート電極３０８の大きい電界により、ボトムＳｉ酸化膜を超えてメモリゲート電極１０８側に引き込まれ電荷保持膜１０６に注入される。このようにして、書き込み動作が行なわれる。
消去動作は、例えば、Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｄ＝１．５Ｖ、Ｖｃｇ＝０Ｖ、Ｖｓｕｂ＝０Ｖとし、この電位を例えば、１００マイクロ秒間パルスとして印加する。ソース領域１０９端部では、非常に大きい電界によりバンド間トンネリングが起こり、ボトムＳｉ酸化膜１０５の障壁ポテンシャルよりも大きいエネルギーを持つホットホールが発生する。ホットホールの一部はメモリゲート電極１０８の大きい電界により、ボトムＳｉ酸化膜を超えてメモリゲート電極１０８側へ引き込まれ電荷保持膜１０６に注入される。このようにして消去動作が行なわれる。
読出し動作は、例えば、Ｖｍｇ＝−５Ｖ〜７Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝１Ｖ、Ｖｃｇ＝１.５Ｖ、Ｖｓｕｂ＝０Ｖとする。すなわち、選択トランジスタをオン状態にし、メモリトランジスタのメモリゲート電極１０８に、書込み状態のしきい値と消去状態のしきい値との間の電位を印加する。これにより電子を注入したメモリセルはオフ状態を保つが、正孔を注入したメモリセルはオン状態となり、２値の情報を読み出すことができる。
なお、図３に示した電圧条件は一例であり、この数値をもって本発明が限定されるわけではない。
次に、電荷保持膜１０６が化学量論的なＳｉ３Ｎ４膜よりなる試料Ａと、電荷保持膜１０６が化学量論的にＳｉを過剰に含む試料Ｂ、Ｃについて書込み特性および消去特性を比較した結果を説明する。
図４は書込み特性の比較を行なったグラフであり、図５は消去特性の比較を行なったグラフである。図４において、横軸は書込み時間（ｓｅｃ）を示しており、縦軸はしきい値電圧を示している。図４に示すように、書込み時間が経過するとともに電荷保持膜１０６に電子が注入されるので、不揮発性メモリのしきい値電圧が上昇していることがわかる。一方、図５において、横軸は消去時間（ｓｅｃ）を示しており、縦軸はしきい値電圧を示している。図５に示すように、消去時間が経過するとともに電荷保持膜１０６に正孔が注入されるので、不揮発性メモリのしきい値電圧が下降していることがわかる。
両特性の測定は、書換えを行っていない試料に、１０回のベリファイ書換えを行ってから実施している。ベリファイ書換えのしきい電圧（Ｖｔｈ）は、書込み側のしきい値電圧を５Ｖ（Ｖｔｈ＝５Ｖ）、消去側のしきい値電圧を−２Ｖ（Ｖｔｈ＝−２Ｖ）としている。つまり、書込み特性は、初期のＶｔｈ＝−２Ｖからの書込み特性であり、消去特性は、初期のＶｔｈ＝５Ｖからの消去特性である。以下、書込み側の初期のＶｔｈ（書き込み深さ）をＰＶ、消去側の初期のＶｔｈ（消去深さ）をＥＶと記述する。
図４に示すように、書込み特性を比較した場合、試料ＡのＳｉ３Ｎ４膜と試料Ｂの組成ｘ＝０．０７のＳＲＮ膜は、同等の書込み特性を示すが、試料Ｃの組成ｘ＝０．１４のＳＲＮ膜は、しきい電圧が約４．５Ｖ程度から書込み速度の低下が確認される。一方、図５に示すように、消去特性を比較すると、Ｓｉ３Ｎ４膜（試料Ａ）が最も深いレベルまで消去できＳＲＮ膜の組成ｘが大きくなるに伴って消去レベルが低下していることがわかる。これは以下の理由による。
図６はｐ型Ｓｉ基板上に作製したＭＯＮＯＳキャパシタのリーク電流と電荷保持膜の組成ｘとの関係を示す図である。図６において、横軸は電荷保持膜の組成ｘを示しており、縦軸はリーク電流を示している。キャパシタ絶縁膜（ＯＮＯ膜）は、ボトムＳｉ酸化膜（４ｎｍ）／電荷保持膜（１０ｎｍ）／トップＳｉ酸化膜（６ｎｍ）である。実線は書込み電圧印加時におけるリーク電流密度、破線は消去電圧印加時のリーク電流密度であり、電圧印加後１００マイクロ秒経過時のリーク電流を示している。図６から明らかなように、電荷保持膜の組成、すなわちＳＲＮ膜の組成ｘを大きくすると（Ｓｉ過剰にする）、リーク電流が増加する。特に、消去動作時のリーク電流が大きくなることがわかる。それぞれの膜組成で書込み／消去特性を詳細に調べた結果、ＯＮＯ膜のリーク電流密度が、約１μＡ／ｃｍ２を境に、書込みレベルの飽和現象や消去レベルが浅くなる現象が観測される。この現象についての原因を、図７を用いて説明する。
図７は消去動作後、一定時間が経過した時のバンドダイアグラムの模式図である。消去開始時は電荷保持膜であるＳＲＮ膜内に電子が捕獲されているためメモリゲート電極側からの電子の注入が起こりにくいが（ＳＲＮ膜領域が上に凸型のバンド構造）、正孔注入で電子が消去されるとトップＳｉ酸化膜にかかる電界は大きくなり、メモリゲート電極側から注入される電子量が増大する。この電子が、Ｓｉ基板側から注入される正孔と再結合するために、ＳＲＮ膜に捕獲されている電子が十分に消滅せず、消去時のしきい電圧が浅くなる現象を引き起こす。ここでは、消去時の説明を行ったが、書込み時の現象も同様で、電子を書込んでいると同時に、トップＳｉ酸化膜側に電子がリークすることにより、書込み電圧の飽和現象が発生する。
したがって、ＳＲＮ膜を電荷保持膜として用いる場合は、書込み、消去動作でリーク電流が増大しない範囲で組成を選択することが好ましい。さらに、トップＳｉ酸化膜を少し厚めに設定し、電子のＦＮリークを抑制することで、ＳＲＮ膜の使用できる組成範囲を広くすることができる。
次に、本発明で最も特徴的である書換え耐性に関する説明を行なう。図８は書換え回数に対するサブスレッショルド係数（Ｓ値）の変動の比較を示す図であり、図９は消去時間の増加比を示す図である。ここでは、書込み／消去が正常に行える試料Ａ(Ｓｉ３Ｎ４膜)と試料Ｂ（ＳＲＮ膜、ｘ＝０．０７）の比較を行っている。なお、書換えはＰＶ＝５Ｖ、ＥＶ＝−１Ｖでベリファイ書換えとする。図９の消去時間増加比は、１回目の消去時間とｎ回目の消去時間との比で示している。両図から明らかなように、ＳＲＮ膜を用いた試料Ｂは、Ｓｉ３Ｎ４膜を用いた試料Ａに比べ、Ｓ値の変動量が小さく、消去時間増加比も小さくなる。これは、Ｓｉ３Ｎ４膜に比べ、ＳＲＮ膜では書換えに伴う電子と正孔の局在が抑制されていると考えることができる。つまり、不揮発性メモリの電荷保持膜に、化学量論的なＳｉ３Ｎ４膜に代えて化学量論的にシリコンを過剰に含むＳＲＮ膜を使用することで、電荷保持膜中の電子および正孔の移動度が増加するので、電子および正孔の局在現象を緩和できるのである。電子および正孔の局在現象を緩和できると、電子および正孔の再結合確率を増加させることができ、書換えを多数回行なっても、電荷保持膜中に残存する電荷量を低減できる。したがって、例えば消去動作時、電荷保持膜中に残存する電子の量は少ないので、残存する電子と再結合させる正孔の注入量も減少できる。このため、書換えを多数回行なっても消去時間の増大を抑制することができるのである。また、電荷保持膜中に局在して残存する電荷量を減らすことができるので、Ｓ値の劣化も防止できる。
続いて、データ保持特性に関する説明を行なう。
図１０と図１１にデータ保持特性の比較を示す。図１０は書込み側（ＰＶ＝５Ｖ）のデータ保持特性、図１１は消去側（ＥＶ＝−１Ｖ）のデータ保持特性で、両者とも初期からの電圧変動量でプロットしている。図１０の書込み側のデータ保持特性は無電圧、１５０℃の結果を、図１１の消去側のデータ保持特性は、Ｖｍｇ＝１．５Ｖ印加（バイアス加速リテンション）、２５℃の結果を示している。
図１０に示すように、書込み動作を行なってから時間が経過すると、メモリトランジスタのしきい値電圧が所定値から減少していくが、書込み側の特性は、Ｓｉ３Ｎ４膜とＳＲＮ膜に有意差は無い。一方、図１１に示すように、消去動作を行なってから時間が経過すると、メモリトランジスタのしきい値電圧が所定値から上昇するが、消去側の特性は、ＳＲＮ膜の方が良好な特性を示す。消去側のしきい値電圧の上昇は、強反転しているメモリトランジスタのＳｉ基板側から、ボトムＳｉ酸化膜を介して電荷保持膜に電子が流入するために発生する。これは、書換えにより生成されたボトムＳｉ酸化膜中のトラップ準位を介した電子の注入が主原因と考えられる。そこで、ＳＲＮ膜を用いることで消去に必要な正孔注入量の増加を抑制できる結果、ボトムＳｉ酸化膜の劣化が起こりにくくなる。つまり、ＳＲＮ膜を用いることで消去に必要な正孔注入量の増加を抑制できるため、正孔がボトムＳｉ酸化膜を通過する際に生じるトラップ準位の生成も低減することができ、電荷保持膜への電子の注入を抑制できる。すなわち、消去側保持特性が改善する。
以上のように、書込み、消去動作でリーク電流が増大しない範囲で化学量論的にＳｉ組成の大きいＳＲＮ膜を電荷保持膜として用いることにより、書換え耐性に優れた両電荷注入型のＭＯＮＯＳメモリを実現することができる。つまり、本実施の形態１によれば、ホットエレクトロンによる電子書込み、ホットホールによる正孔消去を行う不揮発性半導体記憶装置の性能向上を図ることができる。特に、書換えに伴う両電荷注入量の増加を抑制することで書換え耐性を向上させることができる。言い換えれば、サブスレッショルド係数の劣化を抑制することで書換え耐性を向上させることができ、さらにはデータ保持特性の向上を図ることができる。
次に、本実施の形態１における不揮発性メモリの製造方法について説明する。図１２は、本実施の形態１における不揮発性メモリの製造工程を示したフローチャートである。このフローチャートに基づいて製造工程を説明する。
まず、Ｓｉ基板（半導体基板）に素子を分離するための素子分離領域を形成する（Ｓ１０１）。この素子分離領域は、例えば、Ｓｉ基板に溝を形成し、この溝内を含むＳｉ基板上にＳｉ酸化膜を形成した後、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）法を用いて溝内にだけＳｉ酸化膜を残すＳＴＩ（Shallow Trench Isolation）法で形成することができる。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、素子分離領域の間の活性領域にｐ型ウェルを形成する（Ｓ１０２）。ｐ型ウェルは、例えばホウ素などのｐ型不純物をＳｉ基板に導入することにより形成される。
次に、Ｓｉ基板上にゲート絶縁膜を形成する（Ｓ１０３）。ゲート絶縁膜は、例えば、Ｓｉ酸化膜からなり、例えば熱酸化法により形成することができる。そして、ゲート絶縁膜上に、例えば多結晶Ｓｉ膜を堆積した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより、多結晶Ｓｉ膜よりなるコントロールゲート電極を形成する（Ｓ１０４）。
次に、コントロールゲート電極を形成したＳｉ基板上に、ボトムＳｉ酸化膜（第１の電位障壁膜）を形成する（Ｓ１０５）。このボトムＳｉ酸化膜は、例えばＳｉ酸化膜からなり、例えば酸化性雰囲気による熱酸化法を使用して形成することができる。そして、ボトムＳｉ酸化膜上に、電荷保持膜を形成する（Ｓ１０６）。電荷保持膜は、化学量論的にＳｉを過剰に含むＳｉ窒化膜であるＳＲＮ膜から形成される。このＳＲＮ膜の形成には、例えば熱ＣＶＤ法が使用される。この熱ＣＶＤ法において、原料ガスは、シリコン化合物と窒素化合物が用いられる。具体的に、原料ガスとしてシランとアンモニアあるいはジクロルシランとアンモニアが使用される。この原料ガスは、化学量論的なＳｉ窒化膜であるＳｉ３Ｎ４膜を形成する場合と同様であるが、それぞれのガスの流量比を変えることによってＳＲＮ膜を形成している。具体的には、後述するが、化学量論的なＳｉ３Ｎ４膜を形成する場合は、シランに対するアンモニアの流量比を５以上にして行なわれる。ジクロルシランとアンモニアを使用する場合も同様に、ジクロルシランに対するアンモニアの流量比を５以上にして行なわれる。これに対し、化学量論的にＳｉを過剰に含むＳｉ窒化膜であるＳＲＮ膜を形成する場合、シランに対するアンモニアの流量比を４以下、あるいはジクロルシランに対するアンモニアの流量比を１以下にして行なわれる。ここでのＳＲＮ膜は、化学量論的なＳｉ３Ｎ４膜を形成する場合の組成ばらつきを超える範囲でＳｉを過剰に含んでいる。
続いて、電荷保持膜上にトップＳｉ酸化膜（第２の電位障壁膜）を形成する（Ｓ１０７）。このトップＳｉ酸化膜もボトムＳｉ酸化膜と同様に、例えばＳｉ酸化膜から形成され、例えば熱酸化法を用いて形成される。
その後、トップＳｉ酸化膜上に多結晶Ｓｉ膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより、メモリゲート電極を形成する（Ｓ１０８）。パターニングでは、多結晶Ｓｉ膜、トップＳｉ酸化膜、電荷保持膜、およびボトムＳｉ酸化膜が順次加工され、コントロールゲート電極の側壁にだけ、ボトムＳｉ酸化膜、電荷保持膜、トップＳｉ酸化膜および多結晶Ｓｉ膜を残すことにより、選択トランジスタのコントロール電極の片方の側壁だけに、自己整合的なメモリトランジスタの容量絶縁膜（ＯＮＯ膜）とメモリゲート電極を形成する。
次に、フォトリソグラフィ技術およびエッチング技術を使用して、コントロール電極のもう一方の側壁側をパターニングすることにより、所定のゲート長を有する選択トランジスタを形成する。
続いて、フォトリソグラフィ技術およびイオン注入法を使用して側壁にメモリゲート電極を形成したコントロールゲート電極の両側のＳｉ基板内にソース領域およびドレイン領域を形成する（Ｓ１０９）。その後、層間絶縁膜および配線を形成することにより、不揮発性メモリを形成することができる。
次に、電荷保持膜であるＳＲＮ膜を熱ＣＶＤ法で形成する工程について説明する。図１３は、熱ＣＶＤ装置における処理フローを示すフローチャートである。
まず、Ｓｉ基板（半導体ウェハ）を成膜室にロードした後（Ｓ２０１）、真空パージ（Ｓ２０２）、希ガスパージ（Ｓ２０３）を行いＳｉ基板の温度を安定させる。希ガスパージには下地膜と反応しないガスを用い、一般的には窒素(Ｎ２)やアルゴン(Ａｒ)が用いられる。次に希ガスパージを停止した後、Ｓｉ窒化膜（ＳＲＮ膜）の原料ガスとなるアンモニアを導入し成膜室を所定の圧力に調整する（Ｓ２０４）。場合によっては、膜厚均一性を確保するためにアンモニアと同時に希ガスも導入する。成膜室の圧力が安定したら、Ｓｉを含有する原料ガスを導入し成膜(デポジション)を開始する（Ｓ２０５）。熱ＣＶＤ法の場合、最も一般的な原料ガスがジクロルシラン（ＳｉＨ２Ｃｌ２）とモノシラン（ＳｉＨ４）である。所望の膜厚が得られる時間が経過したら、Ｓｉを含有する原料ガスだけを停止しアンモニアのポストパージを行う（Ｓ２０６）。この後、アンモニアの導入を停止して真空パージ（Ｓ２０７）、希ガスパージ（Ｓ２０８）を行い、Ｓｉ基板を成膜室から取り出す（Ｓ２０９）。このようにして電荷保持膜であるＳＲＮ膜を形成することができる。
熱ＣＶＤ法による成膜は、大量のウエハを一括して処理するバッチ方式と、１枚ずつ処理する枚葉方式がある。バッチ方式で成膜する時の原料ガスには、バッチ内の膜厚均一性に優れたジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニアによる成膜が一般的である。枚葉方式の場合は、シラン（ＳｉＨ４）とアンモニアによる成膜が主に用いられるが、無論ジクロルシランとアンモニアによる成膜も可能である。
上述した熱ＣＶＤ法によるＳｉ窒化膜の成膜フローは、化学量論的なＳｉ３Ｎ４膜を形成する場合と化学量論的にＳｉを過剰に含むＳＲＮ膜を形成する場合でほぼ同様である。以下では、具体的な形態として示した熱ＣＶＤ法によるＳＲＮ膜とＳｉ３Ｎ４膜の成膜方法の違いについて記述する。
熱ＣＶＤ法によるＳｉ３Ｎ４膜の成膜では、通常Ｓｉを含有する原料ガスの導入量よりも窒素を含有する原料ガスの導入量を大きくして成膜する。
図３５は成膜するガス流量比とＳｉ窒化膜の屈折率の関係を示す図である。屈折率は、Ｈｅ−Ｎｅレーザー（波長６３３ｎｍ）によるエリプソメトリ法で測定した値である。ガス流量比はＮＨ３流量とＳｉを含有する原料ガス流量の比を示しており、実線はＮＨ３／ＳｉＨ４流量比、破線はＮＨ３／ＳｉＨ２Ｃｌ２流量比を示している。シラン（ＳｉＨ４）を用いた場合は、ガス流量比が約４以下の領域から屈折率が増加し、ジクロルシラン（ＳｉＨ２Ｃｌ２）を用いた場合は、ガス流量比が約１以下の領域から屈折率が増加する。化学量論比の組成を有するＳｉ３Ｎ４膜の屈折率は２．０であり、それよりも屈折率が大きくなるＳｉ窒化膜は、化学量論的にＳｉを過剰に含んだＳｉ窒化膜（ＳＲＮ膜）であることを示している。
一般的にＳｉ半導体デバイスに用いられるＳｉ３Ｎ４膜は、ガス流量比が多少変化しても屈折率が約２．０より大きくならないガス流量比で成膜する。つまり、図３５で示すならば、ガス流量比が５以上の範囲で成膜するのが一般的である。
一方、本実施の形態１では、ＳＲＮ膜を意図的に形成している。このため、ガス流量比を調節して屈折率が２．０よりも大きくなる範囲で成膜する。具体的には、図３５に示すように、シランガスとアンモニアを原料ガスに用いる場合は、シランに対するアンモニアの流量比が４以下になる範囲で成膜する。一方、ジクロルシランとアンモニアを原料ガスに用いる場合は、ジクロルシランに対するアンモニアの流量比が１以下になる範囲で成膜する。このように、Ｓｉを含有する原料ガスの割合を高めることで、化学量論的にＳｉを過剰に含むＳＲＮ膜を形成することができる。本実施の形態１で用いるＳＲＮ膜とは、屈折率が２．０より大きくなる範囲、言い換えれば、Ｓｉ３Ｎ４膜の組成ばらつきを超える範囲でＳｉを過剰に含んだＳｉ窒化膜を示している。
（実施の形態２）
図１５〜２４を用いて本発明の実施の形態２を詳細に説明する。本発明の実施の形態２である不揮発性メモリセルは、前記実施の形態１の図１に示した構造と基本的には同じであり、電荷保持膜１０６の構成とＳＲＮ膜の組成だけが異なっている。
図１５に本実施の形態２のメモリトランジスタの容量絶縁膜の構成を示す。本実施の形態２では、化学量論的にシリコンを過剰に含むＳＲＮ膜１０６ａと化学量論的なＳｉ３Ｎ４膜１０６ｂの積層構造で電荷保持膜を形成している。ＳＲＮ膜１０６ａの組成をｘ＝０.２とし、ＳＲＮ膜１０６ａとＳｉ３Ｎ４膜１０６ｂとの膜厚比をパラメータとしている。つまり、本実施の形態２で使用するＳＲＮ膜の組成はｘ＝０．２であり、前記実施の形態１のｘ＝０．０７よりもＳｉが過剰に含まれている。ここでは膜厚比をＲｔと記載し、Ｒｔ＝（ｔＳＲＮ）／(ｔＳｉ３Ｎ４＋ｔＳＲＮ)と定義する。なお、ＳＲＮ膜１０６ａの膜厚とＳｉ３Ｎ４膜１０６ｂの膜厚を加えた膜厚は１０ｎｍで一定としている。
図１６に本実施の形態２で比較した試料構成を示す。試料ＡはＳｉ３Ｎ４膜の単層膜であり、前記実施の形態１の試料Ａに示した試料構成と同じである。試料ＤはＳＲＮ膜とＳｉ３Ｎ４膜の積層構造でＲｔ＝０．４（ＳＲＮ膜＝４ｎｍ、Ｓｉ３Ｎ４膜＝６ｎｍ）であり、試料ＥもＳＲＮ膜とＳｉ３Ｎ４膜の積層構造でＲｔ＝０．６（ＳＲＮ膜＝６ｎｍ、Ｓｉ３Ｎ４膜＝４ｎｍ）である。各領域の印加電圧や測定条件は前記実施の形態１と同じである。
図１７に書込み特性の比較を、図１８に消去特性の比較を示す。前記実施の形態１と同様に、書換えを行っていない試料に１０回のベリファイ書換えを行った後に測定している。なお、ＰＶ＝５Ｖ、ＥＶ＝−２Ｖである。書込み特性は、全ての試料でほぼ同等の結果が得られている。一方、消去特性を比較すると、Ｒｔ＝０．４の試料Ｄが単層のＳｉ３Ｎ４膜からなる試料Ａよりも深いレベルまで消去できていることがわかる。逆に、Ｒｔ＝０．６の試料Ｅは単層のＳｉ３Ｎ４膜からなる試料Ａよりも浅いレベルまでしか消去できていないことがわかる。これも、前記実施の形態１で説明したように消去動作時のＯＮＯ膜のリーク電流が関与している。すなわち、Ｒｔ＝０．４の試料Ｄでは、前記実施の形態１の組成（ｘ＝０．０７）よりもＳｉを過剰に含んでいるＳＲＮ膜（組成ｘ＝０．２）を使用しているので、電子および正孔の局在をより緩和することができ、さらに、ＳＲＮ膜とＳｉ３Ｎ４膜の積層構造としているのでＯＮＯ膜のリーク電流もあまり問題とならないレベルにすることができる。このため、試料Ａよりも深いレベルまで消去できているのである。これに対し、Ｒｔ＝０．６の試料Ｅでは、電子および正孔の局在が緩和されているが、リーク電流を抑制するＳｉ３Ｎ４膜１０６ｂの膜厚に比べてＳＲＮ膜１０６ａの膜厚の割合が大きいため、ＯＮＯ膜のリーク電流が大きくなる。このため、電荷保持膜に正孔を注入する際、メモリゲート電極側から電子が流入してしまうので、試料Ａよりも浅いレベルまでしか消去できていないのである。このように、ＳＲＮ膜１０６ａとＳｉ３Ｎ４膜１０６ｂとを積層構造にすることで、ＳＲＮ膜１０６ａの組成ｘを大きくしながら、リーク電流を低減することができるが、Ｓｉ３Ｎ４膜１０６ｂの膜厚に対してＳＲＮ膜１０６ａの膜厚を大きくしすぎると、ＯＮＯ膜のリーク電流が問題となることがわかる。
図１９はｐ型Ｓｉ基板上に作製したＭＯＮＯＳキャパシタのリーク電流と電荷保持膜の膜厚比Ｒｔの関係を示す図である。キャパシタ絶縁膜（ＯＮＯ膜）の構成は、ボトムＳｉ酸化膜（４ｎｍ）/電荷保持膜（１０ｎｍ）/トップＳｉ酸化膜（６ｎｍ）である。Ｒｔ=０はＳｉ３Ｎ４単層膜、Ｒｔ＝１はＳＲＮ単層膜に対応する。なおＳＲＮ膜の膜組成は、ｘ＝０．２で一定である。実線は書込み電圧印加時におけるリーク電流、破線は消去電圧印加時のリーク電流であり、電圧印加後１００マイクロ秒経過時のリーク電流を示している。
図１９から明らかなように、電荷保持膜の膜厚比Ｒｔを大きくすると（ＳＲＮ膜の膜厚比大）リーク電流は増加する。前記実施の形態１で示したように、書込み／消去が遜色なく行えるＯＮＯ膜のリーク電流はＪｇ＝１μＡ/ｃｍ2以下である。書込み条件では３つの試料すべてが書込みを行えるリーク電流であるので、図１７に示した書込み特性に差は無い。一方、消去条件では、試料Ｅ（Ｒｔ＝０．６）だけがリーク電流の上限を超えている。このため、試料Ｅでは浅いレベルまでしか消去できないのである。リーク電流のＲｔ依存性は、トップＳｉ酸化膜側からの電子注入で説明できる。
図２０は消去動作後、一定時間が経過した時のバンドダイアグラムの模式図である。本実施の形態２では膜組成ｘ＝０．２と非常にリーク電流の大きいＳｉ過剰なＳＲＮ膜１０６ａを用いているが、リーク電流の小さいＳｉ３Ｎ４膜１０６ｂと積層構造にすることで、ＯＮＯ膜全体のリーク電流を大幅に低減することができている。しかし、図２０に示すように、電荷保持膜に保持していた電子がある程度消去されるとトップＳｉ酸化膜とＳｉ３Ｎ４膜にかかる電界は大きくなる。これは、抵抗率が小さいＳＲＮ膜の膜厚比（Ｒｔ）が大きくなるほど顕著になる。このため、Ｒｔを大きくするとメモリゲート電極側から注入される電子量が増大し、消去時の消去レベルが浅くなる。
したがって、ＳＲＮ膜を電荷保持膜の一部として用いる場合は、書込み動作と消去動作でリーク電流が増大しない範囲で、ＳＲＮ膜の組成と膜厚比を選択する必要がある。また、トップＳｉ酸化膜を少し厚めに設定し、電子のＦＮリークを抑制することで、ＳＲＮ膜の使用できる組成範囲および膜厚比を広くとることができる。
次に、書換え耐性に関する説明を行う。図２１に書換え回数に対するサブスレッショルド係数（Ｓ値）の変動の比較を、図２２に消去時間の増加比を示す。ここでは、書込み／消去が正常に行える試料Ａ(Ｓｉ３Ｎ４単層膜)と試料Ｄ（ＳＲＮ膜/Ｓｉ３Ｎ４膜、Ｒｔ＝０．４）の比較を行っている。なお、書換えはＰＶ＝５Ｖ、ＥＶ＝−１Ｖでベリファイ書換えとしている。図２２の消去時間増加比は、１回目の消去時間とｎ回目の消去時間との比で示している。両図から明らかなように、ＳＲＮ／Ｓｉ３Ｎ４積層膜の試料Ｄは、Ｓｉ３Ｎ４単層膜を用いた試料Ａに比べ、Ｓ値の変動量も消去時間増加比も小さくなる。これは、ＳＲＮ膜のＳｉ組成比が大きいため、書換えに伴う電子と正孔の局在が抑制されていることによる。
図２３と図２４はデータ保持特性の比較を示す図である。図２３は書込み側（ＰＶ＝５Ｖ）のデータ保持特性を示しており、図２４は消去側（ＥＶ＝−１Ｖ）のデータ保持特性を示している。両者とも初期からの電圧変動量でプロットしている。図２３の書込み側のデータ保持特性は無電圧、１５０℃の結果を示しており、図２４の消去側のデータ保持特性は、Ｖｍｇ＝１．５Ｖを印加し（バイアス加速リテンション）、２５℃の状態で測定した結果を示している。書込み側の特性は、Ｓｉ３Ｎ４単層膜とＳＲＮ／Ｓｉ３Ｎ４積層膜に顕著な差は無いが、消去側の特性は、ＳＲＮ／Ｓｉ３Ｎ４積層膜の方が良好な特性を示す。これは、前記実施の形態１と同様に、ＳＲＮ/Ｓｉ３Ｎ４積層膜を用いることで消去に必要な正孔注入量の増加を抑制できる結果、ボトムＳｉ酸化膜の劣化が抑制できるためである。
以上のように電荷保持膜をＳＲＮ膜とＳｉ３Ｎ４膜の積層膜にすることにより、リーク電流が増大しないＳｉ組成範囲を、ＳＲＮ単層膜を用いた場合よりも高くできるので、より電子と正孔の局在を低減して効率的に正孔と電子を再結合させることが可能となる。その結果、書換え耐性に、より優れた両電荷注入型のＭＯＮＯＳメモリを実現できる。
本実施の形態２においては、電荷保持膜の構成としてＳＲＮ膜とＳｉ３Ｎ４膜との積層構造としているが、現実にはＳＲＮ膜１０６ａとＳｉ３Ｎ４膜１０６ｂの間には薄いＳｉ酸化膜が存在する場合もある。これは、ＳＲＮ膜１０６ａとＳｉ３Ｎ４膜１０６ｂを異なる装置で形成する場合であり、大気中の酸素によりＳＲＮ膜１０６ａの表面に自然酸化膜が形成されるためである。もし、このようにＳＲＮ膜とＳｉ３Ｎ４膜の間にＳｉ酸化膜が存在していても、その膜厚が電子や正孔が直接トンネリングを起こす膜厚範囲であれば問題はない。すなわち、膜厚が１.５ｎｍ以下であれば本発明と同様の効果が得られる。
また、本実施の形態２では電荷保持膜の膜構成をＳｉ基板側からＳＲＮ膜とＳｉ３Ｎ４膜の積層膜として例示したが、電荷保持膜中のＳＲＮ膜の配置を換えても問題はない。例えば、Ｓｉ基板側からＳｉ３Ｎ４膜とＳＲＮ膜を積層する２層構造や、Ｓｉ３Ｎ４／ＳＲＮ／Ｓｉ３Ｎ４積層膜、ＳＲＮ／Ｓｉ３Ｎ４／ＳＲＮ積層膜などの３層構造でも適用可能である。但し、書込み／消去動作時のＯＮＯ膜のリーク電流が大きくなり過ぎない範囲で、ＳＲＮ膜の組成と膜厚比を設定する必要がある。
以上、本実施の形態２を例示して書込み特性、消去特性、書換え耐性およびデータ保持特性について記述してきたが、測定条件、測定環境の数値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。また、本発明においては、図１に示したようにメモリトランジスタが、選択トランジスタの側壁部に自己整合的に形成されている素子構造を例示したが、選択トランジスタのコントロールゲート電極が、メモリトランジスタに乗り上げる構造の素子を用いても、メモリトランジスタのメモリゲート電極が、選択トランジスに乗り上げた逆の素子構造を用いることも可能である。
なお、本実施の形態２における不揮発性メモリの製造方法も前記実施の形態１とほぼ同様である。異なる点は、電荷保持膜をＳＲＮ膜とＳｉ３Ｎ４膜の積層膜で形成する点である。このように構成されている電荷保持膜を形成するのは、例えば熱ＣＶＤ法を使用することができる。そして、原料ガスの流量比を調整することにより、ＳＲＮ膜とＳｉ３Ｎ４膜を積層して形成することができる。例えば、原料ガスとしてジクロルシランとアンモニアを用いる場合、ジクロルシランに対するアンモニアの流量比を１以下にすることで、ＳＲＮ膜を形成し、その後、ジクロルシランに対するアンモニアの流量比を５以上にすることで、Ｓｉ３Ｎ４膜を形成することができる。同様に、原料ガスとしてシランとアンモニアを用いる場合、シランに対するアンモニアの流量比を４以下にすることで、ＳＲＮ膜を形成し、その後、シランに対するアンモニアの流量比を５以上にすることで、Ｓｉ３Ｎ４膜を形成することができる。
（実施の形態３）
次に、図２５〜２７を用いて本発明の実施の形態３を説明する。本発明の実施の形態３である不揮発性メモリセルは、図２５に示したようにメモリトランジスタ１つで構成された不揮発性メモリであるが、基本的には前記実施の形態１で示したスプリットゲート型不揮発性メモリセルの、メモリトランジスタ領域とほぼ同じ構造である。実際には図２５の上層には配線が存在するが本図でも省略している。
不揮発性メモリセル（ＭＯＮＯＳメモリセル）は、Ｓｉ基板（半導体基板）上に設けたｐ型ウェル領域２０１、素子分離領域２０２、ドレイン領域２０７となるｎ型拡散層（ｎ型半導体領域）、ソース領域２０８となるｎ型拡散層（ｎ型半導体領域）、容量絶縁膜およびゲート電極２０６となるｎ型多結晶Ｓｉ膜を有した１つのＭＯＳトランジスタから構成されている。そして、ゲート電極２０６の両側の側壁には、サイドウォール２０９が形成されている。
不揮発性メモリセルの書込みは、ソース領域２０８近傍で発生させるチェネルホットエレクトロンを用い、消去にはソース２０８端で発生させるホットホールを用いる。両電荷ともに、電荷保持膜２０４へ注入される。本実施の形態２における不揮発性メモリセルの書込み、消去、読出し条件の一例を図２７に示す。
容量絶縁膜は、下層電位障壁膜となるボトムＳｉ酸化膜２０３、電荷保持膜２０４、上層電位障壁膜となるトップＳｉ酸化膜２０５から構成されている。ボトムＳｉ酸化膜２０３およびトップＳｉ酸化膜２０５の膜厚は、それぞれ、４ｎｍ、６ｎｍである。
前記実施の形態１で示したような、選択トランジスタを有するＭＯＮＯＳメモリ（スプリットゲート型）は、非選択セルの読出し電流を選択トランジスタでカットオフできるため、メモリトランジスタのしきい電圧を０Ｖ以下まで下げることが可能である。また、読出し速度は、低電圧で動作する高性能の選択トランジスタで制御できるため、高速読み出しが可能という利点がある。
一方、本実施の形態３で示すような選択トランジスタを具備しないＭＯＮＯＳメモリは、選択セルと非選択セルに同じ読出し電圧が印加されるため、読出しの制約上、しきい電圧（Ｖｔｈ）を小さく設定することができない（約２Ｖ）。また、読出しも高電圧が必要なメモリトランジスタの性能で決まるため、スプリットゲート型のような高速読出しは困難である。但し、電子と正孔の空間的な捕獲分布が非常に近いため、スプリットゲート型に比べ両電荷の局在を抑制でき、書換え耐性に優れている利点がある。
本実施の形態３では、図２６に示すように電荷保持膜の組成と膜厚比が異なる３つの試料（Ａ、Ｆ、Ｇ）を準備する。試料Ａは化学量論比のＳｉ３Ｎ４単層膜、試料ＦはＳＲＮ単層膜（組成ｘ＝０．０７）、試料ＧはＳＲＮ／Ｓｉ３Ｎ４積層膜（膜厚比Ｒｔ＝０．４、組成ｘ＝０．２）である。本実施の形態３では、電荷保持膜２０４以外の膜構成および製造プロセスは全て同じとしている。
本実施の形態３においても、前記実施の形態１と同様に、書込み特性、消去特性、書換え特性および書換え後のデータ保持特性の比較を行っている。その結果、ＳＲＮ単層膜を用いた試料ＦおよびＳＲＮ/Ｓｉ３Ｎ４積層膜を用いた試料Ｇは、Ｓｉ３Ｎ４単層膜の試料Ａに比べ、消去側のデータ保持特性が大幅に改善している。これにより、書換え回数を飛躍的に向上することができる。
以上のように、書込み動作および消去動作においてリーク電流が増大しない範囲でＳｉ組成を大きくしたＳＲＮ膜を電荷保持膜として用いることにより、ＭＯＮＯＳメモリのセル構造に関わらず、書換え耐性に優れた両電荷注入型のＭＯＮＯＳメモリを実現することができる。すなわち、両電荷書換え型（電子注入による書込み、正孔注入による消去）の不揮発性半導体記憶装置の性能向上を図ることができる。特に、書換えに伴う電荷注入量の増加を抑制することが可能となり、書換え耐性や電荷保持特性の向上を図ることができる。
なお、図２７に示した電圧条件の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。また、実施の形態１〜３に示すＭＯＮＯＳメモリ構造に限らず、本発明は両電荷注入を用いるＭＯＮＯＳメモリ全般に用いることも無論可能である。
次に、本実施の形態３における不揮発性メモリの製造方法について説明する。まず、Ｓｉ基板（半導体基板）に素子を分離するための素子分離領域を形成する。この素子分離領域は、例えば、Ｓｉ基板に溝を形成し、この溝内を含むＳｉ基板上にＳｉ酸化膜を形成した後、化学的機械的研磨法を用いて溝内にだけＳｉ酸化膜を残すＳＴＩ法で形成することができる。
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、素子分離領域の間の活性領域にｐ型ウェルを形成する。ｐ型ウェルは、例えばホウ素などのｐ型不純物をＳｉ基板に導入することにより形成される。
次に、Ｓｉ基板上に、ボトムＳｉ酸化膜（第１の電位障壁膜）を形成する。このボトムＳｉ酸化膜は、例えばＳｉ酸化膜からなり、例えば熱酸化法を使用して形成することができる。そして、ボトムＳｉ酸化膜上に、電荷保持膜を形成する。電荷保持膜は、化学量論的にＳｉを過剰に含むＳｉ窒化膜であるＳＲＮ膜から形成される。このＳＲＮ膜の形成には、例えば熱ＣＶＤ法が使用される。この熱ＣＶＤ法において、原料ガスは、シリコン化合物と窒素化合物が用いられる。具体的に、原料ガスとしてシランとアンモニアあるいはジクロルシランとアンモニアが使用される。この原料ガスは、化学量論的なＳｉ窒化膜であるＳｉ３Ｎ４膜を形成する場合と同様であるが、それぞれのガスの流量比を変えることによってＳＲＮ膜を形成している。化学量論的にＳｉを過剰に含むＳｉ窒化膜であるＳＲＮ膜を形成する場合、シランに対するアンモニアの流量比を４以下、あるいはジクロルシランに対するアンモニアの流量比を１以下にして行なわれる。
続いて、電荷保持膜上にトップＳｉ酸化膜（第２の電位障壁膜）を形成する。このトップＳｉ酸化膜もボトムＳｉ酸化膜と同様に、例えばＳｉ酸化膜から形成され、例えば熱酸化法を用いて形成される。
その後、トップＳｉ酸化膜上に多結晶Ｓｉ膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより、ゲート電極を形成する。パターニングでは、ボトムＳｉ酸化膜、電荷保持膜、トップＳｉ酸化膜および多結晶Ｓｉ膜が順次加工される。そして、ゲート電極の両側のＳｉ基板内にソース領域およびドレイン領域を形成する。続いて、ゲート電極の側壁にサイドウォールを形成した後、層間絶縁膜および配線を形成することにより、不揮発性メモリを形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、本発明の不揮発性メモリは、マイクロコンピュータに用いるなど種々の装置に搭載可能である。
本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用することができる。
本発明の実施の形態１である不揮発性メモリの要部断面図である。 組成の異なる電荷保持膜の屈折率特性を示す表である。 実施の形態１における不揮発性メモリの動作条件の一例を示す表である。 実施の形態１における書込み特性の比較を示すグラフである。 実施の形態１における消去特性の比較を示すグラフである。 ＳＲＮ膜の組成とＭＯＮＯＳキャパシタのリーク電流との関係を示すグラフである。 消去電圧印加時の不揮発性メモリのバンドダイアグラムを示す図である。 書換え回数とサブスレッショルド係数との関係を示すグラフである。 書換え回数と消去時間増加比との関係を示すグラフである。 書込みにおけるデータ保持特性を示すグラフである。 消去におけるデータ保持特性を示すグラフである。 実施の形態１における不揮発性メモリの製造工程を示すフローチャートである。 実施の形態１におけるＳＲＮ膜の製造工程を示すフローチャートである。 ＳＲＮ膜の製造時における原料ガスの流量比と屈折率との関係を示すグラフである。 実施の形態２における不揮発性メモリの容量絶縁膜の構成を示す断面図である。 実施の形態２における電荷保持膜の形成条件を示す表である。 実施の形態２における書込み特性の比較を示すグラフである。 実施の形態２における消去特性の比較を示すグラフである。 ＳＲＮ膜とＳｉ３Ｎ４膜の膜厚比とＭＯＮＯＳキャパシタのリーク電流との関係を示すグラフである。 消去電圧印加時の不揮発性メモリのバンドダイアグラムを示す図である。 書換え回数とサブスレッショルド係数との関係を示すグラフである。 書換え回数と消去時間増加比との関係を示すグラフである。 書込みにおけるデータ保持特性を示すグラフである。 消去におけるデータ保持特性を示すグラフである。 実施の形態３における不揮発性メモリの要部断面図である。 実施の形態３における電荷保持膜の形成条件を示す表である。 実施の形態３における不揮発性メモリの動作条件の一例を示す表である。 本発明者らが検討した不揮発性メモリの要部断面図である。 本発明者らが検討した不揮発性メモリのバンドダイアグラムを示す図である。 本発明者らが検討した不揮発性メモリにおいて、電子と正孔の注入場所を説明する図である。 本発明者らが検討した不揮発性メモリにおいて、電荷保持膜中の電子と正孔の捕獲分布を示す図である。 本発明者らが検討した不揮発性メモリにおいて、電荷保持膜中の電子と正孔の書換えに伴う分布を示す図である。 本発明者らが検討した不揮発性メモリにおいて、書換えに伴うサブスレッショルド値の劣化を示す図である。 組成の異なるＳＲＮ膜の絶縁耐圧とリーク電流の関係を示すグラフである。 ＳＲＮ膜の絶縁耐圧とＳＲＮ膜の組成の関係を示すグラフである。 本発明の不揮発性メモリにおいて、電荷保持膜中に捕獲された電子と正孔の分布を示す図である。
符号の説明
１０１ ｐ型ウェル領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ コントロールゲート電極
１０５ ボトムＳｉ酸化膜
１０６ 電荷保持膜
１０６ａ ＳＲＮ膜
１０６ｂ Ｓｉ３Ｎ４膜
１０７ トップＳｉ酸化膜
１０８ メモリゲート電極
１０９ ソース領域
１１０ ドレイン領域
１１１ サイドウォール
２０１ ｐ型ウェル領域
２０２ 素子分離領域
２０３ ボトムＳｉ酸化膜
２０４ 電荷保持膜
２０５ トップＳｉ酸化膜
２０６ ゲート電極
２０７ ドレイン領域
２０８ ソース領域
２０９ サイドウォール
３０１ Ｓｉ基板
３０２ 素子分離領域
３０３ ゲート絶縁膜
３０４ コントロールゲート電極
３０５ Ｓｉ酸化膜
３０６ Ｓｉ窒化膜
３０７ Ｓｉ酸化膜
３０８ メモリゲート電極
３０９ ソース領域
３１０ ドレイン領域

Claims (18)

  1. （ａ）半導体基板中に形成された第１および第２半導体領域と、
    （ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
    （ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
    （ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜とを備え、
    （ｅ）前記第２絶縁膜は、前記半導体基板上に形成された第1の電位障壁膜と、前記第１の電位障壁膜の上部に形成された電荷保持膜と、前記電荷保持膜の上部に形成された第２の電位障壁膜よりなり、
    前記電荷保持膜に電子を注入することで情報の書込みを行い、正孔を注入することで情報の消去を行う不揮発性半導体記憶装置であって、
    前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜を有することを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜よりなる単層膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜と、化学量論的な組成のＳｉ窒化膜との積層膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記電荷保持膜は、化学量論的な組成のＳｉ３Ｎ４膜よりもシリコンを過剰に含むＳｉ窒化膜を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. （ａ）半導体基板中に形成された第１および第２半導体領域と、
    （ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された導電体と、
    （ｃ）前記導電体と前記半導体基板との間に形成された絶縁膜とを備え、
    （ｄ）前記絶縁膜は、前記半導体基板上に形成された第1の電位障壁膜と、前記第１の電位障壁膜の上部に形成された電荷保持膜と、前記電荷保持膜の上部に形成された第２の電位障壁膜よりなり、
    前記電荷保持膜に電子を注入することで情報の書込みを行い、正孔を注入することで情報の消去を行う不揮発性半導体記憶装置であって、
    前記電荷保持膜は、化学量論的にＳｉを過剰に含むＳｉ窒化膜を有することを特徴とする不揮発性半導体記憶装置。
  6. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜よりなる単層膜であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜と、化学量論的な組成のＳｉ窒化膜との積層膜であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
  8. 前記電荷保持膜は、化学量論的な組成のＳｉ３Ｎ４膜よりもシリコンを過剰に含むＳｉ窒化膜を有することを特徴とする請求項５記載の不揮発性半導体記憶装置。
  9. 前記電荷保持膜への電子および正孔の注入に、前記半導体基板中で発生し、前記第１の電位障壁膜の障壁ポテンシャルを超えるエネルギーを有するホットエレクトロンおよびホットホールを用いることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. 前記電荷保持膜は、化学量論的な組成であるＳｉ窒化膜の組成ばらつきを超えた範囲でシリコンを過剰に含んでいることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  11. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜と、化学量論的な組成のＳｉ窒化膜との２層膜あるいは３層膜であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
  12. 前記電荷保持膜は、堆積膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  13. 電荷を保持する電荷保持膜に電子を注入することで情報の書込みを行い、正孔を注入することで情報の消去を行う不揮発性半導体記憶装置の製造方法であって、
    （ａ）半導体基板上に第１の電位障壁膜を形成する工程と、
    （ｂ）前記第１の電位障壁膜上に電荷保持膜を形成する工程と、
    （ｃ）前記電荷保持膜上に第２の電位障壁膜を形成する工程と、
    （ｄ）前記第２の電位障壁膜上に導電体膜を形成する工程と、
    （ｅ）前記第１の電位障壁膜、前記電荷保持膜、前記第２の電位障壁膜および前記導電体膜をパターニングする工程と、
    （ｆ）前記半導体基板中に第１および第２半導体領域を形成する工程とを備え、
    前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  14. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜よりなる単層膜であることを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
  15. 前記電荷保持膜は、化学量論的にシリコンを過剰に含むＳｉ窒化膜と、化学量論的な組成のＳｉ窒化膜との積層膜であることを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
  16. 前記電荷保持膜は、シリコン化合物と窒素化合物を原料とする化学気相成長法で形成することを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
  17. 前記電荷保持膜は、ジクロルシランとアンモニアを原料とする化学気相成長法で形成し、前記ジクロルシランに対する前記アンモニアの流量比が１以下である条件で形成することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
  18. 前記電荷保持膜は、シランとアンモニアを原料とする化学気相成長法で形成し、前記シランに対する前記アンモニアの流量比が４以下である条件で形成することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
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