JP2004363513A

JP2004363513A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2004363513A
Application number: JP2003163334A
Authority: JP
Inventors: Katsumi Mori; 克己森
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-06-09
Filing date: 2003-06-09
Publication date: 2004-12-24

Abstract

【課題】良好なメモリ特性を示す半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明の半導体記憶装置１００は、半導体層１０と、前記半導体層１０の上方に設けられた第１絶縁層１２、電荷捕捉層１４、および第２絶縁層１６からなる積層体２０を介して設けられたゲート電極３０と、少なくとも前記積層体２０の側壁に設けられた保護膜３２と、前記ゲート電極３０の側方に設けられたサイドウォール絶縁層４０と、前記半導体層１０に設けられた不純物領域５０，５２と、を含む。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特性の良好なＭＯＮＯＳ型の半導体記憶装置およびその製造方法に関する。
【０００２】
【背景技術】
電気的に書込および消去可能な不揮発性の半導体記憶装置は、メモリへの電力が排除されても、格納されたデータを保持することができる。そのような、半導体記憶装置の一つに、ＭＯＮＯＳ型の半導体記憶装置がある。
【０００３】
図５に従来の例にかかるＭＯＮＯＳ型の半導体記憶装置１０００を示す。半導体記憶装置１０００では、半導体基板１１０の上に、ＯＮＯ膜１２０を介してゲート電極１３０が形成されている。そして、ゲート電極１３０の側面および、サイドウォール絶縁層１４０が形成されている半導体基板１１０の表面には、熱酸化膜１３２が形成されている。半導体基板１１０においては、ゲート電極１３０の側方にＬＤＤ構造を有する不純物層１５０，１５２（ソース領域もしくはドレイン領域）が形成されている。
【０００４】
この図５に示す半導体記憶装置の動作においては、ゲート電極１３０およびドレイン領域１５２に所定の電圧を印加することで、ドレイン領域１５２近傍でホットエレクトロンを発生させ、このホットエレクトロンがＯＮＯ膜１２０の窒化シリコン膜に捕捉されることにより、書き込みが行なわれる。このとき、ホットエレクトロンはＯＮＯ膜１２０の側面近傍にトラップされることとなる。
【０００５】
【発明が解決しようとする課題】
上述の半導体記憶装置１０００において、熱酸化膜１３２は、ゲート電極１３０のパターニングの際のエッチングのダメージの回復や、結晶欠陥の修復の役割を果す。しかし、この熱酸化膜１３２は、ＯＮＯ膜１２０の側面には形成されない。そのため、ＯＮＯ膜１２０の側面のエッチングダメージや結晶欠陥は回復されることなく残存することになる。その結果、電子を良好にトラップすることができず、メモリ特性が低下してしまうことがある。
【０００６】
本発明の目的は、良好なメモリ特性を示す半導体記憶装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（１）本発明の半導体記憶装置は、半導体層と、
前記半導体層の上方に設けられた第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体を介して設けられたゲート電極と、
少なくとも前記積層体の側壁に設けられた保護膜と、
前記ゲート電極の側方に設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物層と、を含む。
【０００８】
本発明の半導体記憶装置によれば、積層体の側面は、保護膜に覆われている。背景技術の欄において説明したように、本発明にかかる半導体記憶装置においては、ゲート電極の端面近傍の積層体の電荷捕捉膜に、電荷がトラップされることで書き込みが行なわれる。このとき、積層体の端面にパターニングの際のエッチングダメージや結晶欠陥が存在することにより、トラップされた電荷が抜けてしまいメモリ特性を劣化させてしまうことがある。しかし、本発明の半導体記憶装置によれば、少なくとも積層体の側面には保護膜が形成されており、そのような問題を回避することができる。その結果、特性の良好な半導体記憶装置を提供することができる。
【０００９】
本発明は、下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体記憶装置において、前記ゲート電極の側面には、前記保護膜が設けられていることができる。
【００１１】
（Ｂ）本発明の半導体記憶装置において、前記保護膜は、ＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜もしくはＬＴＯ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜であることができる。この態様によれば、保護膜として、緻密な膜質を有するＨＴＯ膜もしくはＬＴＯ膜が用いられているため、積層体の側面の結晶状態を良好にすることができる。その結果、信頼性の高い半導体記憶装置を提供することができる。
【００１２】
（２）本発明の半導体記憶装置の製造方法は、半導体層の上方に第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体を介してゲート電極を形成する工程と、
少なくとも前記積層体の側面に保護膜を形成する工程と、
前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含む。
【００１３】
本発明の半導体記憶装置の製造方法によれば、積層体およびゲート電極をパターニングした後に、保護膜を形成する工程が設けられている。そのため、少なくとも積層体の端面のエッチングダメージなどを回復させることができ、良好な積層体を形成することができる。その結果、積層体の電荷捕捉層にトラップされた電荷を良好に捕捉することができ、メモリ特性の向上した半導体装置を製造することができる。
【００１４】
本発明の半導体装置の製造方法において、前記保護膜として、ＨＴＯ膜もしくはＬＴＯ膜を形成することができる。この態様によれば、ＨＴＯ膜もしくはＬＴＯ膜は、通常のＣＶＤ法により酸化膜を形成する場合と比して反応性の高い条件で成膜されるため、積層体の側面に生じたダメージの回復を良好に行なうことができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１６】
１．半導体記憶装置
図１は、本実施の形態にかかる半導体記憶装置を模式的に示す断面図である。半導体記憶装置１００では、半導体基板１０の上方に、第１絶縁層１２、電荷捕捉層１４および第２絶縁層１６からなる積層体２０を介してゲート電極３０が形成されている。この積層体２０は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が積層されたＯＮＯ膜を用いることができる。ゲート電極３０および積層体２０の両側面は、保護膜３２により覆われている。保護膜３２は、ＨＴＯ膜もしくはＬＴＯ膜、またはこれらの積層膜を用いることができる。ゲート電極３０の両側方には、保護膜３２を介してサイドウォール絶縁層４０が形成されている。ゲート電極３０の側方の半導体基板１０には、ＬＤＤ構造を有するソース領域５０およびドレイン領域５２が設けられている。
【００１７】
２．メモリの動作方法
次に、本発明の半導体記憶装置１００の動作方法について説明する。
【００１８】
たとえば、図１に示した半導体記憶装置１００の書き込み動作は次のように行なわれる。ソース領域５０を０Ｖとし、ドレイン領域５２とゲート電極３０に適当な正電圧を印加してトランジスタをオンさせ、ドレイン領域５２の近傍で発生するホットエレクトロンを注入し、積層体２０のシリコン窒化膜１４中へ電子をトラップさせることにより書込みが行なわれる。また、消去動作については次のように行なわれる。シリコン窒化膜１４中にトラップされた電子を引抜く消去動作は、半導体基板１０、ソース領域５０、あるいはドレイン領域５２側へのトンネル放出によるか、ソース領域５０、あるいはドレイン領域５２近傍からのホットホール注入による電荷の中和によって行われている。たとえば、ドレイン領域５２へ７Ｖ、ゲート電極３０へ−３Ｖ、ソース領域５０へ３Ｖを印加し、ドレイン領域５２近傍の基板内で発生するバンド間トンネル現象によるホットホールを、シリコン窒化膜１４中へ注入することにより消去動作が行なわれる。
【００１９】
３．半導体記憶装置の製造方法
次に、図２〜図４を参照しながら、図１に示す半導体記憶装置の製造方法について説明する。図２〜図４は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。図２〜図４において、図１で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００２０】
（１）まず、半導体層１０の表面に、第１絶縁層、電荷捕捉層および第２絶縁層からなる積層体２０を形成する（図２参照）。
【００２１】
積層体２０の形成では、最初に、半導体層である半導体基板１０半の表面に、酸化シリコンからなる第１絶縁層１２ａを熱酸化法により成膜する。ここで、第１絶縁層１２ａの形成に、熱酸化法のかわりにＣＶＤ法を用いてもよい。
【００２２】
次に、第１絶縁層１２ａに対しアニール処理を施す。このアニール処理は、ＮＨ_３ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第１絶縁層１２ａ上に、窒化シリコンからなる電荷捕捉層１４ａを堆積する際に、電荷捕捉層１４ａが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層１４ａを、ＣＶＤ法によって成膜する。
【００２３】
次に、酸化シリコンからなる第２絶縁層１６ａを、ＣＶＤ法で形成する。この第２絶縁層１６ａは、ＩＳＳＧ（ＩＮ‐ｓｉｔｕＳｔｅａｍＧｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００２４】
なお、上記工程において、電荷捕捉層１４ａと第２絶縁層１６ａとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、特性の良好な半導体記憶装置が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００２５】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図２に示すように、積層体２０ａが得られる。
【００２６】
次いで、積層体２０ａの上に、導電層３０ａ３０ａを堆積する。導電層３０ａとしては、たとえば、ポリシリコン層を形成することができる。ついで、導電層３０ａをパターニングしてゲート電極３０を形成する。具体的には、まず、導電層３０ａの上に所定のパターンを有するレジスト層Ｒ１を形成する。
【００２７】
（２）次に、図３に示すように、レジスト層Ｒ１をマスクとして導電層３０ａをエッチングする。これにより、所定のパターンを有するゲート電極３０を形成する。また、図３に示すように、ゲート電極３０のパターニングの際には、積層体２０ａもパターニングされ、積層体２０が形成される。
【００２８】
次に、半導体層１０に、不純物領域５０ａ，５２ａを形成する。不純物領域５０ａ，５２ａは、少なくともゲート電極３０をマスクとして所定の導電型の不純物を導入することにより形成される。
【００２９】
ついで、ゲート電極３０および積層体２０の両側壁に保護膜３２ａを形成する。保護膜３２ａとしては、ＨＴＯ膜またはＬＴＯ膜もしくはこれらの積層膜を挙げることができる。ＨＴＯ膜は、たとえば、原料ガスとしてジクロロシランを含むガスを用いて、ＬＰＣＶＤ法により形成することができる。ＨＴＯ膜もしくはＬＴＯ膜は、通常のＣＶＤ法により酸化膜を形成する場合と比して反応性が高い条件で形成されるため、ゲート電極３０の側面およびＯＮＯ膜からなる積層体２０の側面のダメージや結晶欠陥を良好に回復させることができる。
【００３０】
（３）次に、ゲート電極３０の両側壁に、サイドウォール絶縁層４０を形成する（図１参照）。サイドウォール絶縁層４０の形成においては、まず、図４に示すように、サイドウォール絶縁層４０を形成するための絶縁層４０ａを全面に形成する。次いで、図４に示すように、この絶縁層４０ａを異方性エッチングする。これにより、ゲート電極３０の両側壁に、サイドウォール絶縁層４０が形成される。また、サイドウォール絶縁層４０の形成において、保護膜３２ａは共にパターニングされ、ゲート電極３０および積層体２０の側面と、サイドウォール絶縁層４０が形成されている半導体基板１０の上とに保護膜３２が形成されることとなる。
【００３１】
ついで、サイドウォール絶縁層４０の側方の半導体基板に不純物領域５０ｂ，５２ｂを形成する。不純物領域５０ｂ，５２ｂは、具体的には、サイドウォール絶縁層４０をマスクとして、所定の導電型の不純物を半導体基板１０に導入することにより形成される。この不純物領域５０ｂ，５２ｂの不純物の濃度は、既に形成している不純物領域５０ａ，５２ａの不純物の濃度よりも高く設定する。これにより、低濃度の不純物領域５０ａ，５２ａと、高濃度の不純物領域５０ｂ，５２ｂからなるＬＤＤ構造を有する不純物領域５０，５２を形成することができる。
【００３２】
以上の工程により、本実施の形態にかかる半導体記憶装置１００を製造することができる。
【００３３】
本実施の形態の半導体記憶装置およびその製造方法は、以下の利点を有する。
【００３４】
（Ａ）本実施の形態の半導体記憶装置１００によれば、ゲート電極３０の側面のみならず積層体（ＯＮＯ膜）２０の側面においてもＬＴＯ膜もしくはＨＴＯ膜からなる保護膜３２が形成されている。背景技術の欄において説明したように、本発明の半導体記憶装置１００では、ゲート電極３０の端面近傍の積層体２０の電荷捕捉膜１４に、電荷がトラップされることで書き込みが行なわれる。このとき、積層体２０の端面にパターニングの際のエッチングダメージや、結晶欠陥が存在することにより、トラップされた電荷が抜けてしまい、メモリ特性を劣化させてしまうことがある。しかし、本実施の形態の半導体記憶装置１００によれば、積層体２０の側面においても保護膜３２が形成されており、そのような問題を回避することができる。その結果、特性の良好な半導体記憶装置１００を提供することができる。
【００３５】
（Ｂ）また、本実施の形態の半導体記憶装置１００の製造方法によれば、積層体（ＯＮＯ膜）２０およびゲート電極３０をパターニングした後に、ＨＴＯ膜もしくはＬＴＯ膜からなる保護膜３２ａを全面に形成している。これにより、少なくとも積層体２０の側面に保護膜３２を形成することができる。また、保護膜３２としては、ＨＴＯ膜もしくはＬＴＯ膜を形成しているが、ＨＴＯ膜は、たとえば、ＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成され、通常のＣＶＤ法により酸化膜を形成する場合と比して反応性が高い条件で行なうことができる。そのため、積層体２０の端面に生じたエッチングダメージなどを回復することでき、また、緻密な保護膜を形成することができる。その結果、トラップされた電荷の消失を防ぐことができ、特性の良好な半導体記憶装置１００を製造することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【図２】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図３】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図４】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図５】従来の例にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【符号の説明】
１０半導体基板、１２第１絶縁層、１４電荷捕捉層、１６第３絶縁層、２０積層体、３０ゲート電極、３２保護膜、４０サイドウォール絶縁層、５０，５２不純物領域、１００半導体記憶装置

Claims

半導体層と、
前記半導体層の上方に設けられた第１絶縁層、電荷捕捉層および第２絶縁層を有する積層体と、
前記積層体を介して設けられたゲート電極と、
少なくとも前記積層体の側壁に設けられた保護膜と、
前記ゲート電極および前記積層体の側方に設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物層と、を含む、半導体記憶装置。
請求項１において、
前記ゲート電極の側面には、前記保護膜と連続する保護膜が設けられている、半導体記憶装置。
請求項１または２において、
前記保護膜は、ＨＴＯ膜もしくはＬＴＯ膜である、半導体記憶装置。
半導体層の上方に第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体を介してゲート電極を形成する工程と、
少なくとも前記積層体の側面に保護膜を形成する工程と、
前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含む、半導体記憶装置の製造方法。
請求項４において、
前記保護膜として、ＨＴＯ膜もしくはＬＴＯ膜を形成する、半導体記憶装置の製造方法。