KR100907931B1 - 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 - Google Patents

라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 Download PDF

Info

Publication number
KR100907931B1
KR100907931B1 KR1020070111728A KR20070111728A KR100907931B1 KR 100907931 B1 KR100907931 B1 KR 100907931B1 KR 1020070111728 A KR1020070111728 A KR 1020070111728A KR 20070111728 A KR20070111728 A KR 20070111728A KR 100907931 B1 KR100907931 B1 KR 100907931B1
Authority
KR
South Korea
Prior art keywords
oxide film
dual gate
gate oxide
film formation
formation method
Prior art date
Application number
KR1020070111728A
Other languages
English (en)
Other versions
KR20090045750A (ko
Inventor
김용수
양홍선
조흥재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111728A priority Critical patent/KR100907931B1/ko
Priority to US12/163,911 priority patent/US20090117751A1/en
Publication of KR20090045750A publication Critical patent/KR20090045750A/ko
Application granted granted Critical
Publication of KR100907931B1 publication Critical patent/KR100907931B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/09Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42Simultaneous manufacture of periphery and memory cells
    • H10B41/43Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법에 관한 것으로, 본 발명의 라디칼 산화막 형성 방법은, 기판상에 라디칼 산화 공정에 의한 산화막을 형성하는 단계; 및 O2를 이용하여 상기 산화막을 열처리하는 단계를 포함하고, 상술한 본 발명에 의한 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법은, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있다.
라디칼 산화, 듀얼 게이트 산화막, 불완전 결합, 습식 케미컬, 열처리

Description

라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법{METHOD FOR FORMING RADICAL OXIDE AND METHOD FOR FORMING DUAL GATE OXIDE USING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법에 관한 것이다.
종래에 디램(DRAM) 소자의 게이트 산화막 또는 플래쉬 메모리(Flash Memory) 소자의 터널 산화막 등은 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation) 공정에 의하여 형성되었다. 그러나, 건식 산화 또는 습식 산화 공정을 이용하는 경우 발생하는 산화막 내의 전자 트랩(trap)을 감소시키기 위하여, 최근에는 산소 라디칼 및 수소 라디칼을 이용하는 라디칼 산화(radical oxidation) 공정으로 게이트 산화막 또는 터널 산화막 등을 형성하고 있다. 라디칼 산화 공정에 의한 산화막(이하, 라디칼 산화막)이 건식 또는 습식 산화 공정에 의한 산화막에 비하여 전기적, 물리적으로 향상된 특징을 가짐은 잘 알려진 사실이다.
그러나, 이러한 라디칼 산화 공정시 사용되는 수소 라디칼은 매우 강한 반응성을 갖기 때문에, 라디칼 산화막 내부에 수소 베이스(H-based)의 불완전 결합(defective bond), 예컨대 Si-OH 결합 또는 Si-H 결합을 생성시킨다(도1 참조).
한편, 최근 하나의 칩 내에 여러가지 동작 전압을 갖는 회로들이 필요하게 되면서 이를 구현하기 위하여 트랜지스터의 게이트 산화막 두께를 달리 형성할 것이 요구되고 있다. 그에 따라, 서로 다른 동작 전압이 요구되는 영역(예를 들어, 반도체 메모리 소자의 셀 영역과 주변회로 영역)에서 각각 다른 두께를 갖는 게이트 산화막(예를 들어, 셀 영역에서는 주변회로 영역에서보다 더욱 두꺼운 게이트 산화막)을 형성함으로써 소자의 고속 동작을 가능하게 하는 듀얼 게이트 산화막 형성 공정이 널리 이용되고 있다.
도2a 내지 도2f는 종래 기술에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 두꺼운 산화막이 형성될 제1 영역(A)과 제1 영역(A)에서보다 얇은 산화막이 형성될 제2 영역(B)을 갖는 반도체 기판(20) 상에 1차 라디칼 산화 공정에 의한 제1 산화막(21)을 형성한다.
도2b에 도시된 바와 같이, 제1 산화막(21) 상에 제2 영역(B)을 노출시키는 포토레지스트 패턴(22)을 형성한다.
도2c 및 도2d에 도시된 바와 같이, 포토레지스트 패턴(22)을 베리어로 제2 영역(B)의 제1 산화막(21)을 제거하고, 잔류하는 포토레지스트 패턴(22)을 제거한 다. 이때, 제1 산화막(21)의 제거 및 포토레지스트 패턴(22)의 제거는 BOE(NH4F + HF) 또는 CLN B(H2SO4 + H2O2 + H20) 등과 같은 습식 케미컬(wet chemical)을 이용하여 수행된다.
도2e에 도시된 바와 같이, 2차 라디칼 산화 공정을 수행하여 제2 영역(B)의 반도체 기판(20) 상에 제1 영역(A)의 산화막보다 얇은 두께를 갖는 제2 산화막(23)을 형성한다.
도2f에 도시된 바와 같이, 제1 산화막(21) 및 제2 산화막(23) 상에 폴리실리콘 등과 같은 물질로 이루어지는 게이트 전극(24)을 형성한다.
그러나, 이와 같은 종래 기술에 따른 듀얼 게이트 산화막 형성 공정은 다음과 같은 문제점을 갖는다.
제1 산화막(21)은 H2 및 O2를 이용하는 라디칼 산화 공정에 의하여 형성되기 때문에, 도1을 참조하여 전술한 바와 같이, 제1 산화막(21) 내부에는 수소 베이스의 불완전 결합이 존재하게 된다. 따라서, 제1 산화막(21) 제거 공정 및 포토레지스트 패턴(22) 제거 공정에 있어서(도2c 및 도2d 참조), 제1 산화막(21)이 습식 케미컬에 의한 어택(attack)을 받게 되는 경우 이러한 불완전 결합으로 인하여 크게 손실(loss)되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있는 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 라디칼 산화막 형성 방법은, 기판상에 라디칼 산화 공정에 의한 산화막을 형성하는 단계; 및 O2를 이용하여 상기 산화막을 열처리하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 듀얼 게이트 산화막 형성 방법은, 두꺼운 산화막이 형성될 제1 영역 및 상기 제1 영역보다 얇은 산화막이 형성될 제2 영역을 갖는 기판상에 1차 라디칼 산화 공정에 의한 제1 산화막을 형성하는 단계; O2를 이용하여 상기 제1 산화막을 열처리하는 단계; 상기 제2 영역의 상기 제1 산화막을 선택적으로 제거하는 단계; 및 2차 라디칼 산화 공정을 수행하여 상기 제2 영역의 상기 기판상에 상기 제2 산화막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법은, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 두꺼운 산화막이 형성될 제1 영역(A)과 제1 영역(A)보다 얇은 산화막이 형성될 제2 영역(B)을 갖는 반도체 기판(30) 상에 1차 라디칼 산화 공정에 의한 제1 산화막(31)을 형성한다. 이때, 제1 산화막(31)의 두께는 20~100Å 정도인 것이 바람직하다. 1차 라디칼 산화 공정은 열산화 방식 또는 플라즈마 산화 방식으로 수행될 수 있다. 1차 라디칼 산화 공정이 열산화 방식으로 수행되는 경우에는, 700℃ 이상의 온도 및 0.5Torr 이하의 압력에서 H2/O2 또는 D2/O2를 이용하는 것이 바람직하다. 또는, 1차 라디칼 산화 공정이 플라즈마 산화 방식으로 수행되는 경우에는, 700℃ 이하의 온도 및 300Torr 이하의 압력에서 비활성 가스(예를 들어, Ar 또는 Xe) 플라즈마에 산소 포함 가스(예를 들어, O2, H2O, D20, NO 또는 N2O)를 주입하여 수행되는 것이 바람직하다.
이와 같은 1차 라디칼 산화 공정에 의하여 형성된 제1 산화막(31) 내부에는 수소 베이스의 불완전 결합이 존재하여 후속 습식 케미컬에 의한 어택시 손실되기 쉽다. 따라서, 제1 산화막(31) 형성 공정 후, 제1 산화막(31) 내부에 존재하는 불완전 결합을 제거하기 위하여 O2를 이용하는 열처리 공정을 수행한다. 도4를 참조하면, 제1 산화막(31)에 대해 O2를 이용하는 열처리 공정을 수행하는 경우, 수소 베이스의 불완전 결합이 제거됨을 알 수 있다. 이러한 열처리 공정은 700℃~1000℃의 온도 범위에서 비활성 가스(예를 들어, Ar 또는 Xe)를 더 첨가하여 수행될 수도 있다. 또는, 이러한 열처리 공정은 700℃ 이하의 온도에서 비활성 가스(예를 들어, Ar 또는 Xe)의 플라즈마에 O2 가스를 주입하여 수행될 수도 있다.
열처리 공정은 전술한 1차 라디칼 산화 공정과 인시튜(insitu)로 수행될 수 있다.
도3b에 도시된 바와 같이, 불완전 결합이 제거된 제1 산화막(31) 상에 제2 영역(B)을 노출시키는 포토레지스트 패턴(32)을 형성한다.
도3c 및 도3d에 도시된 바와 같이, 포토레지스트 패턴(32)을 베리어로 제2 영역(B)의 제1 산화막(31)을 제거하고, 잔류하는 포토레지스트 패턴(32)을 제거한 다. 이때, 제1 산화막(31)의 제거는 BOE(NH4F + HF)의 습식 케미컬을 이용하여 수행될 수 있고, 포토레지스트 패턴(32)의 제거는 CLN B(H2SO4 + H2O2 + H20)의 습식 케미컬을 이용하여 수행될 수 있다. 본 도면의 공정을 수행하더라도, 제1 산화막(31) 내부에 존재하는 불완전 결합이 열처리 공정에 의하여 제거되었기 때문에 제1 산화막(31)의 손실을 최소화할 수 있다.
도3e에 도시된 바와 같이, 2차 라디칼 산화 공정을 수행하여 제2 영역(B)의 반도체 기판(30) 상에 제1 영역(A)의 산화막보다 얇은 두께를 갖는 제2 산화막(33)을 형성한다. 이때, 제2 산화막(33)의 두께는 20~100Å 정도인 것이 바람직하다. 또한, 2차 라디칼 산화 공정은 전술한 1차 라디칼 산화 공정과 동일한 방식으로 수행될 수 있다.
도3f에 도시된 바와 같이, 제1 산화막(31) 및 제2 산화막(33) 상에 폴리실리콘으로 이루어지는 게이트 전극(34)을 형성한다. 이때, 게이트 전극(34)을 이루는 폴리실리콘 내부에 도핑된 불순물이 후속 공정에서 채널 영역으로 확산되는 것을 방지하기 위하여, 게이트 전극(34) 형성 전에 제1 산화막(31) 및 제2 산화막(33)의 표면에 대해 질화처리(nitridation)를 수행할 수도 있다. 이러한 질화처리 공정은 비활성 가스(예를 들어, Ar 또는 Xe)의 플라즈마에 N2 가스를 주입하여 수행될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래의 라디칼 산화막 내부에 존재하는 불완전 결합을 설명하기 위한 도면.
도2a 내지 도2f는 종래 기술에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3f는 본 발명의 일실시예에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도.
도4는 본 발명에 따른 라디칼 산화막 내부의 불완전 결합 제거를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 31 : 제1 산화막
32 : 포토레지스트 패턴 33 : 제2 산화막
34 : 게이트 전극

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 두꺼운 산화막이 형성될 제1 영역 및 상기 제1 영역보다 얇은 산화막이 형성될 제2 영역을 갖는 기판상에 1차 라디칼 산화 공정에 의한 제1 산화막을 형성하는 단계;
    O2를 이용하여 상기 제1 산화막을 열처리하는 단계;
    상기 제2 영역의 상기 제1 산화막을 선택적으로 제거하는 단계; 및
    2차 라디칼 산화 공정을 수행하여 상기 제2 영역의 상기 기판상에 상기 제2 산화막을 형성하는 단계
    를 포함하는 듀얼 게이트 산화막 형성 방법.
  11. 제10항에 있어서,
    상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    열산화 방식 또는 플라즈마 산화 방식으로 수행되는
    듀얼 게이트 산화막 형성 방법.
  12. 제11항에 있어서,
    상기 열산화 방식의 상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    700℃ 이상의 온도 및 0.5Torr 이하의 압력에서 H2/O2 또는 D2/O2를 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  13. 제11항에 있어서,
    상기 플라즈마 산화 방식의 상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    700℃ 이하의 온도 및 300Torr 이하의 압력에서 비활성 가스 플라즈마에 산소 포함 가스를 주입하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  14. 제13항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe이고,
    상기 산소 포함 가스는 O2, H2O, D20, NO 또는 N2O인
    듀얼 게이트 산화막 형성 방법.
  15. 제10항에 있어서,
    상기 열처리 단계는,
    700~1000℃의 온도에서 수행되는
    듀얼 게이트 산화막 형성 방법.
  16. 제15항에 있어서,
    상기 열처리 단계는,
    비활성 가스를 더 포함하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  17. 제10항에 있어서,
    상기 열처리 단계는,
    700℃ 이하의 온도에서 비활성 가스의 플라즈마를 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe인
    듀얼 게이트 산화막 형성 방법.
  19. 제10항에 있어서,
    상기 제1 산화막을 선택적으로 제거하는 단계는,
    습식 케미컬을 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  20. 제10항에 있어서,
    상기 제2 산화막 형성 단계 후에,
    결과물의 표면을 질화처리하는 단계
    를 더 포함하는 듀얼 게이트 산화막 형성 방법.
  21. 제20항에 있어서,
    상기 질화처리 단계는,
    비활성 가스의 플라즈마에 N2 가스를 주입하여 수행되는
    듀얼 게이트 산화막 형성 방법.
KR1020070111728A 2007-11-02 2007-11-02 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 KR100907931B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070111728A KR100907931B1 (ko) 2007-11-02 2007-11-02 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법
US12/163,911 US20090117751A1 (en) 2007-11-02 2008-06-27 Method for forming radical oxide layer and method for forming dual gate oxide layer using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111728A KR100907931B1 (ko) 2007-11-02 2007-11-02 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법

Publications (2)

Publication Number Publication Date
KR20090045750A KR20090045750A (ko) 2009-05-08
KR100907931B1 true KR100907931B1 (ko) 2009-07-16

Family

ID=40588524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111728A KR100907931B1 (ko) 2007-11-02 2007-11-02 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법

Country Status (2)

Country Link
US (1) US20090117751A1 (ko)
KR (1) KR100907931B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797160B2 (en) 2018-01-31 2020-10-06 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8691649B2 (en) 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices
KR101008994B1 (ko) * 2009-05-13 2011-01-17 주식회사 하이닉스반도체 듀얼 폴리 게이트의 산화막 형성 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076658A (ko) * 1999-02-15 2000-12-26 가네꼬 히사시 게이트 산화막 형성 방법
KR20060034492A (ko) * 2004-10-19 2006-04-24 주식회사 하이닉스반도체 반도체 소자의 듀얼게이트 산화막 형성 방법
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7033957B1 (en) * 2003-02-05 2006-04-25 Fasl, Llc ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076658A (ko) * 1999-02-15 2000-12-26 가네꼬 히사시 게이트 산화막 형성 방법
KR20060034492A (ko) * 2004-10-19 2006-04-24 주식회사 하이닉스반도체 반도체 소자의 듀얼게이트 산화막 형성 방법
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797160B2 (en) 2018-01-31 2020-10-06 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices

Also Published As

Publication number Publication date
KR20090045750A (ko) 2009-05-08
US20090117751A1 (en) 2009-05-07

Similar Documents

Publication Publication Date Title
KR20130118963A (ko) 실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리
TWI220279B (en) Method for fabricating a semiconductor device having an ONO film
JP2009016823A (ja) 電荷トラップ層を有する不揮発性メモリ素子の製造方法
KR20060100092A (ko) 반도체 장치의 제조 방법
JP2003031705A (ja) 半導体装置、半導体装置の製造方法
KR100539213B1 (ko) 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법
KR100907931B1 (ko) 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법
US8241982B2 (en) Semiconductor device manufacturing method
JP4445403B2 (ja) 半導体装置の製造方法
US8163626B2 (en) Enhancing NAND flash floating gate performance
US20100105189A1 (en) Method of fabricating semiconductor memory device
KR100829612B1 (ko) 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법.
KR20070018223A (ko) 반도체 소자의 제조방법
US20100093142A1 (en) Method of fabricating device
KR100543209B1 (ko) Sonos 구조를 갖는 트랜지스터 제조 방법
KR100945999B1 (ko) 반도체 소자의 절연막 형성 방법
KR20070008969A (ko) 플래시 메모리 장치의 제조 방법
KR100755056B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100799057B1 (ko) 플래시 메모리 소자의 제조 방법
KR20060105852A (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100650799B1 (ko) 플래쉬 메모리소자의 제조방법
KR100909628B1 (ko) 반도체소자의 폴리메탈게이트 형성방법
KR20070014555A (ko) 반도체 소자의 게이트 형성 방법
KR20080030743A (ko) 반도체 장치의 제조 방법
KR20070077239A (ko) 불 휘발성 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee