KR101008994B1 - 듀얼 폴리 게이트의 산화막 형성 방법 - Google Patents
듀얼 폴리 게이트의 산화막 형성 방법 Download PDFInfo
- Publication number
- KR101008994B1 KR101008994B1 KR1020090041655A KR20090041655A KR101008994B1 KR 101008994 B1 KR101008994 B1 KR 101008994B1 KR 1020090041655 A KR1020090041655 A KR 1020090041655A KR 20090041655 A KR20090041655 A KR 20090041655A KR 101008994 B1 KR101008994 B1 KR 101008994B1
- Authority
- KR
- South Korea
- Prior art keywords
- chamber
- oxide film
- gate oxide
- nitriding
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 67
- 230000009977 dual effect Effects 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 230000008569 process Effects 0.000 claims abstract description 47
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 37
- 238000005121 nitriding Methods 0.000 claims abstract description 31
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000001301 oxygen Substances 0.000 claims abstract description 12
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 12
- 230000003247 decreasing effect Effects 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 17
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 5
- 238000009616 inductively coupled plasma Methods 0.000 claims description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명에 따른 듀얼 폴리 게이트의 산화막 형성 방법은, 제1 챔버에서 라디컬 산화공정을 수행하여 n장의 기판 위에 게이트산화막을 형성한다. 그리고 게이트산화막이 형성된 기판을 제2 챔버에서 한장씩 질화시키는 질화 공정을 수행하되, 질화 공정의 횟수가 증가할수록 상기 게이트산화막 내에 포함된 질소 농도를 감소시킨다.
듀얼 폴리 게이트, 게이트산화막, 플라즈마, 질소, 산소
Description
본 발명은 반도체소자의 형성 방법에 관한 것으로, 보다 구체적으로 듀얼 폴리 게이트의 산화막 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 트랜지스터의 채널 길이(channel length)가 급격하게 감소하고 있다. 이에 따라, 단채널 효과(short channel effect)가 증가하여 누설 전류(leakage current)가 발생하고 있다. 이러한 단채널 효과는 매몰 채널(buried channel) 특성을 갖는 PMOS 소자에서 더욱 심하게 발생한다. 이에 따라, NMOS 소자에서는 N형 불순물이 도핑된 폴리실리콘 게이트를 형성하고, PMOS 소자에서는 P형 불순물이 도핑된 폴리실리콘 게이트를 형성하여 PMOS 및 NMOS 소자에 표면 채널(surface channel)을 형성하는 듀얼 폴리 게이트(dual poly gate) 구조가 시도되고 있다.
듀얼 폴리 게이트를 형성하기 위해서는, 먼저 NMOS 소자가 형성될 영역 및 PMOS 소자가 형성될 영역을 포함하는 기판 상에 게이트산화막 및 N형 불순물이 도핑된 폴리실리콘막을 형성하고, PMOS 소자가 형성될 영역의 폴리실리콘막에 고농도 의 보론(Boron) 이온을 주입하여 P형 불순물이 도핑된 폴리실리콘층으로 전환시킨다. 다음에, 게이트전극층을 형성한 다음 패터닝하여 NMOS 소자 및 PMOS 소자를 형성하는 과정으로 이루어진다.
그런데, 그런데, N형 불순물이 도핑된 폴리실리콘막을 P형 불순물이 도핑된 폴리실리콘막으로 전환시키기 위해, 고에너지로 고농도의 보론이온을 주입한 후, 활성화(activation)를 위한 열처리 공정이 수반된다. 이때, 열처리 공정을 수행하는 동안 폴리실리콘막에 도핑된 불순물 특히, PMOS 소자에서 도핑되는 P형 불순물 예컨대, 보론은 확산성이 우수하여 이후 열공정에서 게이트 산화막을 투과하여 기판까지 침투하여 이로 인해 문턱전압의 변화(shift)를 야기시키게 된다. 이러한 보론의 확산을 방지하기 위해 게이트산화막 표면에 질화 플라즈마를 이용하여 보론의 확산을 방지하고 있다.
본 발명에 따른 듀얼 폴리 게이트의 산화막 형성 방법은, 제1 챔버에서 라디컬 산화공정을 수행하여 n장의 기판 위에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막이 형성된 기판을 제2 챔버에서 한장씩 질화시키는 질화 공정을 수행하되, 상기 질화 공정의 횟수가 증가할수록 상기 게이트산화막 내에 포함된 질소 농도를 감소시키는 단계를 포함한다.
상기 제1 챔버는 배치 타입의 라디컬 산화 챔버이고, 제2 챔버는 싱글 타입의 플라즈마 챔버로 이루어지는 것이 바람직하다.
상기 라디컬 산화공정은, 상기 제1 챔버 내부를 200 내지 300℃의 온도 분위기로 유지시키고, 산소 가스 및 수소 가스를 일정하게 공급하여 수행하는 것이 바람직하다.
상기 질화 공정은, ICP(inductively coupled plasma) 방식의 플라즈마 질화 공정으로 수행하는 것이 바람직하다.
상기 질화 공정은, 상기 제2 챔버 내부의 온도를 300 내지 500℃로 유지하고, 제2 챔버 내부의 압력은 100 내지 500m 토르(torr)로 유지하고, 제2 챔버의 벽은 100 내지 200℃로 유지하고, 아르곤 가스와 질소 가스를 공급하여 수행하는 것이 바람직하다.
상기 질화 공정은 상기 게이트산화막이 질화되면서 발생되는 산소가 제2 챔버에 잔류되도록 유도하고, 상기 질화 공정을 진행할수록 제2 챔버에 잔류된 산소 의 농도가 증가되게 수행하는 것이 바람직하다.
상기 질화 공정은 상기 n 번째 기판의 질화 공정이 완료될 때까지 반복적으로 수행하는 것이 바람직하다.
본 발명에 따른 듀얼 폴리 게이트의 산화막 형성 방법은, 여러 장의 기판이 일정 간격으로 배열되는 배치 타입의 퍼니스 챔버에서 소스가스량이 일정 농도로 공급되게 설정하여 산화막을 형성한 후, 싱글 타입의 챔버에서 기판을 하나씩 질화시켜 질화 공정에서 유발되는 산소의 농도가 순차적으로 증가되게 유도한다. 이로 인해, 게이트 산화막에서 발생하는 두께 차이를 플라즈마 질화 공정에서 보상시켜 각 기판 마다 형성된 게이트 산화막의 전기적 두께를 동일하게 유지하고, 듀얼 폴리 게이트의 문턱 전압을 일정하게 유지할 수 있다.
도 1은 본 발명에 따른 듀얼 폴리 게이트의 산화막 형성 방법을 설명하기 위해 나타내 보인 흐름도이다.
도 1을 참조하면, 제1 챔버 내부에 게이트 산화막이 수행될 여러(n) 장의 기판을 로딩(loading)한다(S10). 여기서, 기판은 웨이퍼(wafer)와 같은 반도체기판일 수 있다. 제1 챔버는 여러 장의 기판이 일정 간격으로 이격되어 배열되는 배치 타입(batch type)의 퍼니스(furnace) 챔버이며, 200 내지 300℃의 온도 분위기로 유지되게 유도한다.
배치 타입의 퍼니스 챔버(100)는 도 2에 제시된 바와 같이, n 장의 기판이 장착되는 웨이퍼 카세트(110)와, 반응 가스를 공급하기 위해 웨이퍼 카세트(110)와 대응되게 설치되는 인젝터 튜브(120)를 포함하여 구성된다. 웨이퍼 카세트(110)에는 n 장의 기판이 장착될 수 있도록 n 개의 슬롯(slot)들이 형성되어 있으며, 기판(111)들은 각각의 슬롯들에 끼워져 상호 이격되게 장착된다. 도 2에 제시된 배치 타입의 퍼니스 챔버는, 하나의 웨이퍼 카세트에 25 개의 슬롯들로 구성되므로, 25개의 기판을 장착할 수 있다. 인젝터 튜브(120)는 바텀(bottom)(124), 바텀 센터(bottom center)(123), 탑 센터(top center)(122), 탑(top) 존(zone)(121)에 해당되는 분사기에 의해 반응 가스가 공급된다.
다음에, 제1 챔버 내부에 가스를 공급하기 위해 설치된 인젝터 튜브(injector tube)를 통해 산소 가스 및 수소 가스를 공급하여 각 기판 위에 게이트 산화막을 형성한다(S20). 게이트 산화막은 라디컬 산화공정을 수행하여 형성된다. 이때, 라디컬 산화공정은, 온도나 가스 공급량에 대한 틸트(tilt)변화를 주지 않고, 탑 존, 탑 센터 존, 바텀 센터 존, 바텀 존 각각에서 온도 및 가스 공급량이 일정하게 진행되도록 설정한다. 그러면, 바텀 존에서 탑 존으로 갈수록 기판 상에 형성된 게이트산화막의 전기적 두께는 점점 낮아진다. 반면에, 수소 가스의 공급량이 일정하므로, 기판 표면의 댕글링 본드(dangling bone; 실리콘 원자들의 최외각 전자가 완벽하게 결합하지 못하는 경우)는 각 기판마다 일정하다.
보다 구체적으로, 온도나 가스 공급량을 일정하게 진행시켜 게이트 산화막을 형성한 결과를 살펴보면, 도 3에 제시된 바와 같이, 제1 챔버에 장착된 기판들은 1번 슬롯에 장착된 기판에서 25번 슬롯에 장착된 기판으로 갈수록 게이트산화막의 전기적 두께가 감소되는 것으로 나타난다. 예컨대, 1번 슬롯 위치에 대응되는 인젝 터 튜브의 바텀 존에서 25번 슬롯 위치에 대응되는 탑 존으로 갈수록 게이트 산화막의 두께는 감소되고 있다.
상술한 바와 같이, 게이트 산화막의 두께 차이가 발생되는 것을 억제하기 위해, 종래에는 인젝터 튜브의 존 별로 온도와 틸트를 다르게 설정하여 게이트 산화막의 두께를 조절하는 방법을 이용하였다. 그러나, 튜브 존 별로 온도와 가스 공급량을 다르게 설정하게 되면, 존 간 게이트산화막의 진행 온도가 다르므로, 기판이 받는 열부하가 다르게 되고, 존간 공급되는 소스 가스량이 상이하여 웨이퍼 표면에서의 물성 차이를 야기시키게 된다. 이로 인해, 각 기판 별로 문턱전압이 변화되는 문제가 발생되고 있다.
그러나, 본 발명의 경우에는, 온도나 가스 공급량을 일정하게 진행시키므로, 게이트산화막의 전기적 두께(Tox)가 낮아지는 대신, 기판과 기판이 받는 열 부하(thermal budget)은 동일해져 기판 표면에서 결합하는 수소량도 동일해진다. 이로 인해 각 기판 표면의 댕글링본드가 일정해진다.
다음에, 게이트 산화막이 형성된 여러 장의 기판을 제1 챔버로부터 언로딩한 후(S30), 게이트산화막을 질화시키는 질화 공정을 수행하기 위해, 싱글 타입의 제2 챔버에 각 기판을 한장 씩 로딩한다(S40). 이때, 제2 챔버 내부에는 게이트산화막의 두께가 두꺼운 기판에서 게이트산화막의 두께가 낮은 기판 순서대로 순차적으로 진행되도록 게이트산화막의 두께가 두꺼운 기판부터 로딩시킨다.
다음에, 제2 챔버에 로딩된 기판 위에 게이트 산화막을 질화시키되, 질화 공정의 횟수가 증가할수록 각 게이트 산화막 내에 포함된 질소 농도가 감소되도록 수 행하고(S50), 질화 공정이 완료된 기판을 제2 챔버로부터 언로딩시킨다(S60). 플라즈마 질화 공정은 ICP(inductively coupled plasma) 방식을 사용하며, 플라즈마 디퓨젼 방식으로 게이트산화막을 질화시킬 수 있다.
이때, 제2 챔버 내부에 플라즈마 질화 공정에서 유발되는 산소의 농도가 순차적으로 증가되게 유도한다. 이를 위하여, 제2 챔버의 히터 온도는 300 내지 500℃로, 공정 압력은 100 내지 500m 토르(torr)로 유지하고, 챔버 벽은 히터를 이용하여 100 내지 200℃로 유지한다. 챔버 내부로 공급되는 소스 가스는 아르곤 가스와 질소 가스를 공급하며, 아르곤 가스와 질소가스는 100: 1 내지 100: 2의 비율로 공급되게 유도한다. 아르곤 가스는 1000 내지 1200 sccm 정도 공급하며, 질소 가스는 10 내지 200 sccm 정도 공급할 수 있다. 플라즈마 파워는 1kW 내지 4kW로 유지한다.
제2 챔버는 싱글 타입(single type)의 플라즈마 질화 챔버이며, 싱글 타입의 플라즈마 질화 챔버(200)는 도 4에 제시된 바와 같이, 기판(220)이 한장씩 수평으로 놓여지는 플레이트(210)와, 히터(211)와, 플라즈마를 유발시키는 ICP 코일(240)과, 플라즈마 가스를 주입하기 위한 가스 공급라인(230)을 포함하여 구성된다.
제2 챔버에 플라즈마 소스 가스를 공급하면, ICP 코일에 의해 질소 플라즈마가 활성화되고, 실리콘- 옥사이드(Si-0)로 결합하고 있는 게이트 산화막의 표면은 실리콘-나이트라이드(Si-N) 결합으로 치환된다. 이때, 치환 반응으로 발생되는 산소는 제2 챔버 내부에 잔류되도록 제2 챔버의 내벽이 적어도 100 내지 200℃로 유지시킨다. 그러면, 플라즈마 질화 공정을 반복적으로 진행할수록 제2 챔버 내부에 잔류하는 산소의 농도는 증가된다. 제2 챔버 내부에 잔류하는 산소는 이후 플라즈마 질화 공정이 수행되는 게이트산화막 내에 질소 농도가 감소되도록 작용하여 게이트산화막의 전기적 두께를 증가시키게 된다.
플라즈마 질화 공정은 n번째 기판이 완료될 때까지 반복적으로 수행된다(S70). n번째 플라즈마 질화 공정에 해당되면, 게이트산화막의 형성공정은 완료되고, n번째 플라즈마 질화 공정에 해당되지 않을 경우, 제2 챔버에 플라즈마 질화 공정이 수행될 기판을 로딩한다.
도 5는 PMOS 소자에서 게이트산화막에 도핑된 질소의 농도에 따라 문턱접압의 변화를 나타내 보인 그래프이다. 도 5을 참조하면, 게이트 산화막에 도핑된 질소가 손실되면, 게이트 폴리실리콘에 도핑된 보론이 기판의 채널로 침투되어 PMOS 문턱전압(Vt)가 감소시킨다. 이때, 질소 농도가 1% 감소할 때마다 문턱접압은 48mV 정도 감소되고 있으며, 농도가 1% 감소할 때마다 게이트 산화막의 전기적 두께는 0.48 Å 증가된다. 따라서, 게이트 산화막의 전기적 두께 차이는 플게이트산화막에 도핑되는 질소 농도를 조절하여 전기적 두께가 증가되도록 조절할 수 있다.
예컨대, 배치 타입으로 제1 챔버에서 n장의 기판에 게이트산화막을 형성하게 되면, 도 6에 제시된 바와 같이, 각 기판 상에 형성된 게이트 산화막의 전기적 두께는 점점 감소된다. 이를 근거로, 제2 챔버에서 한장 씩 게이트산화막의 전기적 두께가 두꺼운 기판에서부터 게이트산화막의 전기적 두께가 낮은 기판 순서대로 플라즈마 질화 공정을 진행하게 되면, 도 7에 제시된 바와 같이, 제2 챔버에 잔류하는 산소 농도가 증가할수록 게이트산화막 내에 도핑되는 질소 농도는 점점 감소된 다.
일반적으로 산화막의 전기적 두께는 질화막의 전기적 두께보다 상대적으로 낮으므로, 게이트산화막 내에 도핑되는 질소 농도가 감소될수록 게이트산화막의 전기적 두께를 증가시킬 수 있다. 즉, 게이트산화막의 전기적 두께가 두꺼운 기판에는 도핑되는 질소 농도를 증가시켜 게이트산화막의 전기적 두께를 감소시키고, 게이트산화막의 전기적 두께가 낮은 기판에는 도핑되는 질소 농도를 감소시켜 게이트산화막의 전기적 두께를 증가시킬 수 있다.
따라서, 게이트산화막의 두께가 두꺼운 기판에서 게이트산화막의 두께가 낮은 기판 순서대로 플라즈마 질화 공정을 수행하게 되면, 제2 챔버 내부에 증가되는 산소농도에 따라 게이트산화막 내에 도핑되는 질소 농도가 감소되므로, 도 8에 제시된 바와 같이, 각 기판 마다 물리적 두께를 동일하게 유도하여 문턱 전압을 일정하게 유지할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능함이 명백하다.
도 1 내지 도 7은 본 발명에 따른 듀얼 폴리 게이트의 산화막 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
Claims (7)
- 제1 챔버에서 라디컬 산화공정을 수행하여 n장의 기판 위에 게이트산화막을 형성하는 단계; 및상기 게이트산화막이 형성된 기판을 제2 챔버에서 한장씩 질화시키는 질화 공정을 수행하되, 상기 질화 공정의 횟수가 증가할수록 상기 게이트산화막 내에 포함된 질소 농도를 감소시키는 단계를 포함하는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 제1 챔버는 배치 타입의 라디컬 산화 챔버이고, 제2 챔버는 싱글 타입의 플라즈마 챔버로 이루어지는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 라디컬 산화공정은, 상기 제1 챔버 내부를 200 내지 300℃의 온도 분위기로 유지시키고, 산소 가스 및 수소 가스를 일정하게 공급하여 수행하는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 질화 공정은, ICP(inductively coupled plasma) 방식의 플라즈마 질화 공정으로 수행하는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 질화 공정은, 상기 제2 챔버 내부의 온도를 300 내지 500℃로 유지하고, 제2 챔버 내부의 압력은 100 내지 500m 토르(torr)로 유지하고, 제2 챔버의 벽은 100 내지 200℃로 유지하고, 아르곤 가스와 질소 가스를 공급하여 수행하는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 질화 공정은 상기 게이트산화막이 질화되면서 발생되는 산소가 제2 챔버에 잔류되도록 유도하고, 상기 질화 공정을 진행할수록 제2 챔버에 잔류된 산소의 농도가 증가되게 수행하는 듀얼 폴리 게이트의 산화막 형성 방법.
- 제1항에 있어서,상기 질화 공정은 상기 n 번째 기판의 질화 공정이 완료될 때까지 반복적으로 수행하는 듀얼 폴리 게이트의 산화막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090041655A KR101008994B1 (ko) | 2009-05-13 | 2009-05-13 | 듀얼 폴리 게이트의 산화막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090041655A KR101008994B1 (ko) | 2009-05-13 | 2009-05-13 | 듀얼 폴리 게이트의 산화막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100122652A KR20100122652A (ko) | 2010-11-23 |
| KR101008994B1 true KR101008994B1 (ko) | 2011-01-17 |
Family
ID=43407508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090041655A KR101008994B1 (ko) | 2009-05-13 | 2009-05-13 | 듀얼 폴리 게이트의 산화막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101008994B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060292844A1 (en) | 2005-06-27 | 2006-12-28 | Applied Materials, Inc. | Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric |
| US7291568B2 (en) * | 2003-08-26 | 2007-11-06 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
| JP2008060412A (ja) | 2006-08-31 | 2008-03-13 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| KR20090045750A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 |
-
2009
- 2009-05-13 KR KR1020090041655A patent/KR101008994B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7291568B2 (en) * | 2003-08-26 | 2007-11-06 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
| US20060292844A1 (en) | 2005-06-27 | 2006-12-28 | Applied Materials, Inc. | Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric |
| JP2008060412A (ja) | 2006-08-31 | 2008-03-13 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| KR20090045750A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100122652A (ko) | 2010-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5070702B2 (ja) | 半導体装置の製造方法及び製造装置 | |
| KR100943113B1 (ko) | 실리콘 질화물 화학 기상 증착용 방법 | |
| US7531468B2 (en) | System and method for forming a gate dielectric | |
| US7473994B2 (en) | Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device | |
| KR20130140696A (ko) | 화학 기상 증착에 의한 저온 유전체 막 형성 | |
| KR20060054387A (ko) | 증착 전 게르마늄 표면 처리 방법 | |
| KR20010064414A (ko) | 반도체장치의 ＴａＯＮ 게이트절연막 형성방법 | |
| JP2009513000A (ja) | 引張応力を有するシリコン酸窒化膜を形成する方法 | |
| KR101142405B1 (ko) | 유전체막, 유전체막을 이용한 반도체 디바이스 제조방법, 및 반도체 제조기기 | |
| US20150311067A1 (en) | Millisecond annealing in ammonia ambient for precise placement of nitrogen in thin film stacks | |
| CN101740365A (zh) | 制造半导体器件的方法 | |
| US6346487B1 (en) | Apparatus and method for forming an oxynitride insulating layer on a semiconductor wafer | |
| WO2004107451A1 (ja) | Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 | |
| JP2004253777A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR101008994B1 (ko) | 듀얼 폴리 게이트의 산화막 형성 방법 | |
| JP4564310B2 (ja) | 半導体装置の製造方法 | |
| US8759182B2 (en) | Manufacturing method for semiconductor device | |
| US20080128833A1 (en) | High-Dielectric-Constant Film, Field-Effect Transistor and Semiconductor Integrated Circuit Device Using the Same, and Method for Producing High-Dielectric-Constant Film | |
| JP2008235397A (ja) | 半導体装置の製造方法 | |
| KR100247904B1 (ko) | 반도체 장치의 제조방법 | |
| KR100680970B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JP2006190801A (ja) | 成膜方法及び半導体装置の製造方法 | |
| Aoyama et al. | Nitrided hafnium silicate film formation by sequential process using a hot wall batch system and its application to MOS transistor | |
| KR100650757B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR20100077756A (ko) | 선택적 플라즈마질화를 이용한 반도체장치 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |