KR101142405B1 - 유전체막, 유전체막을 이용한 반도체 디바이스 제조방법, 및 반도체 제조기기 - Google Patents

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Abstract

본 발명은 고유전상수를 갖는 유전체막을 제조하는 방법을 제공한다. 본 발명의 실시예에서, 얇은 실리콘 산화막이 형성되고 Hf, Si, O 및 N의 혼합물로 제조된 금속 질화물의 유전체막이 어닐링 처리에 의해 제조되는 기판상에 HfN/Hf 적층막이 형성된다. 본 발명에 따르면, (1) EOT를 줄이고, (2) 누설전류를 Jg=1.0×10-1A/㎠ 이하로 줄이며, (3) 고정전하의 발생에 의해 야기된 히스테리시스를 억제하고, (4) 700℃ 이상의 열처리가 수행되더라도 EOT에서의 증가를 방지하고 우수한 내열성을 얻을 수 있다.

Description

유전체막, 유전체막을 이용한 반도체 디바이스 제조방법, 및 반도체 제조기기{DIELECTRIC FILM, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING DIELECTRIC FILM, AND SEMICONDUCTOR MANUFACTURING APPARATUS}
본 발명은 유전체막 및 유전체막을 이용한 반도체 디바이스 제조방법에 관한 것이다.
반도체 집적회로를 구성하는 MOSFET의 게이트 절연막은 최근 크기와 두께가 줄어들고 있으며, 게이트 절연막으로 SiO2막이 사용될 때, 최근에 요구되는 값인 막 두께가 2㎚ 이하인 경우 터널 전류가 발생되고 게이트 누설전류가 증가한다. 따라서, 최근, SiO2막의 상대 유전율(relative permittivity)보다 더 큰 상대 유전율을 갖는 고유전상수 재료로 게이트 절연막 재료를 대체하는 것이 연구되어 왔다. 이 방법은 절연막의 실제 막 두께가 증가되더라도 SiO2 등가산화막두께(equivalent oxide thickness, EOT)의 감소를 가능하게 한다. 22㎚ 이하의 게이트 길이를 갖는 최근의 MOSFET에 요구되는 EOT는 더 줄어들 것이 요구되며, 이 요구를 충족시키기 위해, 고유전상수 재료를 이용한 절연막의 실제 막 두께를 늘리고 게이트 누설전류를 줄이는 것이 필요하다. SiO2막의 상대 유전율보다 더 큰 상대 유전율을 높이는 방법 중 하나로, SiO2를 플라즈마 질화물로 바꿈으로써 SiO2막을 Si3N4막으로 또는 SiON막으로 변환하는 것이 연구되어 왔으나, Si3N4의 상대 유전율은 SiO2의 약 2배이며, 따라서, EOT를 충분히 줄일 수 없다. 따라서, Hf 계열의 산화물 또는 Hf 계열의 질화물이 고유전상수 재료로서 연구된다.
고유전상수막을 형성하는 방법으로서, CVD(화학기상증착)방법, 원자층 흡수/증착방법, 및 스퍼터링 방법이 언급된다. CVD 방법은 형성 공정에서 배양시간으로 인해 막 두께의 제어, 균일성 및 재현가능성에 문제가 있다.
이 문제를 해결하기 위한 조치 중 하나로, 막 두께의 제어능력에 탁월한 스퍼터링 방법을 이용해 고유전율(high-k)의 유전체막을 형성하는 방법이 제안되었다.
일본특허 제4239015호의 명세서는 실리콘 산화막에 고유전상수막을 형성한 후 500℃에서 700℃의 열처리에 의해 상기 산화막에 고유전상수막을 확산시킴으로써 인터페이스 결함을 억제하고 산화막의 두께를 0.6㎚로 줄이며, 절연막의 상대 유전율을 높임으로써 EOT를 줄일 수 있는 방법을 기술하고 있다. 이 방법은 물리적 막 두께가 1.0㎚ 이하인 영역에서 균일하게 실리콘 산화막을 남기게 하는 기술을 필요로 하고, 이는 피형성 고유전상수막이 어닐링에 의해 SiO2와 실리콘 사이의 인터페이스에 확산되는 것을 방지하는 것이 중요하다. 래디칼 질화처리 공정에 의해 약 수 퍼센트의 질화물인 미량의 질소가 도입되는 실리콘 산화막인 산질화막을 형성하는 방법도 또한 기술되어 있다. 또한, 내열성이 50℃ 만큼 향상될 수 있고, 질소를 도입한 스퍼터링과 열처리를 수행함으로써 0.6㎚에서 1.0㎚의 두께로 실리콘 산화막에 HfN을 증착시킴으로써 Hf가 실리콘 산화막에 형성될 때보다 더 많이 히스테리시스가 감소될 수 있음이 또한 기술되어 있다.
EOT의 감소와 누설전류의 증가는 상쇄 관계에 있으며, 따라서, 누설전류는 EOT만을 줄임으로써 향상될 수 없다. 그러므로, 800℃ 이상에서 열처리가 수행될 때 조성물 또는 결정성을 바꾸지 않고 그리고 EOT나 누설전류를 증가시키지 않고도 내열성에 있어 우수한 절연막 형성 기술이 요구된다. 절연막에 고정전하들이 있다면, 히스테리시스는 C-V 곡선에서 발생하고 고정전하들은 절연막의 수명을 줄이고 반도체 디바이스의 신뢰도를 열화시키는 것으로 알려져 있으며, 따라서 고정전하들을 억제하는 절연막 형성기술이 또한 요구된다.
그러나, 상술한 각각의 기술들은 하기의 문제들을 갖는다.
일본특허 제4239015호의 명세서에 기술된 바와 같이 산소 분위기에서 실리콘 산화막에 Hf를 증착하고 진공 어닐링을 수행함으로써 HfSiO를 형성하기 위한 기술은 실리콘 산화막의 두께가 1.0㎚ 이하로 줄어들 때 열처리 단계에서 상기 실리콘 산화막에 확산된 Hf가 실리콘 기판 인터페이스에 도달해 고정전하를 만들고 전기적 특성을 악화시키는 그러한 문제가 있다. 또한, Hf가 일본 특허 제4239015호의 명세서에 기술된 실리콘 산화막에 확산되는 온도는 500℃에서 600℃로 낮고, CMOS 제조단계에서 활성 단계(1000℃)에 있어 내열성에 대해 전혀 설명이 없다.
게다가, 일본특허 제4239015호의 명세서에 기술된 바와 같이, 래디컬 질화처리 공정에 의해 미량의 질소, 즉, 내부에 도입된 몇 퍼센트의 질소를 갖는 실리콘 산화막인 산질화막을 형성하는 방법은 두께가 1.0㎚ 이하인 실리콘 산화막이 래디컬 질화처리되면, 질소와 실리콘이 실리콘 산화막 인터페이스에 도달하여 인터페이스 특성을 악화시키는 그러한 문제가 있다.
본 발명의 목적은 EOT와 누설전류를 줄이고 내열성이 탁월한 유전체막을 형성할 수 있고 고정전하의 발생에 의한 히스테리시스가 억제되는 유전체막을 제조하는 방법을 제공하는 것이다.
본 발명의 발명자는 상술한 문제를 해결하기 위해 끈기 있게 연구해 왔고, 그 결과, 가열에 의해 피처리 기판상에 매우 얇은 실리콘 산화막을 형성하고, 실리콘 산화막상에 특정 조성물을 갖는 금속 질화물을 더 형성하며, 연이어 상기 금속 질화물상에 금속막을 형성하고, 여전히 어닐링 처리를 더 수행함으로써, 누설전류를 줄이고 EOT를 향상할 수 있는 본 발명이 구현된 유전체막을 얻을 수 있음을 알았다.
본 발명의 태양은 실리콘 산화막이 형성되는 피처리 기판을 준비하는 제 1 단계와, 상기 실리콘 산화막에 Hf 및 N을 함유한 금속 질화막을 증착하는 제 2 단계와, 상기 금속 질화막에 Hf를 함유한 금속막을 증착하는 제 3 단계와, Hf, Si, O 및 N을 함유한 산질화막을 형성하기 위해 상기 실리콘 산화막, 상기 금속 질화막, 및 상기 금속막의 적층막에 열처리를 수행하는 제 4 단계를 포함하는 유전체막 제조방법이다.
이런 구성으로, 제 4 단계에서의 열처리에 의해, 하층의 HfN은 실리콘 산화막과 실리케이트 반응을 하고, 따라서 SiO2의 막 두께가 줄어들 수 있는 동시에, SiO2가 질화되고 유전율이 증가될 수 있다. 또한, 제 4 단계에서 열처리에 의해, 상층에 Hf는 높은 유전율을 갖는 HfO를 형성하고, 유전체막의 유전율이 더 증가될 수 있다. 따라서, EOT가 줄어들 수 있고, 누설전류가 줄어들며 고정전하의 발생에 의해 야기된 히스테리시스가 억제되어 열처리가 700℃에서 수행되더라도 EOT를 증가시키지 않고도 내열성이 우수한 유전체막이 얻어진다.
본 발명에 따르면, 매우 얇은 실리콘 산화막을 갖는 유전체막으로부터 Hf, Si, O 및 N을 함유하고, 소정의 질소 농도를 갖는 금속 산질화막과 금속막이 진공 어닐링 처리에 의해 연이어 적층되는 유전체막을 형성함으로써, (1) EOT를 줄이고, (2) 누설전류를 Jg=1.0×10-1A/㎠ 이하로 줄이며, (3) 고정전하의 발생에 의해 야기된 히스테리시스를 억제하고, (4) 700℃ 이상의 열처리가 수행되더라도 EOT에서의 증가가 줄어든 내열성이 우수한 유전체막을 얻을 수 있다. 따라서, 본 발명의 유전체막 제조방법이 고온 어닐링 처리 단계를 갖는 CMOS 트랜지스터 디바이스의 게이트 절연막 제조방법에 적용되더라도, 유전율 증가로 인한 등가산화막두께(EOT)가 줄어들 수 있고, 누설전류와 고정전하가 줄어들 수 있으며, 내열성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 유전체막을 제조하는 방법의 처리 차트이다.
도 2는 본 발명의 실시예에 따라 유전체막을 제조하는 방법에 의해 유전체막이 형성되는 MIS 커패시터의 횡단면도이다.
도 3은 층 아래의 실리콘 산화물이 도 1에 도시된 제 1 단계에 의해 형성될 때 산화온도에 따른 산화막의 두께 의존성을 도시한 도면이다.
도 4는 본 발명의 실시예에 따라 금속 질화막과 금속막을 적층하고 전극을 형성하는 단계에 사용된 처리장치 예의 개요를 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 증착단계에서 HfN막에 함유된 질소의 몰비와 질소의 공급률 간의 관계를 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 HfN막의 증착단계에서 증착속도와 질소의 공급률 간의 관계를 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 HfN막의 증착단계에서 질소의 공급률에 대한 EOT와 누설전류(Jg) 간의 의존성을 도시한 도면이다.
도 8a는 750℃에서의 열처리가 본 발명의 실시예에 따라 Hf 단층막상에 수행될 때 유전체막의 C-V 곡선을 도시한 도면이다.
도 8b는 900℃에서의 열처리가 본 발명의 실시예에 따라 Hf 단층막상에 수행될 때 유전체막의 C-V 곡선을 도시한 도면이다.
도 9는 본 발명의 실시예에 따라 HfN막의 두께에 대한 유전체막의 EOT와 누설전류(Jg)의 의존성을 도시한 도면이다.
도 10은 본 발명의 실시예에 따라 HfN막의 두께에 대한 유전체막의 EOT와 누설전류(Jg)의 의존성을 도시한 도면이다.
도 11a는 본 발명의 실시예에 따른 SiO2/HfN(1.0㎚)의 유전체막의 C-V 곡선을 도시한 도면이다.
도 11b는 본 발명의 실시예에 따른 SiO2/HfN/Hf(0.5㎚/0.5㎚)의 유전체막의 C-V 곡선을 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 어닐링 온도에서 유전체막의 EOT와 누설전류(Jg)의 의존성을 도시한 도면이다.
도 13a는 본 발명의 실시예에 따른 열처리 없이 유전체막의 C-V 곡선을 도시한 도면이다.
도 13b는 650℃에서 열처리가 본 발명의 실시예에 따라 수행될 때 유전체막의 C-V 곡선을 도시한 도면이다.
도 13c는 900℃에서 열처리가 본 발명의 실시예에 따라 수행될 때 유전체막의 C-V 곡선을 도시한 도면이다.
도 14는 본 발명의 실시예에 의해 얻어진 유전체막의 EOT와 누설전류(Jg)간의 관계를 도시한 도면이다.
도 15는 본 발명의 실시예에 사용된 반도체의 구성을 도시한 도면이다.
도 16은 본 발명의 실시예에서 반도체 장치를 제조하는 방법의 과정을 도시한 도면이다.
첨부도면에 따라 본 발명의 실시예를 상세히 설명한다.
본 발명의 발명자는 상술한 문제를 해결하기 위해 꾸준히 연구해 왔고, 그 결과, 심지어 EOT=1.5㎚ 이하인 영역에서도 누설전류를 줄일 수 있고, 고정전하의 발생에 의해 야기된 히스테리스를 억제하며, 심지어 700℃ 이상의 열처리가 수행되더라도 EOT가 증가하는 것을 억제하고, 내열성이 탁월한 유전체막이 실리콘 기판상에 열처리를 수행함으로써 막 아래의 매우 얇은 실리콘 산화물을 형성하고, 막 아래의 실리콘 산화물상에 특정 조성물을 갖는 금속 질화물을 더 형성하며, 연이어 상기 금속 질화물상에 금속막을 더 형성하고, 진공상태에서 열처리를 더 수행함으로써 얻을 수 있음을 알았다.
본 발명의 실시예에서 형성된 유전체막은 MIS(Metal Insulator Semiconductor) 커패시터의 예로써 기술되어 있으며, 여기서 막 아래 매우 얇은 실리콘 산화물이 기판상에 형성되고, 상기 막 아래의 실리콘 산화물 상에 HfN 및 Hf가 적층되며, 상기 적층된 금속상에 열처리를 수행함으로써 금속 산질화물이 형성된다.
도 1은 본 발명의 실시예에 따른 유전체막을 제조하는 방법의 단계를 도시한 것이고, 도 2는 본 발명의 실시예에 따른 MIS 커패시터의 단면도를 도시한 것이다.
제 1 단계(S101)에서, 막 아래의 실리콘 산화물은 기설정된 열처리에 의해 기판상에 수행된다. 본 실시예에서, 예컨대, 도 1에 도시된 제조방법은 단계(S101a) 및 단계(S101c) 중 하나에서 시작될 수 있다.
본 실시예에서, 자연실리콘 산화막을 실리콘 기판(201)에서 제거할 때, 상기 자연실리콘 산화막은 단계(S101a)에서 묽은 플루오린화 수소산(Diluted Hydrofluoric acid, DHF)을 이용해 실리콘 기판(201)에 대한 습식처리를 수행함으로써 제거되고, 단계(S101b)에서는, 자연실리콘 산화막이 제거된 실리콘 기판(201)에 산소 분위기에서 열처리가 수행되어 상기 실리콘 기판(201)상에 실리콘 산화막(막 아래 실리콘 산화물)(202)을 형성한다.
자연산화막을 갖는 실리콘 기판(201)이 사용되는 경우, 단계(S101c)에서, 자연실리콘 산화막이 상술한 습식처리 없이 위에 남겨진 실리콘 기판(201)이 준비된다. 다음, 단계(S101d)에서, 실리콘 기판(201)상에 실리콘 산화막(막 아래 실리콘 산화물)(202)을 형성하기 위해 실리콘 기판(201)상에 열처리가 수행된다. 대안으로, 단계(S101e)에서, 습식처리없이 자연실리콘 산화막을 갖는 실리콘 기판(201)에 대한 건식에칭을 수행한 후, 단계(S101f)에서 산소 분위기에서 건식에칭 후 상기 실리콘 기판(201)에 대한 열처리가 행해져 상기 실리콘 기판(201)상에 실리콘 산화막(막 아래 실리콘 산화물)(202)을 형성한다.
도 3에 도시된 바와 같이, 자연산화막이 습식처리에 의해 제거될 경우, 산화막의 두께는 어닐링 산화 온도와 산소압을 바꿈으로써 0.5㎚ 내지 1.0㎚ 범위로 조절될 수 있고, 자연 산화막이 제거되지 않은 경우 산화막의 두께는 열처리 온도에 따르지는 않으나, 1.0㎚ 이하의 두께를 갖는 매우 얇은 산화막이 형성될 수 있다. 심지어 자연실리콘 산화막이 건식에칭에 의해 제거되고 막 아래의 실리콘 산화물이 산소 분위기에서 열처리에 의해 수행되더라도, 자연산화막이 습식처리에 의해 제거되는 경우의 두께와 동일한 산화막 두께가 성취될 수 있다.
다음, 제 1 단계(S101)처럼 습식처리를 한 후, 단계(S102)에서, 상기 제 1 단계(S101)에서 열적으로 산화된 실리콘 산화막(202)을 이용해 막 두께가 1.0㎚ 이하인 실리콘 산화막(202)을 갖는 기판(201)상에 HfN으로 제조된 금속 질화막(HfN막)(203)이 예컨대 0.3 내지 0.7㎚ 범위의 막 두께로 증착된다. 연이어, 제 3 단계(S103)에서, Hf로 제조된 금속막(Hf막)을 금속 질화막(203)상에 예컨대 0.1 내지 0.7㎚ 범위의 막 두께로 증착시킴으로써, HfN/Hf 적층막이 형성된다. 비교예로서, HfN 및 Hf의 단층막이 적층된다.
도 1에 도시된 실시예로, 단계(S101)에서, 실리콘 산화막(202)이 단계(101a 내지 101f) 중 어느 한 단계에서 기판(201)상에 형성되나, 본 발명에서는, 후술되는 바와 같이, 제 2 단계(S102), 제 3 단계(S103), 및 제 4 단계(S104)에서 유전체막(206)을 형성하는 것이 중요하다. 따라서, 기판(201)상에 실리콘 산화막(20)을 형성하기보다는 실리콘 산화막(202)이 형성되는 기판(201)에 대해 제 2 단계(S102)에서 제 4 단계(S104)를 수행하는 것이 중요하다. 그 결과로서, 또한 사전에 기판에 실리콘 산화막을 형성하고, 상기 기판을 보존하며, 그런 후 실리콘 산화막으로 보존된 기판을 이용할 수 있다. 대안으로, 예컨대, CVD 방법에 의해 실리콘 산화막을 형성할 수 있다. 즉, 제 1 단계(S101)에서, 실리콘 산화막(202)이 형성되는 기판(201)이 준비될 수 있는 한 상기 태양들 중 어느 하나가 사용될 수 있다.
도 4는 제 2 단계(S102) 및 제 3 단계(S103)에서 HfN으로 제조된 금속 질화막(203)과 Hf로 제조된 금속막(204)의 증착 단계에 사용된 처리 디바이스의 예의 개요를 도시한 것이다.
막형성 처리챔버(400)는 히터(401)에 의해 기설정된 온도까지 가열되도록 구성된다. 상기 막형성 처리챔버(400)는 피처리 기판(402)이 기판 지지기부(403)에 포함된 서셉터(susceptor)를 통해 히터(405)가 기설정 온도까지 가열될 수 있도록 구성된다. 기판 지지기부(403)는 막 두께의 균일성 관점에서 기설정된 회전속도로 회전할 수 있는 것이 바람직하다. 막형성 처리챔버(400)에서, 피처리 기판(402)을 마주보는 위치에 타겟(406,416)이 설치된다.
상기 타겟(406,416)은 Cu와 같은 금속으로 제조된 백플레이트(back plate)(407,417)를 통해 타겟 홀더(408,418)상에 설치된다. 또한 타겟(406,416)은 백플레이트(407,417)가 타겟 재료에 의해 하나의 부품으로서 결합되고 타겟으로서 이 부품을 부착하는 타겟 어셈블리의 외형을 제조할 수 있다. 즉, 상기 구성은 타겟이 타겟 홀더상에 설치되는 구성일 수 있다.
Cu와 같은 금속으로 제조된 타겟 홀더(408,418)는 스퍼터 방전을 위해 전력을 인가하고 음극으로서 기능을 하는 직류 전원(410,420)이 연결되게 한다. 또한, 타겟 홀더(408,418)는 절연체(409,419)를 통해 막형성 처리챔버(400)의 내벽에 부착되고 이로써 접지 전위로 상기 막형성 처리챔버(400)의 벽으로부터 절연된다. 스퍼터 면에서 볼 때, 마그네트론 스퍼터링을 구현하기 위한 자석(411,421)이 타겟(406,416) 뒤에 배열된다. 상기 자석(411,421)은 자석 홀더(412,422)에 의해 보유되고 개략적으로 미도시된 자석홀더 회전장치에 의해 회전될 수 있다. 타겟의 부식을 위해, 자석(411,421)은 방전 주기동안 회전을 계속한다.
상기 타겟(406,416)은 기판(402) 위에 비스듬히 오프셋트 위치에 설치되어 있다. 즉, 상기 타겟(406,416)의 스퍼터면의 중앙점은 피처리 기판(402)의 중심에서 수직으로부터 옮겨진 기설정된 치수의 위치에 자리잡고 있다.
타겟(406,416)과 피처리 기판(402) 사이에, 전원이 제공된 타겟(406,416)으로부터 방전된 스퍼터 입자들에 의해 상기 피처리 기판(402)상에 막형성을 제어하는 실드판(413)이 설치되어 있다.
본 실시예에서, 타겟으로서, Hf로 제조된 금속 타겟(406,416)이 사용된다. 타겟 홀더(408 및 418) 중 하나와 백플레이트(407 및 417) 중 하나를 통해 직류 전원(410 및 420)) 중 하나로부터 전원의 제공에 의해 금속 타겟(406,416) 중 하나에 유전체막이 증착된다. 이 때, 불활성 가스가 불활성 가스소스(423)로부터 밸브(424 및 435) 중 하나를 통해 타겟 부근을 지나 막형성 처리챔버(400)로 도입되고, 유량 제어기(425 및 436) 중 하나와 밸브(426 및 437) 중 하나가 피도입 가스의 유속을 조절한다. 반응가스로서 질소가 반응성 가스소스(질소 가스소스)(431)로부터 밸브(432), 유량 제어기(433) 및 밸브(434)를 통해 막형성 처리챔버(400)내 기판 부근으로 도입된다. 도입된 불활성 가스와 반응성 가스가 컨덕턴스 밸브(conductance valve)를 통해 배기펌프(415)에 의해 방출된다.
제 2 단계(S102)에서 증착, 즉, HfN의 막형성은 기판 온도를 30℃로 그리고 Hf의 타겟 전력을 100W로 설정하고, 불활성 가스로서 Ar을 이용하며 Ar의 공급률을 50sccm으로 설정하고, 반응성 가스인 질소의 공급률을 1.0sccm에서 10sccm의 범위로 설정함으로써 수행될 수 있다. 다음, 제 3 단계(S103)에서 Hf의 증착은 기판 온도를 30℃로 그리고 Hf의 타겟 전력을 100W로 설정하고, 불활성 가스로서 Ar을 이용하며 Ar의 공급률을 50sccm으로 설정함으로써 수행될 수 있다.
제 2 단계(S102) 및 제 3 단계(S103)에서 진공용기내 압력은 균일성 관점에서 1×10-1Pa 이하인 것이 바람직하다.
다른 진공용기를 이용한 상기 제 2 단계(S102) 및 제 3 단계(S103) 수행시, 전자적 특성이 대기에 노출을 수반하는 탄소오염으로 인해 열화되는 것을 방지하기 위해 기판은 진공 전달용기를 통해 전달되는 것이 바람직하다. 또한, 생산량 관점에서, 상기 제 2 단계(S102) 및 제 3 단계(S103)는 하나의 동일한 진공용기에서 수행되는 것이 바람직하다.
이 때, HfN막의 조성물은 질소의 공급률에 의해 조절될 수 있다. 도 5는 질소의 공급률에 대한 HfN막의 조성물의 의존도를 도시한 것이다. 조성물은 XPS(X-ray Photoelectron Spectroscopy)를 이용한 분석에 의해 평가된다. 상술한 바와 같이, 1.0sccm에서 2.0sccm의 범위내에서 질소의 공급률을 조절함으로써, 몰비 N/(Hf+N)가 0.04 내지 0.11 범위내에 제어될 수 있음이 확인될 수 있다.
도 6은 질소의 공급률에 대한 HfN막의 증착률의 의존도를 도시한 것이다. 도 6으로부터, 질소의 공급률이 15sccm 미만인 영역에서 증착속도는 0.7 ㎚/min으로 상당히 증가되는 반면에, 질소의 공급률이 15sccm 이상인 영역에서 증착속도는 0.4 ㎚/min 이하인 것이 확인될 수 있다. 이는 왜냐하면 금속 타겟 표면은 질화물이고, 질소의 공급률이 15sccm 이상인 경우 스퍼터링 속도가 줄어들기 때문이다. 따라서, 본 실시예에서, 유전체막의 형성은 증착속도가 열화되게 하지 않고도 구현될 수 있음이 검증된다.
다음, 제 4 단계(S104)에서, Hf, Si, O 및 N을 함유한 금속 질화막으로 제조된 유전체막(206)은 산소 분위기에서 700℃ 내지 950℃의 온도 범위에서 실리콘 산화막(202), 금속 질화막(HfN)(203), 및 금속막(Hf)의 적층막상에 열처리를 수행함으로써 형성된다. 유사한 열처리가 또한 비교예로서 Hf 및 HfN의 단층막상에 수행되어 Hf, Si, O 및 N을 함유한 금속 질화막으로 제조된 유전체막을 형성한다.
다음, 제 5 단계(S105)에서, 유전체막(206)상에, 소정 크기를 갖는 Au막이 진공증착법에 의해 상부전극(205)으로서 100㎚의 두께로 증기 증착되어, 이에 따라 MIS 커패시터 구조가 형성된다. 그 다음, 하부전극으로서 실리콘 기판(201)과 상부전극으로서 Au막(205)이 함께 전기적 특성들이 측정된다. 전기적 특성으로서, C-V 측정에 의해 소자의 EOT가 측정되고, I-V 측정에 의해 누설전류가 측정된다.
여기서, EOT(Equivalent Oxide Thickness)가 설명된다. 절연막의 종류에 무관하게 절연막 재료가 실리콘 산화막인 것을 가정하여 커패시터로부터 역으로 계산함으로써 얻은 절연막의 전기적 막두께를 등가산화막두께라 한다. 즉, 절연막의 상대 유전율이 εh이고, 실리콘 산화막의 상대 유전율이 εO이며, 절연막의 두께가 dh이면, 등가산화막두께(de)는 하기의 수학식 1로 표현된다.
Figure 112011075589505-pat00022
상술한 수학식(1)은
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실리콘 산화막의 상대 유전율(εO)보다 더 큰 상대 유전율(εh)이 절연막으로서 사용되는 경우 등가산화막두께(de)는 절연막의 막 두께(dh)보다 더 얇은 실리콘 산화막의 두께와 같은 것을 나타낸다. 실리콘 산화막의 상대 유전율(εO)은 약 3.9이다. 따라서, 예컨대, εh=39인 높은 상대 유전율을 갖는 금속으로 제조된 막의 등가산화막두께(전기막 두께)(de)는 물리적 막 두께(dh)가 15㎚이더라도 1.5㎚이고, 따라서, 막 두께가 1.5㎚인 실리콘 산화막의 커패시턴스 값과 같은 절연막의 커패시턴스 값을 유지하면서 터널 전류를 상당히 줄일 수 있다.
I-V 특성에 대한 막 두께와 유전체막의 막 품질의 차이로 인한 표면 전위의 영향을 고려해, (Vfb-1)V의 전압 인가시 누설전류를 측정함으로써 누설전류 값이 평가되며, 여기서 Vfb는 상부 전극에 대해 MIS 구조의 C-V 특성에 의해 얻은 플랫밴드전압 (flat-band voltage)이다.
먼저, Hf 및 HfN의 단층막이 실리콘 산화막에 증착되고 열처리되는 샘플의 전기 특성(비교예의 전기 특성)이 설명된다. 도 7은 샘플의 EOT와 누설전류값(Jg) 간의 관계를 도시한 것으로, HfN막은 막 두께가 1.0㎚이고, 900℃에서 열처리된다(도면에서 ■ 표시됨). 여기서, HfN막의 몰비 N/(Hf+N)는 (N2의 유량 조건이 1.0sccm인 경우) 0.04에서 (N2의 유량 조건이 4.0sccm인 경우) 0.14 범위내에서 변한다. 비교를 위해, 샘플의 EOT와 누설전류값(Jg) 간의 관계가 도면에 도시되어 있고, Hf막은 막 두께가 0.7 내지 1.5㎚ 범위내에서 변하고 750℃에서 열처리된다. 여기서, ○ 마크의 Hf막의 두께는 0.7㎚이고, △마크의 Hf막의 두께는 1.0㎚이며, ● 마크의 Hf막의 두께는 1.5㎚이다. 두꺼운 파선은 SiO2 단층막의 두께가 줄어든 경우 EOT와 누설전류 간의 관계를 나타내고, 얇은 파선은 Hf막이 0.7 내지 1.5㎚ 범위내에서 변하는 경우 EOT와 누설전류 간의 관계를 나타낸다.
도 7로부터, EOT의 감소는 질소를 함유하지 않는 Hf막에 비해 HfN막에서 구현될 수 있는 반면 EOT는 질소의 유량이 1.5sccm이고 몰비 N/(Hf+N)가 0.09인 경우에 가장 작은 것이 확인될 수 있다. 이는 HfN에서 질소가 실리콘 산화막에 확산되고 SiON과 HfON이 형성되며, 이에 따라, 유전율이 향상되고 EOT가 줄어들기 때문으로 생각될 수 있다. 또한, 질소의 유량이 4.0sccm이고 몰비 N/(Hf+N)가 0.14인 경우, EOT와 누설전류는 상당히 커진다. N/(Hf+N)가 0.11을 초과하면, EOT와 누설전류는 상당히 커진다. 이는 질소의 농도가 증가하면 Hf와 결합되지 않은 질소 원자의 개수가 증가하고, 따라서 누설전류가 증가하며 유전상수가 감소하기 때문으로 생각될 수 있다. 후술되는 바와 같이, HfN의 경우, EOT의 증가는 900℃에서 열처리가 수행되더라도 관찰되지 않으나, Hf의 경우, 800℃ 이상의 열처리 온도에서 EOT의 증가가 관찰된다.
도 8a는 막 두께가 1.0㎚이고 750℃에서 열처리되는 Hf의 단층막인 샘플의 C-V 특성을 나타낸 것이며, 도 8b는 막 두께가 1.0㎚이고 몰비가 0.09이며 900℃에서 열처리되는 HfN의 단층막인 샘플의 C-V 특성을 나타낸 것이다. 이 도면으로부터, Hf는 100mV의 히스테리시스를 갖는 반면, HfN는 히스테리시스 이동으로 줄은 50mV의 히스트레시스를 갖는 것이 확인될 수 있다.
다음, 본 실시예의 HfN/Hf 적층구조를 기술한다. 샘플의 EOT와 누설전류 간의 관계가 도 9에 나타나 있고(도 9에서 ▲로 표시됨), 질소의 유량은 1.5sccm으로 설정되고, 도 7로부터 얻은 질소의 최적 유량과 HfN막의 몰비 N/(Hf+N)는 0.09로 설정되며, HfN 단층막의 막 두께는 1.0에서 1.5 범위내에 변한다. 또한, 샘플의 EOT와 누설전류 간의 관계가 도 9에 나타나 있고(도 9에서 ■로 표시됨), HfN/Hf 적층막의 Hf 막 두께는 0.5㎚로 고정되며 HfN막의 두께는 0.3㎚에서 0.7㎚ 범위내에서 변한다.
도 9로부터, HfN/Hf 적층막의 EOT와 누설전류는 Hf가 적층되지 않은 HfN막에 비해 HfN 막 두께의 0.5㎚에서 0.7㎚ 범위내에 더 향상된 것이 관찰될 수 있다. 이는 Hf가 HfN상에 더 적층되면, Hf층은 열처리시 산화되고 절연막에서 산소의 농도가 HfN 단층의 경우에 비해 증가되어, 유전율이 향상되고 동시에 누설전류가 향상되기 때문으로 생각될 수 있다. EOT는 HfN/Hf 적층막을 이용함으로써 안정적으로 줄어들 수 있음이 검증된다. 또한, HfN 막 두께를 최적화함으로써, SiON 및 HfON의 적층막이 형성되고, HfN막에서 실리콘 산화막으로 확산된 질소의 농도가 최적화되며, 이에 의해, 유전상수가 향상되고 EOT가 감소되는 것이 생각될 수 있다.
상기 결과로부터, 본 실시예에서 HfN 및 Hf의 적층막을 이용한 유전체막을 형성하는 단계에서 EOT=1.5㎚ 이하를 구현하기 위해, HfN막의 두께를 0.3㎚에서 0.7㎚까지 범위로 설정하고, HfN의 몰비 N/(Hf+N)를 0.04에서 0.11까지 범위로 설정하도록 추천된다.
다음, 막의 EOT와 누설전류 간의 관계가 도 10에 도시되어 있고(도면에 ■로 표시됨), 막은 HfN막의 몰비 N/(Hf+N)를 0.09로 설정하고, HfN막의 두께를 0.5㎚로 고정하며, Hf막의 두께가 0.1㎚에서 0.7㎚ 범위내에서 적층되게 변화시킴으로써 제조된다. 도 10으로부터, EOT는 Hf 막두께의 0.3㎚에서 0.7㎚ 범위내에서 향상된 것이 관찰되었다. 그러나, Hf 막두께가 0.1㎚인 경우, EOT는 Hf 두께가 0.3㎚일 때보다 더 크고 누설전류값(Jg)은 1.0E×10-1A/㎠ 이상 만큼 크게 열화된다. 이 결과는 HfN막에 증착되는 Hf 막 두께에 있어 최적의 막 두께가 있음을 나타낸다. Hf 막 두께가 0.3㎚ 미만으로 줄어들면, 열처리시 산소로 인해 실리콘 산화막의 두께가 증가하게 된다. 또한, Hf 막 두께가 1.0㎚를 초과하면, 완전히 산화되지 않은 미반응 금속 Hf가 열처리 후에도 여전히 남아 있어 누설전류값이 증가한다. 따라서, 본 실시예에서 HfN 및 Hf의 적층된 막을 이용한 유전체막을 형성하는 단계에서 EOT=1.5㎚ 이하를 구현하도록 Hf로 제조된 금속막의 두께를 0.3㎚에서 1.0㎚까지의 범위로 설정하도록 추천된다.
다음, 도 11a는 HfN막의 몰비 N/(Hf+N)를 0.09로 설정하고 HfN막의 두께를 1.0㎚로 고정한 샘플의 C-V 특성을 나타낸 도면이다. 도 11b는 HfN막의 몰비 N/(Hf+N)를 0.09로 설정하고 HfN막의 두께를 0.5㎚로 고정하며 두께가 0.5㎚인 Hf막이 적층되는 샘플의 C-V 특성을 나타낸 도면이다. 도 11b에 나타낸 바와 같이, 도 11a에 도시된 바와 같이 40mV의 히시테리스시 이동이 HfN 단층막에 관찰되더라도 HfN/Hf 적층막에 전혀 히스테리시스가 관찰되지 않는다. 이 결과는 HfN/Hf 적층막이 절연막에 더 많은 고정전하를 줄일 수 있음을 나타낸다. 따라서, 실리콘 산화막에 확산된 질소의 농도는 본 실시예에서 HfN 및 Hf에 최적화되고 고정전하를 더 줄이기 위한 노력이 달성되었음이 입증된다.
다음, HfN막의 몰비 N/(Hf+N)를 0.09로 설정하고 HfN 단층막을 상기 막 아래의 실리콘 산화물상에 두께 1.0㎚로 증착한 샘플과, 두께가 0.5㎚인 HfN막과 두께가 0.5㎚인 Hf막이 적층되는 샘플에 대해, 산소 분위기에서 어닐링 온도의 의존성의 평가 결과가 도 12에 도시되어 있다. 또한, Hf 단층막의 막 두께가 0.7㎚에서 1.5㎚ 범위내에 변하는 샘플의 특성이 비교를 위해 도면에 도시되어 있다. Hf 단층막의 두께 1.0㎚로 증착되고 750℃에서 열처리되면, EOT에서의 증가(도면에서 △로 표시됨)가 관찰되지 않으나, 열처리 온도가 850℃(도면에서 □로 표시됨) 및 900℃(도면에서 ◇로 표시됨)인 경우, EOT에서의 증가가 관찰될 수 있다. 이는 Hf 단층막이 실리콘 산화막상에 증착되고 열처리되는 일본특허 제4239015호의 명세서에 기술된 방법으로 실리콘 산화막의 두께가 줄어들면, 상기 막 아래 실리콘 산화물의 두께는 열처리로 인해 Hf 확산을 수행하려고 증가되는 것을 나타낸다. 따라서, 이 방법으로는, EOT 가 1.5㎚ 이하인 영역에서 높은 내열성을 갖는 절연막을 형성하기가 어렵다.
HfN 단층막에서, 어닐링 온도가 950℃로 증가되면, EOT에서 증가가 관찰되나, HfN/Hf 적층막에서는 어닐링 온도를 950℃로 증가하더라도 EOT에서 증가가 관찰되지 않는다. 따라서, 본 실시예에서 HfN 및 Hf 또는 적층막에 의해 형성된 유전체막에서 EOT가 줄어들고, 누설전류값이 줄어들며 내열성이 향상되는 것이 입증된다.
본 발명의 제 4 단계(S104)에서, CMOS 제조단계에서 활성화 단계를 위한 내열성을 얻기 위해 700℃ 이상으로 열처리를 수행하도록 추천되며, 850℃ 이상이 더 추천된다. 제 4 단계(S104)에서 열처리 주기동안 산소의 부분압은 완전히 산화되지 않은 미반응 금속 Hf가 남아 있는 것을 방지하기 위해 0.001Pa 이상이고, 초과 산화를 방지하기 위해 상기 부분압은 10Pa 이하인 것이 바람직하다.
다음, 히스테리시스상에 제 1 단계(S101)에서 열처리 온도의 영향의 검사 결과를 설명한다. 먼저, 자연실리콘 산화막이 본 실시예의 제 1 단계(S101)에서 막(202) 아래 실리콘 산화물을 형성하기 위해 습식 처리없이 남겨진 기판(201)상에 열처리가 수행되는 경우를 설명한다. 실리콘 기판이 분위기에 노출되면, 자연산화막이 형성된다. 결과가 도 13a 내지 도 13c에 도시되어 있다. 자연산화막이 있는 기판(201)이 진공상태에서 열처리되고, 질소의 유량이 도 7로부터 얻은 질소의 최적 유량인 1.5sccm으로 설정되며, 몰비 N/(Hf+N)가 0.09로 설정되면, HfN막은 두께 1.0㎚로 증착되고 900℃로 열처리된다. 도 13a는 열처리가 단계(S101d)에서 수행되지 않는 경우 유전체의 C-V 특성을 나타낸 도면이고, 도 13b는 단계(S101d)에서 650℃로 열처리된 유전체의 C-V 특성을 나타낸 도면이며, 도 13c는 단계(S101d)에서 900℃로 열처리된 유전체의 C-V 특성을 나타낸 도면이다.
도 13a에 도시된 바와 같이, 열처리가 수행되지 않으면, 110mV의 히스테리시스가 있고, 도 13b에서 650℃로 열처리가 수행되면, 히스테리시스는 70mV로 줄어든다. 또한, 도 13c에서 열처리 온도가 900℃로 상승하면, 히스테리시스에서 감소가 관찰된다. 이 결과에 대한 이유는 분위기에서 습도에 의해 자연산화막이 형성되고, 따라서, 열처리가 진공상태에서 수행되고 열처리 온도가 더 오르면, 열처리 후 형성된 실리콘 산화막에서의 고정전하가 억제되고 따라서 히스테리시스가 줄어든 것이라 생각될 수 있다.
본 실시예에서 자연산화막을 열처리함으로써 실리콘 산화막을 형성하는 제 1 단계(S101)의 단계(S101d)에서는 자연산화막내 습기를 충분히 제거하기 위해 500℃ 이상으로 열처리를 수행하도록 추천된다. 또한, 제 1 단계(S101)에서 열처리 주기동안 진공용기내 압력을 상기 열처리 주기동안 재산화(re-oxidation) 및 불순물 흡수를 억제하기 위해 1×10-2Pa 이하로 설정하도록 추천된다. 제 1 단계(S101d)에서 열처리 온도를 올림으로써 얻은 히스테리시스 향상 결과는 또한 DHF 처리(단계 S101a), 건조 에칭처리(단계 S101f), 및 자연산화막을 제거한 후 1×10Pa 이하의 산소 부분압 분위기에서 700℃ 이상(단계 S101b, 101f)에서 열처리를 수행함으로써 얻을 수 있다.
제 1 단계(S101)에서 열처리 온도의 상한은 실리콘 산화막(202)의 막 두께를 1㎚ 이하로 제어하는 관점에서 1,000℃로 하는 것이 바람직하다.
본 발명의 결과는 또한 상부 전극으로서 TiN을 이용한 MIT 구조로도 얻을 수 있다. TiN이 상부 전극으로 사용되면, 유전체막이 형성된 진공용기로부터 기판을 분위기에 노출시키지 않고도 진공 전달용기를 통해 또 다른 진공용기에 전달하고 상기 분위기에 유전체막의 노출에 수반한 탄소 오염으로 인해 전기적 특성이 열화되는 것을 억제하기 위해 막을 형성하는 것이 추천된다.
상기 설명에서, 단계(S102)에서 HfN과 단계(S103)에서 Hf를 이용한 적층막에 의한 유전체막 제조방법이 설명되나, 이는 국한되지 않으며 본 실시예의 조건을 만족하는 Hf 및 N을 함유한 금속 질화막이 제 2 단계(S102)에서 형성되고, 본 실시예의 조건을 만족하는 Hf를 함유한 금속막이 제 3 단계(S103)에서 형성되면 본 실시예의 결과는 만족스럽게 달성될 수 있다.
상기 설명에서, 실리콘 산화막상에 유전체막이 형성되는 경우가 기술되어 있으나, MOS 트랜지스터의 일부분에 본 실시예의 방법을 적용함으로써 그 결과는 또한 만족스럽게 달성될 수 있다.
즉, 본 실시예의 방법은 절연막으로서 유전체막을 갖는 반도체 디바이스를 제조하는 방법에 적용될 수 있으며, 예컨대, 하기의 제조방법들이 인용될 수 있다.
제 1 실시예는 적어도 표면이 반도체층인 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 기판과 상기 게이트 전극 사이에 순차적으로 적층된 절연된 게이트 절연막을 구비하고, 상기 절연된 게이트 절연막에 포함된 절연막의 적어도 하나의 층이 본 실시예의 방법에 의해 형성되는 반도체 디바이스 제조방법이다.
제 2 실시예는 적어도 표면이 반도체 디바이스인 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 기판과 상기 게이트 전극 사이에 절연막, 부유 전극, 및 절연막이 순차적으로 적층된 구조를 구비하고, 상기 게이트 전극과 상기 부유 전극 사이에 형성된 절연막 중 적어도 일부분은 본 발명의 유전체막인 비휘발성 반도체 디바이스 제조방법이다.
제 3 실시예는 적어도 표면이 반도체층인 기판상에 절연막을 통해 형성된 소스 영역, 드레인 영역 및 게이트 전극을 가지며, 상기 절연막은 본 발명의 방법에 의해 형성되는 반도체 디바이스 제조방법이다.
<제 1 실시예>
첨부도면을 참조로 본 발명의 제 1 실시예를 상세히 설명한다.
도 2는 본 실시예의 방법에 의해 형성된 유전체막을 갖는 MIS 커패시터를 도시한 도면이다. 표면에 자연산화막을 갖는 실리콘 기판(201)상에 진공 어닐링을 수행함으로써, 상기 표면에 흡수된 습기 및 탄소와 같은 불순물들이 제거되고 상기 막아래 매우 얇은 실리콘 산화막이 실리콘 기판(201)상에 형성된다. 타겟으로서 Hf의 금속 타겟이 사용되며, 스퍼터 가스로서 아르곤 및 질소가 사용된다.
기판 온도는 27℃에서 600℃ 범위내에서, 타겟 전력은 50W에서 1,000W 범위내에서, 스퍼터 가스압은 0.02Pa에서 0.1Pa 범위내에서, Ar의 가스 유량은 1sccm에서 200sccm 범위내에서 그리고 질소의 가스 유량은 1sccm에서 50sccm 범위내에서 적절히 결정할 수 있다.
여기서, 막은 기판온도가 30℃이고, Hf의 타겟 전력이 100W이며, 스퍼터 가스압이 0.03Pa이고, Ar의 가스 유량이 50sccm이며, 질소의 가스 유량이 1.0에서 2.0sccm일 때 형성된다. 질소의 공급량은 HfN막을 증착하기 위해 도 5에 도시된 몰비 N/(Hf+N)가 0.04에서 0.11 범위에 있도록 설정된다.
HfN막은 상술한 형성단계를 이용해 0.3㎚에서 0.7㎚ 범위내의 두께로 형성된다.
다음, Hf막은 하나의 동일한 스퍼터 장치에서 0.3㎚에서 0.7㎚ 범위내의 두께로 연이어 형성되고, Hf막은 또한 비교를 위해 두께 0.1㎚로 형성된다. 여기서, 막은 스퍼터 온도가 30℃이고, Hf의 타겟 전력이 100W이며, 스퍼터 가스압이 0.03Pa이고, Ar의 가스 유량이 50sccm일 때 형성된다.
다음, HfN/Hf 적층막의 어닐링 처리가 산소 분위기에서 수행된다. 기판 온도는 300℃에서 1,000℃ 범위내에서, 가스압은 0.001Pa에서 10Pa 범위내에서, 산소의 가스 유량은 1sccm에서 200sccm 범위내에서 적절히 결정할 수 있다. 어닐링 처리에 의해, 유전체막(206)이 형성된다.
다음, 스퍼터링 방법에 의해 TiN 상부전극(205)이 형성된다. 타겟으로 Hf의 금속 타겟이 사용되고, 스퍼터 가스로서 아르곤과 질소가 사용된다.
기판 온도는 27℃에서 600℃ 범위내에서, 타겟 전력은 50W에서 1,000W 범위내에서, 스퍼터 가스압은 0.02Pa에서 0.1Pa 범위내에서, Ar의 가스 유량은 1sccm에서 200sccm 범위내에서 그리고 질소의 가스 유량은 1sccm에서 50sccm 범위내에서 적절히 결정할 수 있다.
여기서, 막은 스퍼터 온도가 30℃이고, Ti의 타겟 전력이 750W이며, 스퍼터 가스압이 0.03Pa이고, Ar의 가스 유량이 12sccm이며, 질소의 가스 유량이 10sccm일 때 형성된다. 이 단계를 이용함으로써, TiN 막은 두께 20㎚로 증착된다.
다음, 전극 금속막(TiN)이 리소그래피 기술과 RIE 기술을 이용해 소정 크기로 처리되고, MIS 커패시터 구조가 형성된다. 여기서, 전극은 Au로 제조될 수 있다.
상술한 바와 같이 제조된 유전체막(206)의 C-V 및 I-V 특성이 평가된다. 그 결과가 도 14에 도시되어 있다. TiN 전극이 사용되더라도, HfN/Hf 적층막을 이용해 EOT=1.5㎚ 이하 및 누설전류(Jg)=1.0×10-1A/㎠ 이하의 특성들을 얻을 수 있다. 대부분 HfN막의 몰비 N/(Hf+N)가 0.04 에서 0.11 이하의 범위내에 있을 때 EOT가 줄어든다. 또한, HfN막이 0.3㎚에서 0.7㎚ 두께로 그리고 Hf막이 0.3㎚에서 1.0㎚ 두께로 적층되는 경우, EOT는 HfN막보다 더 많이 줄어들고 내열성이 훨씬 탁월한 유전체막이 형성될 수 있다.
도 15는 본 발명의 실시예의 유전체막을 이용한 반도체 디바이스 제조방법에 사용된 반도체 제조기기(500)를 도시한 것이다. 반도체 제조기기(500)는 건식 에칭 디바이스(501), 제 1 단계(S101)를 수행하기 위한 제 1 진공 열처리 디바이스(502), 제 2 단계(S102) 및 제 3 단계(S103)를 수행하기 위한 제 1 마그네트론 스퍼터 디바이스(503), 제 4 단계(S104)를 수행하기 위한 제 2 진공 열처리 디바이스(504), TiN 전극을 형성하기 위한 제 2 마그네트론 스퍼터 디바이스(505), 기판을 분위기에 노출시키지 않고 참조부호(501 내지 505)의 디바이스 각각에 기판을 전달할 수 있는 진공 전달 디바이스(506), 및 상기 분위기로부터 진공으로 상기 기판을 전달하기 위해 반도체 도입 디바이스(507)를 구비한다. 건식 에칭 디바이스(501)는 자연산화막을 제거하기 위한 디바이스이다. 반도체 제조기기(500)를 이용함으로써, 기판을 분위기에 노출시키지 않고 연이어 처리를 수행할 수 있고, 따라서, 습기, 탄소 및 산호와 같은 불순물이 인터페이스에 흡수되는 것이 억제될 수 있다. 따라서, 각 디바이스에서 형성된 막의 특성들을 바꾸지 않고도 다음 단계로 기판을 전달할 수 있다.
반도체 제조기기(500)는 CPU와 같은 처리장치를 포함하는 컨트롤러(미도시)를 구비하고, 기설정된 프로그램에 따라 처리 디바이스(501 내지 507) 각각에 명령 신호를 출력함으로써 피처리 기판에 기설정된 처리(제 1 내지 제 4 단계 및 본 실시예에서 도 1에 도시된 상부 전극의 막형성 처리)를 수행한다. 각각의 처리 디바이스(501 내지 507)는 PLC(프로그램 가능한 로직 컨트롤러)와 같은 컨트롤러(미도시)를 구비하고, 상기 컨트롤러로부터 출력된 명령 신호에 따라 유량 제어기 및 배기 펌프와 같은 디바이스를 제어한다.
<제 2 실시예(게이트 절연막에 적용된 실시예)>
첨부 도면을 참조로 본 발명의 제 2 실시예를 설명한다.
도 16에서 단계 (a) 내지 (c)는 본 발명의 제 2 실시예의 유전체막을 이용한 반도체 디바이스 제조방법의 단계들을 나타낸다.
먼저, 도 16의 단계(a)에 도시된 바와 같이, 소자분리영역(602)이 STI(Shallow Trench Isolation) 기술을 이용해 실리콘 기판(601)의 표면상에 형성된다. 이 후, 실리콘 산화막(603)이 도 1에 기술된 제 1 단계(S101)에서 제 3 종류의 방법들 중 어떤 하나의 방법에 의해 절연 실리콘 기판(601)의 표면에 형성된다. 연이어, HfN/Hf 적층막이 상술한 실시예에 기술된 방법에 의해 형성된다. 연이어, 열처리가 수행되고 유전체막(604)이 얻어진다.
다음, 유전체막(604)상에 두께가 150㎚인 다결정-실리콘(Poly-Si)막(605), 상기 실리콘 산화막(603), 유전체막(604), 및 다결정-실리콘막(605)의 적층은 도 16의 단계(b)에 도시된 바와 같이 리소그래피 기술과 RIE 기술을 이용해 게이트 전극에 처리된다. 연이어, 이온들이 주입되고 자가정렬식으로 마스크로서 게이트 전극을 이용해 확장영역(606)이 형성된다.
여기서, 다결정-실리콘막의 게이트 전극이 사용되나, TiN과 같은 금속전극이 다결정-실리콘막과 유전체막 사이에 삽입되는 MIPS가 게이트 전극으로 사용될 수 있고, 또한 전체 게이트 전극은 금속 재료로 제조될 수 있다.
또한, 도 16에서 단계(c)에 도시된 바와 같이, 실리콘 질화막과 실리콘 산화막이 연이어 증착되고 그리고 나서 게이트 측벽(607)이 다시 에칭을 수행함으로써 형성된다. 이 단계에서, 이온들이 다시 주입되고 소스/드레인 영역(608)이 활성 어닐링을 통해 형성된다.
제조된 반도체 디바이스의 전기적 특성들의 평가 결과에 따라, Hf, Si, O 및 N을 함유한 유전체막, 즉, N을 함유하지 않는 HfO2에 비해 유전체막(604)에서 유전상수가 증가하고 EOT 및 누설전류가 줄어들 수 있다는 것이 확인되었다.
상술한 바와 같이, 본 실시예에 따르면, MOSFET의 게이트 유전체막의 일부분에 Hf, Si, O 및 N을 함유한 유전체막을 갖는 반도체 디바이스를 제조하는 방법으로 본 발명의 실시예의 유전체막을 제조하는 방법을 수행함으로써 EOT와 게이트 누설전류를 줄이고 내열성이 더 우수한 반도체 디비이스를 얻을 수 있다.
201: 실리콘 기판 202: 실리콘 산화막
203: 금속 질화막 205: 상부 전극
400: 막형성 처리챔버 401, 405: 히터
402: 기판 403: 기판 지지부
406, 416: 타겟 407. 417: 백플레이트
408, 418: 타겟 홀더 409, 419: 절연체
410, 420: 직류전원 411, 421: 자석
412, 422: 자석 홀더 415: 배기펌프
423: 불활성 가스소스 424, 435: 밸브
425, 436: 유량 제어기 426, 437: 밸브
500: 반도체 제조기기 501: 건식 에칭 디바이스
502: 제 1 진공 열처리 디바이스 503: 제 1 마그네트론 스퍼터 디바이스
504: 제 1 진공 열처리 디바이스 505: 제 2 마그네트론 스퍼터 디바이스
506: 진공 전달 디바이스 507: 반도체 도입 디바이스

Claims (21)

  1. 실리콘 산화막이 형성되는 피처리 기판을 준비하는 제 1 단계와,
    상기 실리콘 산화막에 Hf 및 N을 함유한 금속 질화막을 증착하는 제 2 단계와,
    실리콘 산화막에 증착된 상기 금속 질화막에 Hf를 함유한 금속막을 증착하는 제 3 단계와,
    Hf, Si, O 및 N을 함유한 금속 산질화막을 형성하기 위해 상기 실리콘 산화막, 실리콘 산화막에 증착된 상기 금속 질화막, 및 금속 질화막에 증착된 상기 금속막의 적층막에 열처리를 수행하는 제 4 단계를 포함하는 유전체막 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서, 상기 금속 질화막은 막 두께가 0.3㎚에서 0.7㎚ 범위 내에 있도록 형성되는 유전체막 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계에서, 상기 금속 질화막은 몰비 N/(Hf+N)가 0.04에서 0.11 범위내에 있도록 형성되는 유전체막 제조방법.
  4. 제 1 항에 있어서,
    제 3 단계에서, 상기 금속막은 두께가 0.3㎚에서 1.0㎚ 범위 내에 있도록 형성되는 유전체막 제조방법.
  5. 제 1 항에 있어서,
    상기 제 4 단계에서, 상기 금속 질화막이 상기 실리콘 산화막과 실리케이트 반응하게 하도록 증착된 상기 금속 질화막에 700℃ 이상의 열처리가 수행되는 유전체막 제조방법.
  6. 제 5 항에 있어서,
    상기 제 4 단계에서, 열처리 주기동안 산소의 부분압은 1×10 Pa 이하로 설정되는 유전체막 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 단계는 피처리 기판에 실리콘 산화막을 형성하도록 가열에 의해 실리콘 기판의 피처리 기판의 표면을 산화하는 단계인 유전체막 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 단계에서, 피처리 기판상에 실리콘 산화막을 형성하도록 자연실리콘 산화막이 습식처리 또는 건식에칭 처리에 의해 제거되는 피처리 기판에 열처리가 수행되는 유전체막 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 단계에서, 피처리 기판상에 실리콘 산화막을 형성하도록 1×10 Pa 이하의 산소 부분압 분위기에서 자연실리콘 산화막이 제거되는 상기 피처리 기판에 열처리가 700℃ 이상에서 수행되는 유전체막 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 단계에서, 상기 피처리 기판에 실리콘 산화막을 형성하도록 자연실리콘 산화막을 갖는 피처리 기판에 열처리가 수행되는 유전체막 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 단계에서, 상기 피처리 기판에 실리콘 산화막을 형성하도록 표면에 자연실리콘 산화막을 갖는 피처리 기판에 열처리가 500℃ 이상에서 수행되는 유전체막 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 단계에서, 열처리 분위기에서 진공 용기내 압력은 1×10-2 Pa 이하로 설정되는 유전체막 제조방법.
  13. 제 1 항에 있어서,
    상기 제 2 단계는 진공 용기내 질소를 함유한 반응성 가스와 불활성 가스의 혼합된 분위기에서 금속 질화막에 함유된 금속 질화물로 제조된 금속 타겟을 마그네트론 스퍼터링하는 단계이고, 상기 반응성 가스의 공급률은 금속 질화물의 몰비 N/(Hf+N)가 0.04에서 0.11의 범위에 있도록 설정되는 유전체막 제조방법.
  14. 제 1 항에 있어서,
    상기 제 2 단계는 진공 용기내 질소를 함유한 반응성 가스와 불활성 가스의 혼합된 분위기에서 금속 질화막에 함유된 금속 질화물로 제조된 금속 타겟을 마그네트론 스퍼터링하는 단계이고, 상기 반응성 가스의 공급률은 금속 질화물의 몰비 N/(Hf+N)가 0.04에서 0.11의 범위에 있도록 설정되고 상기 금속 질화막의 두께는 0.3㎚에서 0.7㎚ 범위에 있도록 형성되며,
    상기 제 3 단계는 진공 용기내 불활성 가스의 분위기에서 금속으로 제조된 금속 타겟을 마그네트론 스퍼터링하는 단계이고, 상기 금속막은 두께가 0.3㎚에서 1.0㎚ 범위에 있도록 형성되는 유전체막 제조방법.
  15. 제 13 항에 있어서,
    상기 제 2 단계 및 상기 제 3 단계에서 진공 용기내 압력은 1×10-1 Pa 이하인 유전체막 제조방법.
  16. 제 14 항에 있어서,
    상기 제 2 및 제 3 단계는 하나의 동일한 진공 용기에서 수행되는 유전체막 제조방법.
  17. 절연막으로서 유전체막을 갖는 반도체 디바이스 제조방법으로서,
    상기 유전체막은 제 1 항에 따른 방법에 의해 형성되는 반도체 디바이스 제조방법.
  18. 적어도 표면이 반도체층인 기판과,
    상기 기판상에 형성된 게이트 전극과,
    상기 기판과 상기 게이트 전극 사이에 순차적으로 적층되는 적층된 게이트 절연막을 구비하고,
    상기 적층된 게이트 절연막에 포함된 절연막의 적어도 한 층은 제 1 항에 따른 방법에 의해 형성되는 반도체 디바이스 제조방법.
  19. 제 18 항에 있어서,
    절연막상에 형성된 게이트 전극은 TiN이고,
    상기 게이트 전극을 형성하는 단계는 아르곤과 질소의 혼합 가스로 이루어진 반응성 가스와 불활성 가스의 혼합된 분위기에서 티타늄 금속 타겟을 마그네트론 스퍼터링하는 단계이며,
    기판은 상기 절연막이 형성된 진공 용기로부터 진공 전달용기를 통해 또 다른 진공 용기로 전달되고, 상기 게이트 전극은 상기 또 다른 진공 용기에 형성되는 반도체 디바이스 제조방법.
  20. 적어도 표면이 반도체층인 기판상에,
    소스 영역과,
    드레인 영역과,
    절연막을 통해 형성된 게이트 전극을 구비하고,
    상기 절연막은 제 1 항에 따른 방법에 의해 형성되는 반도체 디바이스 제조방법.
  21. 제 1 항에 따른 유전체막 제조방법을 수행하는 반도체 제조기기로서,
    상기 제조방법은 게이트 전극을 형성하는 제 5 단계를 더 포함하며,
    제 1 단계, 제 2 단계, 제 3 단계, 제 4 단계 및 제 5 단계를 수행하는 디바이스들이 진공 전달 용기를 통해 연결되고, 기판을 공기에 노출시키지 않고 상기 기판을 전달하도록 구성되는 반도체 제조기기.
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