JP2006344837A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高誘電率材料を用いたゲート絶縁膜を有するトランジスタに、キャリアの移動度の劣化及び閾値電圧の絶対値の上昇を防止し且つ熱力学的に安定した特性を得られるようにする。
【解決手段】半導体装置は、基板１０１と、基板１０１の上に形成され、基板の主面に対して垂直な方向で且つ複数層に相分離した高誘電体からなるゲート絶縁膜１０５と、該ゲート絶縁膜１０５の上に形成されたポリシリコンからなるゲート電極１０６とを有している。ゲート絶縁膜１０５は、基板側から、低誘電率安定相からなる第１金属酸化膜１０５ａ、高誘電率安定相からなる第２金属酸化膜１０５ｂ及び低誘電率安定相からなる第３金属酸化膜１０５ｃに相分離している。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に高誘電率材料からなるゲート絶縁膜を有するＭＯＳ型の半導体装置とその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によりゲートリーク電流が増大するといった問題が顕在化してくる。この問題を解決するために、ゲート絶縁膜にハフニウム酸化膜（ＨｆＯ2 ）やジルコニム酸化膜（ＺｒＯ2 ）等の金属酸化物からなる高誘電率材料をゲート絶縁膜に用いることにより、物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）値を低減するという手法が研究されている。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコン（ＨｆＯ2 ）と異なる比誘電率を持つ誘電体膜の膜厚を酸化シリコンの比誘電率で換算した膜厚値をいう。
開発初期には、このＨｆＯ2 やＺｒＯ2 等の金属酸化物からなるゲート絶縁膜を用いた場合に、シリコン基板とゲート絶縁膜との間に界面層が形成されることが問題となった。この界面層は誘電率が小さく、ゲート絶縁膜の実効的な誘電率が下がってしまう、すなわち酸化膜換算膜厚ＥＯＴが大きくなってしまうため、このような界面層の形成は極力抑える必要があるとされた。しかし、その後、界面層の形成が抑制され、ゲート絶縁膜の実効的な誘電率を高く維持することができる、すなわち酸化膜換算膜厚ＥＯＴを小さくできるようになると、今度は、キャリアの移動度がシリコン酸化膜の場合と比べて劣化してしまい、所望の動作電流を得られないという問題も顕在化するようになった。これらの原因としては、（１）高誘電率材料に含まれる固定電荷がチャネルのキャリアに電気的に干渉して、キャリアの移動度を劣化させてしまう、又は（２）高誘電率材料の格子にチャネルのキャリアが散乱されて、キャリアの移動度を劣化させてしまう等々が考えられている。例えば、非特許文献１には、シリコン基板とゲート絶縁膜との界面をシリコン酸化膜としたときの、その膜厚と移動度との関係が示されている。この関係から、キャリアの移動度を低下させないためには、チャネル（基板）と高誘電率材料（ゲート絶縁膜）とを隔てるか、又は高誘電率材料における金属濃度を全体にわたって低減したシリケート構造を採ることが望ましい。しかしながら、シリコン酸化膜等からなる界面層は誘電率が低いため、該界面層の厚さが比較的に大きい場合や、金属濃度が比較的に低いシリケート構造の場合は、ゲート絶縁膜の実効的な誘電率が極端に下がってしまう、すなわち酸化膜換算膜厚ＥＯＴが大きくなってしまうという問題を生じ、界面層を設ける構成及び金属濃度を低減する構成はこれらを採用しない場合とトレードオフの関係にある。
さらに最近では、ゲート絶縁膜の上部界面、すなわちゲート絶縁膜とゲート電極との材料同士の反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題が生じている。その原因の詳細は明らかではないが、ソース・ドレイン領域に注入されたイオンに対する活性化処理等のトランジスタ製造プロセスにおいて、基板が１０００℃程度の高温のプロセスに曝される結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまうことが報告されており、この現象はフェルミ・レベル・ピニング現象と呼ばれている。例えば、非特許文献２には、ゲート電極材料をポリシリコンとした場合に、該ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ+ ポリシリコン寄りに固定される結果、ｐ型ＦＥＴの閾値電圧Ｖｔの絶対値が相当に大きくなることが報告されている。このフェルミ・レベル・ピニング現象に起因した閾値電圧Ｖｔの絶対値の増大を抑える方法としては、ゲート電極とゲート絶縁膜との界面に窒化シリコン（ＳｉＮ）等からなる薄い緩衝層を介在させる、又はゲート絶縁膜として金属濃度を全体に低減したシリケート構造を採る等の方法が現在検討されている。しかしながら、その場合も、緩衝層の誘電率は高誘電率材料と比べて低く且つ緩衝層を堆積する際に島状に成長するという問題があって、膜厚を大きくせざるを得ない。また、金属濃度が低いシリケート構造は、前述したようにゲート絶縁膜の実効的な誘電率を極端に下げてしまう（酸化膜換算膜厚ＥＯＴを大きくしてしまう）という問題を生じ、やはり、緩衝層を設ける構成及び金属濃度の低減はこれらを採用しない場合とトレードオフの関係にある。
従って、上記の高誘電率材料をゲート絶縁膜に用いる場合は、その下部界面（基板界面）におけるキャリアの移動度が劣化するという問題、及び上部界面（ゲート電極界面）にフェルミ・レベル・ピニング現象が生じるという問題を回避するには、いずれも酸化膜換算膜厚ＥＯＴの値が増大するというトレードオフの中で、界面層（下地膜）及び緩衝膜を設けてゲート絶縁膜を基板及びゲート電極の各界面から距離を持たせたり、金属濃度を低下させたりする等の高誘電率膜の構造の最適化を図る必要がある。
M. Hiratani, S. Saito, Y. Shimamoto, and K. Torii, "Effective Electron Mobility Reduced by Remote Charge Scattering in High-κ Gate Stacks", Jpn. J. Appl. Phys., Part 1 84, 4521-4522 (2002). C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White, and P. Tobin, "Fermi level pinning at the polySi/metal oxide interface", Proceedings of the 2003 Symposium on VLSI Technology, (2003),p.9-10. 平谷正彦、鳥居和功、嶋本泰洋、"High-kゲート絶縁膜のスケーリング限界", 半導体集積回路シンポジウム, 12月13-14日, (2001), p.79-84. V.N.Parfenekov, R.G.Grebenschcikov and N.A.Torpov, Dokl.Akad. Nauk SSSR, 185[4]840 (1969). N.A.Torpov and I.A.Bonder, Izv.Akad.Nauk SSSR, Otd. Khim. Nauk 4, 547 (1961).
前記従来の高誘電率材料からなるゲート絶縁膜を用いたＭＯＳＦＥＴは、キャリアの移動度の劣化及びフェルミ・レベル・ピニング現象の発生を回避するため、下地膜や緩衝膜の設定及びその最適化、高誘電率膜中の金属濃度の最適化、さらには金属濃度プロファイルの変調及びその最適化まで提案されている。
しかしながら、これらの試みも、下地膜及び緩衝膜の島状成長等の膜の堆積機構に依存したり、設計した膜構造が熱力学的に不安定であったりするという新たな問題に直面している。
これは、例えば、図１１（ａ）に示すように、シリコンからなる基板１の上に、酸化シリコンからなる下地膜２、高誘電率を有する金属酸化物からなるゲート絶縁膜３及びポリシリコンからなるゲート電極３を順次成膜して、例えば７０％程度の金属濃度を持つゲート絶縁膜３を得ようとしても、図１１（ｂ）に示すように、各膜の堆積時及びトランジスタ形成時の高温プロセスに曝される結果、熱力学的に安定で且つ金属濃度が異なる相に分離してしまう。具体的には、誘電率が高い高誘電率安定相３ａ及び該高誘電率安定相３ａよりも誘電率が低い低誘電率安定相３ｂのように３次元の相分離によって、結晶粒界が膜厚方向に形成される。この膜厚方向に延びる結晶粒界に沿ってリーク電流５が基板１に流れることにより、ゲート絶縁膜３の膜特性が劣化する。
複数相に分離された相のうちいずれの相が安定であるかは、高誘電率膜中の金属元素の種類に依存する。上記の非特許文献３、非特許文献４及び非特許文献５にそれぞれ示された、図１２におけるＨｆＯ2 −ＳｉＯ2 相図、図１３におけるＺｒＯ2 −ＳｉＯ2 相図及び図１４におけるＹ2Ｏ3−ＳｉＯ2 相図からある程度は推測できるが、薄膜効果や温度以外の要因にも依存する。ここで、図１２、図１３及び図１４における、Liquid(L)は液相を、tetはテトラゴナル（正方晶）結晶層を、monはモノクリニック（単斜晶）相を、Trdはトリジマライト相を、Crs（Crist)はクリストバライト相をそれぞれ表わす。
本発明は、前記従来の問題に鑑み、高誘電率材料を用いたゲート絶縁膜を有するトランジスタに、キャリアの移動度の劣化及び閾値電圧の絶対値の上昇を防止し且つ熱力学的に安定した特性を得られるようにすることを目的とする。
前記の目的を達成するため、本発明は、ＭＯＳ型の半導体装置における高誘電体からなるなる容量絶縁膜を、膜厚方向において複数層に相分離させる構成とする。
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の上に形成され、半導体基板の主面に対して垂直な方向で且つ複数層に相分離した高誘電体からなるゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えていることを特徴とする。
本発明の半導体装置によると、半導体基板の主面に対して垂直な方向で且つ複数層に相分離した高誘電体からなるゲート絶縁膜を備えている。すなわち、ゲート絶縁膜を、あらかじめ熱力学的に安定な相のみを用いる構成とすることにより、成膜時及びトランジスタ形成のための高温プロセスに曝されたとしても、さらなる３次元の相分離が生じることがない。その上、結晶粒界は基板面に垂直な方向（膜厚方向）に分断されたままであるため、良好な絶縁性を保つことができるので、ゲートリーク電流を抑止することができる。
本発明の半導体装置において、ゲート絶縁膜は、相分離した複数層のうち誘電率が低い第１安定相を半導体基板側に有していることが好ましい。このようにすると、半導体基板のチャネル領域上において、キャリアの散乱因子となる高誘電体膜中の金属原子の数を減らすことができるので、キャリアの移動度の低下を抑えることができる。
また、本発明の半導体装置において、ゲート絶縁膜は、相分離した複数層のうち誘電率が低い第１安定相をゲート電極側に有していることが好ましい。このようにすると、フェルミ・レベル・ピニングの原因となる高誘電体膜中の金属原子の数を減らすことにより、ゲート電極材料における実効的な仕事関数の劣化、すなわちｎ型ＭＯＳＦＥＴにあっては仕事関数の増大が抑制され、ｐ型ＭＯＳＦＥＴにあっては仕事関数の減少が抑制される。本発明においては、第１安定相は熱処理により自己整合的に相分離により形成されるため、ゲート絶縁膜上に緩衝膜を形成する場合のように、島状成長を防止する厚い膜厚を必要とせずに、仕事関数の劣化を抑えることができる。
本発明の半導体装置において、ゲート電極はポリシリコンからなり、高誘電体は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群のうちの少なくとも１つを含むことが好ましい。
この場合に、高誘電体は、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4）からなり、ゲート絶縁膜において、第１安定相のＨｆ濃度ｘは０．１＜ｘ＜０．４であり、第１安定相を除く領域からなる第２安定相のＨｆ濃度ｘは０．５又は１．０であることが好ましい。
本発明に係る第１の半導体装置の製造方法は、化学的気相堆積法により、半導体基板の上に、熱力学的に安定な相からなり且つ互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、ゲート絶縁膜は半導体基板の主面に対して垂直な方向に相分離していることを特徴とする。
第１の半導体装置の製造方法によると、ゲート絶縁膜を、熱力学的に安定な相からなり且つ互いに誘電率が異なる複数の高誘電体薄膜からなり、さらに、半導体基板の主面に対して垂直な方向に相分離して形成するため、成膜時及びトランジスタ形成のための高温プロセスに曝されたとしても、３次元の相分離が生じることがない。その上、結晶粒界は基板面に垂直な方向（膜厚方向）に分断されているため、良好な絶縁性を保つことができるので、ゲートリーク電流を抑止することができる。
本発明に係る第２の半導体装置の製造方法は、原子層堆積法により、半導体基板の上に、熱力学的に安定な原子層比を持ち且つ互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、ゲート絶縁膜は、半導体基板の主面に対して垂直な方向に相分離していることを特徴とする。
第２の半導体装置の製造方法によると、ゲート絶縁膜を、熱力学的に安定な原子層比を持ち且つ互いに誘電率が異なる複数の高誘電体薄膜からなり、さらに、半導体基板の主面に対して垂直な方向に相分離して形成するため、成膜時及びトランジスタ形成のための高温プロセスに曝されたとしても、３次元の相分離が生じることがない。その上、結晶粒界は基板面に垂直な方向（膜厚方向）に分断されているため、良好な絶縁性を保つことができるので、ゲートリーク電流を抑止することができる。
第１又は第２の半導体装置の製造方法は、ゲート絶縁膜を形成する工程において、高誘電体薄膜の成膜温度を該高誘電体薄膜に非晶質状態が維持される温度とし、ゲート電極を形成する工程よりも前に、ゲート絶縁膜に対して、該ゲート絶縁膜が複数の安定層に相分離する温度で熱処理を行なう工程とをさらに備えていることが好ましい。このようにすると、相分離されて形成されたゲート絶縁膜に新たな３次元の相分離をより生じさせないようにすることができる。
本発明に係る第３の半導体装置の製造方法は、物理的堆積法により、半導体基板の上に、少なくとも２種類の金属元素を含む合金膜を堆積する工程と、堆積した合金膜に対して酸化処理を施すことにより、互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、ゲート絶縁膜は、半導体基板の主面に対して垂直な方向に相分離していることを特徴とする。
第３の半導体装置の製造方法によると、ゲート絶縁膜を、堆積した合金膜に対して酸化処理を施すことにより、互いに誘電率が異なる複数の高誘電体薄膜からなり、さらに、半導体基板の主面に対して垂直な方向に相分離して形成するため、成膜時及びトランジスタ形成のための高温プロセスに曝されたとしても、３次元の相分離が生じることがない。その上、結晶粒界は基板面に垂直な方向（膜厚方向）に分断されているため、良好な絶縁性を保つことができるので、ゲートリーク電流を抑止することができる。
第３の半導体装置の製造方法は、合金膜を堆積する工程において、合金膜をその膜厚方向に組成変調することが好ましい。このようにすると、基板近傍やゲート電極近傍に、相対的に誘電率の低い安定相を配し、キャリアの移動度の劣化や仕事関数の劣化（変動）を抑えることができる
第３の半導体装置の製造方法は、ゲート絶縁膜を形成する工程において、酸化処理の温度を高誘電体薄膜に非晶質状態が維持される温度とし、ゲート電極を形成する工程よりも前に、ゲート絶縁膜に対して、該ゲート絶縁膜が複数の安定層に相分離する温度で熱処理を行なう工程とをさらに備えていることが好ましい。このようにすると、酸化処理とそれに続く高温の熱処理の際に自己整合的に膜厚方向に相分離する。
また、第１〜第３の半導体装置の製造方法は、安定層に相分離する温度で熱処理を行なう工程とゲート電極を形成する工程との間に、ゲート絶縁膜に対して窒化処理を施す工程をさらに備えていることが好ましい。このようにすると、高誘電体からなるゲート絶縁膜に生じた欠陥が補償される共に、ゲート絶縁膜の酸化膜換算膜厚の値を低減することができる。
本発明に係る半導体装置及びその製造方法によると、高誘電率材料を用いたゲート絶縁膜を有するトランジスタにおいて、キャリアの移動度の劣化及び閾値電圧の絶対値の上昇を防止し且つ熱力学的に安定した特性を得ることができる。
（比較例）
本発明の各実施形態に対する比較例として、高誘電体からなる金属酸化膜を用いた従来のゲート絶縁膜の形成方法について図１５を参照しながら説明する。
まず、図１５（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコン（Ｓｉ）からなる基板１１の上部に、シャロウトレンチ分離（ＳＴＩ：shallow trench isolation）からなる素子分離膜１２を選択的に形成する。続いて、基板１１の上部に、イオン注入法により、ｎ型ＭＯＳＦＥＴの場合はｐ型のウエル１３を、またｐ型ＭＯＳＦＥＴの場合はｎ型のウエル１３を形成する。これにより、基板１１の主面に複数のデバイス形成領域を形成する。続いて、基板１１の表面に対して公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行ない、その後、洗浄された基板１１に対して、例えば温度が６００℃〜７００℃程度の酸素雰囲気で熱処理を行なう。これにより、基板１１におけるデバイス形成領域上に、酸化シリコン（ＳｉＯ2 ）からなる膜厚が０．５ｎｍ程度の下地膜１４が形成される。
次に、例えば有機金属気相堆積（ＭＯＣＶＤ：metal-orgnic chemical vapor deposition）法を用いて、下地膜１４の上に膜厚が約３ｎｍの高誘電体からなる金属酸化膜１５を形成する。
具体的には、例えば、液体ＨｆソースであるＨｆ（Ｏ−ｔ−Ｃ3Ｈ7）4 及び液体ＳｉソースであるＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4 に窒素（Ｎ2 ）等からなるキャリアガスを吹き込んでバブリングを行なう。これにより、液体Ｈｆソース及び液体Ｓｉソースを気体状にしたソースガスをキャリアガスと共に反応炉内に導入する。反応炉内を５００℃程度の温度に設定して、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなる金属酸化膜１５を堆積する。このとき、Ｓｉに対するＨｆ濃度ｘは、Ｈｆソース及びＳｉソースの各供給量を調節することにより変更することができる。
その後、炭素（Ｃ）又は水素（Ｈ）等の残留不純物の除去工程及び窒化による欠陥補償工程と後工程に含まれる高温プロセスの熱負荷とに耐え得るように、温度が７００℃〜１０００℃程度の熱処理を行なう。このときの加熱雰囲気は、基板１１と金属酸化膜１５との間の下地膜１４の膜厚が大きく変化しないように、微量の酸素（Ｏ2 ）を含んだ窒素（Ｎ2 ）雰囲気又はアンモニア（ＮＨ3 ）雰囲気が好適である。なお、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）におけるＨｆ濃度ｘが１の場合、すなわち金属酸化膜１５にＨｆＯ2 を用いる場合には、ＨｆＯ2 をアンモニア雰囲気に曝すと、ＨｆＯ2 が還元されて導電性を有する窒化ハフニウム（ＨｆＮ）が生成されるため好ましくない。従って、この場合には、ＨｆＯ2 からなる金属酸化膜１５の上に、ＣＶＤ法により厚さが０．５ｎｍ程度の窒化シリコン（ＳｉＮ）からなるキャップ層を形成することが好ましい。このようにすると、金属酸化膜１５の上面及びその近傍における欠陥の補償が該キャップ層により可能となる。
その後、ＣＶＤ法により、金属酸化膜１５の上に、膜厚が１００ｎｍ程度のリン（Ｐ）がドープされたポリシリコンからなるゲート電極形成膜１６と、膜厚が８０ｎｍ程度の酸化シリコンからなるハードマスク形成膜１７を順次堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク１８を形成する。
次に、図１５（ｂ）に示すように、例えば塩素（Ｃｌ2 ）ガスを主成分とし、レジストマスク１８を用いたドライエッチングにより、ハードマスク形成膜１７から下地膜１４までを順次パターニングする。これにより、ハードマスク形成膜１７からハードマスク１７Ａが形成され、ゲート電極形成膜１６からゲート電極１６Ａが形成され、金属酸化膜１５からゲート絶縁膜１５Ａが形成される。
次に、基板１１の上部にハードマスク１７Ａを用いたイオン注入を行なう。続いて、ゲート電極１６Ａの両側面上に酸化シリコンからなるサイドウォール１９を形成し、形成したサイドウォール１９及びゲート電極１６Ａをマスクとして、基板１１の上部に再度イオン注入を行なって、ソース・ドレイン領域２０を形成する。その後、配線工程を経て、図１５（ｃ）に示すようなＭＯＳＦＥＴを得る。
図１６は本比較例により作製した物理膜厚が３ｎｍの金属酸化物からなるゲート絶縁膜１５Ａのキャパシタ特性を表わしている。縦軸はＣＶ測定により求めた酸化膜換算膜厚ＥＯＴ（ｎｍ）及びＩＶ測定により求めたリーク電流Ｊg （Ａ／ｃｍ2 ）である。横軸は堆積した金属酸化膜１５を構成するハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）におけるＨｆ濃度ｘで、特に、ｘ＝０のときは、酸化シリコン（ＳｉＯ2 ）であり、ｘ＝１のときは、酸化ハフニウム（ＨｆＯ2 ）である。但し、前述したように、金属酸化膜１５はその成膜後に、窒素雰囲気又はアンモニア雰囲気で熱窒化処理されているため、厳密にはハフニウムシリケート自体に窒素を含んでいる。
図１６に示すように、ＳｉＯ2 膜にＨｆを添加することによって、比誘電率ｋの値が２０程度であるＨｆＯ2 にまでｋの値が上昇するため、酸化膜換算膜厚ＥＯＴは単調に減少する。一方、リーク電流Ｊg は物理膜厚に依存するため、物理膜厚が一定であるなら変化はないはずである。但し、ハフニウムシリケートにおけるバンドギャップは、７ｅＶ〜８ｅＶのＳｉＯ2 から５ｅＶ〜６ｅＶのＨｆＯ2 に次第に小さくなるため、リーク電流Ｊg は単調に減少すると予測される。しかしながら、実際には、図１６におけるＨｆ濃度ｘが０．７５の場合に顕著に見られるように、リーク電流Ｊg の絶対値及びそのばらつきが増大するという傾向が見られる。
このＨｆ濃度ｘが０．７５の場合におけるリーク電流Ｊg の絶対値の増大は、図１２に示したハフニウムシリケートの相図から期待される安定相の生成に起因している。すなわち、Ｈｆ濃度ｘが０．７５である均質なハフニウムシリケートを意図しても、堆積時及び後工程の熱負荷によって、より安定な高誘電率相であるＨｆＯ2 と、低誘電率相であるＨｆ0.5Ｓｉ0.5Ｏ2 とに相分離してしまう。しかも、図１１（ｂ）に示すように、この相分離は３次元的に生じるため、生じた結晶粒界をリークパスとして、リーク電流Ｊg が流れ易くなる。このリーク電流Ｊg の絶対値の増大及びばらつきは、トランジスタの素子面積とリークパスの密度との兼ね合いで増大する。
以上の結果と図１２に示した相図とを考慮すると、ハフニウムシリケート(Ｈｆx0.5Ｏ2 及びＨｆＯ2 であり、準安定相は、Ｈｆ0.25Ｓｉ0.75Ｏ2 である。
図１７は本比較例により作製したゲート絶縁膜１５Ａの容量−電圧（ＣＶ）特性を表わしている。ここでは、ゲート絶縁膜１５Ａを構成するハフニウムシリケート（Ｈｆx軸は容量（ｐＦ／１００μｍ2 ）であり、横軸はゲート電圧Ｖｇ（Ｖ）である。
図１７に示すように、Ｈｆ濃度ｘが０の場合には、ｎ型ＭＯＳＦＥＴのＣＶ曲線（●印）は、電荷の蓄積側（ゲート電圧Ｖｇ＜０）において、フラットバンド電圧Ｖｆｂが−１Ｖ付近で立ち上がり、且つ導電型の反転側（ゲート電圧Ｖｇ＞０）において、閾値電圧Ｖｔが＋０．２Ｖ付近で立ち上がる。また、ｐ型ＭＯＳＦＥＴのＣＶ曲線（○印）は、電荷の蓄積側（ゲート電圧Ｖｇ＞０）において、フラットバンド電圧Ｖｆｂが＋０．８Ｖ付近で立ち上がり、且つ導電型の反転側（ゲート電圧Ｖｇ＜０）において、閾値電圧Ｖｔが−０．３Ｖ付近で立ち上がる。このとき、フラットバンド電圧Ｖｆｂと閾値電圧Ｖｔの差は、シリコン（Ｓｉ）のバンドギャップエネルギーである１．１ｅＶに関連している。
ところで、閾値電圧Ｖｔはトランジスタ動作時の閾値電圧Ｖｔに相当することから、閾値電圧Ｖｔは絶対値が小さい程好ましく、且つフラットバンド電圧Ｖｆｂは絶対値が１Ｖ程度に近い程好ましい。すなわち、図１８（ｂ）に示すフェルミ・レベル・ピニング現象が生じず、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの各ゲート電極を構成するｎ+ ポリシリコン及びｐ+ ポリシリコンの仕事関数の値がいずれも、本来のシリコンの伝導帯Ｅｃの４．０５ｅＶと、価電子帯Ｅｖの５．１７ｅＶとに近いことが好ましい。
しかしながら、Ｈｆ濃度ｘが０．７５の場合には、図１７から分かるように、フラットバンド電圧Ｖｆｂの絶対値は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの双方が、特にｐ型ＭＯＳＦＥＴで小さくなっており、その分だけ、各閾値電圧Ｖｔの絶対値は大きくなっている。このことは、図１８（ｂ）の上下の矢印に示すように、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの各ゲート電極を構成するｎ+ ポリシリコン及びｐ+ ポリシリコンの仕事関数の値が、実効的にシリコンのミッドギャップ（価電子帯Ｅｖと伝導帯Ｅｃとの中間のエネルギー）に近く、より厳密にはやや伝導帯Ｅｃ寄りに固定されていることを意味する。この現象の詳細な機構については諸説あるが、基本的には、トランジスタプロセスの熱負荷によって引き起こされた、ゲート電極材料と高誘電体からなる金属酸化物材料との反応、ここでは、Ｓｉ−ＨｆＯ2 結合によると考えられ、上述したようにフェルミ・レベル・ピニング現象と呼ばれている。
図１９は本比較例により作製したゲート絶縁膜１５Ａを用いたｎ型ＭＯＳＦＥＴの電子移動度を表わしている。ここでも、ゲート絶縁膜１５Ａを構成するハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）のＨｆ濃度がｘ＝０とｘ＝０．７５の場合を示し、縦軸は電子移動度μ（ｃｍ2 ／Ｖｓ）であり、横軸は実効電界Ｅ（ＭＶ／ｃｍ）である。図１９から分かるように、Ｈｆ濃度ｘが０．７５の場合（△印）は、Ｈｆ濃度ｘが０の場合（●印）と比べて、電子移動度の値は、３０％程度劣化している。これは、前述した半導体基板のチャネル領域であって、ゲート絶縁膜１５Ａの下側の領域での移動度が低下する現象に関係している。これは、高誘電体からなる金属酸化膜における金属濃度がチャネル付近で高いことに起因する。
図２０は本比較例により作製したゲート絶縁膜１５Ａを用いたｎ型ＭＯＳＦＥＴのリーク電流Ｊg と酸化膜換算膜厚ＥＯＴとの関係を表わしている。ここでは、図１６に示した全試料について測定しており、縦軸はリーク電流Ｊg （Ａ／ｃｍ2 を低減できていることが分かる。より詳細には、Ｈｆ濃度ｘが高く、比誘電率ｋの値が大きい試料ほど、酸化膜換算膜厚ＥＯＴ及びリーク電流Ｊg の低減効果は大きい。さらに、Ｈｆ濃度ｘが０．７５の試料だけは、前述した相分離によって、リーク電流Ｊg が増大していることが分かる。なお、図２０中に付した比較例（ＳｉＯＮ）○印同士を結ぶ破線の左側の矢印は、酸化膜換算膜厚ＥＯＴの値がＳｉＯ2 （ＳｉＯＮ）をゲート絶縁膜に用いた場合よりも小さく好ましい領域であることを表わしている。
図２１は本比較例により作製したゲート絶縁膜１５Ａを用いたｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を表わしている。ここでは、図１６に示した全試料について測定しており、縦軸はリーク電流Ｊg （Ａ／ｃｍ2 ）であり、横軸はトランスコンダクタンスｇm （μＡ／Ｖ2 ）である。トランスコンダクタンスｇm は、トランジスタ動作時の駆動能力、すなわちオン電流のゲート電圧に対する微分値の指標であり、おおよそ酸化膜換算膜厚ＥＯＴの値に反比例し、キャリアの移動度に比例する。図２１に示すように、高誘電体からなるゲート絶縁膜を用いた場合（●印）には、ゲート絶縁膜にＳｉＯＮ膜を用いた場合（○印）と比べて、低消費電力での高速応答、すなわちリーク電流Ｊg が小さく且つトランスコンダクタンスｇm が大きいことが期待される。ここでも、Ｈｆ濃度ｘが０．７５の試料だけは、前述した相分離によってリーク電流Ｊg が増大している。また、移動度の低下によってトランスコンダクタンスｇm の値も、比較例（ＳｉＯＮ）を示す破線から左側に外れている。なお、図２１中に示した比較例（ＳｉＯＮ）を示す破線の右側の矢印は、トランスコンダクタンスｇm の値がＳｉＯ2 （ＳｉＯＮ）をゲート絶縁膜に用いた場合よりも大きく好ましい領域であることを表わしている。
図２２は本比較例により作製したゲート絶縁膜１５Ａを用いたＭＯＳＦＥＴの酸化膜換算膜厚ＥＯＴと閾値電圧Ｖｔの絶対値とを図１６に示した全試料について測定した測定結果を表わしている。図２２から分かるように、ｘ＝０にほぼ相当する従来のＳｉＯＮ膜と比べて、右縦軸に示したＥＯＴの値は低減されるものの、左目盛りに示した閾値電圧Ｖｔの値は、図１７に示したＣＶ特性データでもみたように、フェルミ・レベル・ピニング現象のために、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴが共に高く、特にＨｆ濃度ｘに依存した固定電荷の影響により、ｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔの値は高くなっている。閾値電圧Ｖｔの値が高いことは、ゲート電圧Ｖｇを印加しても正味の電圧Ｖｇが印加され難いことを意味している。このように、上述したトランスコンダクタンスｇm と同様に、Ｈｆ濃度ｘが０．２５以上のゲート絶縁膜１５Ａを有する構成は、ゲート絶縁膜にＳｉＯＮを用いる従来の閾値電圧特性よりも劣る。
以上説明したように、比較例に係る高誘電体からなる金属酸化物を用いたゲート絶縁膜は、該ゲート絶縁膜の上部界面及び下部界面に生じるフェルミ・レベル・ピニング現象の発生並びにキャリアの移動度劣化という問題のために、電気的特性が十分に発揮されない。しかも、Ｈｆ濃度ｘが０．７５の例のように、Ｈｆ濃度によっては、堆積時の熱負荷及び後工程の熱負荷によって、より安定な高誘電率相（ｘ＝１）及び低誘電率相（ｘ＝０．５又は０．２５）に相分離してしまう。しかも、この相分離は３次元的に生じるため、前述したように、相分離により生じた結晶粒界をリークパスとして、リーク電流Ｊgが増大してしまう。
その上、高誘電率相が、ゲート絶縁膜の上部界面からゲート電極へ析出したり、ゲート絶縁膜の下部界面から半導体基板へ析出したりすることにより、フェルミ・レベル・ピニング現象及びキャリア移動度の劣化の度合いも増大しているおそれがある。このことは、これらの現象を抑制するため、ゲート絶縁膜の上部界面及び下部界面及びその近傍の金属（Ｈｆ）濃度を減らした傾斜構造を実現しようとしても、相分離により却って特性劣化を招きかねないことを意味している。
以下、本発明に係る実施形態のいくつかを図面を参照しながら説明する。本発明に係る各実施形態は、高誘電率材料からなるゲート絶縁膜に熱力学的に安定な相のみを膜厚方向に積層するか又は相分離させる構成とすることにより、比較例に生じるフェルミ・レベル・ピニング現象及びキャリア移動度が劣化する現象を抑止する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置であって、高誘電体金属酸化物からなるゲート絶縁膜を含むＭＯＳＦＥＴについて図１及び図２を参照しながら説明する。
図１に示すように、第１の実施形態に係るｎ型ＭＯＳＦＥＴは、例えば主面の面方位が（１００）面であるシリコン（Ｓｉ）からなる基板１０１の上部に選択的に形成されたシャロウトレンチ分離（ＳＴＩ）からなる素子分離膜１０２に囲まれた素子形成領域に形成されている。
素子形成領域には、素子分離膜１０２の下端部とほぼ同等の接合深さを持つウエル１０３が形成されている。ここで、ウエル１０３は、ＭＯＳＦＥＴがｎ型素子の場合はｐ型であり、ｐ型素子の場合はｎ型である。
基板１０１の素子形成領域の上には、酸化シリコン（ＳｉＯ2 ）からなり膜厚が０．５ｎｍ程度の下地膜１０４と、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなり膜厚が３．０ｎｍ程度のゲート絶縁膜１０５と、膜厚が１００ｎｍ程度でｎ型ＭＯＳＦＥＴの場合はリン（Ｐ）がドープされ、ｐ型ＭＯＳＦＥＴの場合はホウ素（Ｂ）がドープされたポリシリコンからなるゲート電極１０６と、該ゲート電極１０６、ゲー絶縁膜１０５及び下地膜１０４の両側面上に形成された酸化シリコンからなるサイドウォール１０９とが形成されている。
ウエル１０３の上部におけるゲート電極１０６の両側方の部位には、エクステンション領域を含むソース・ドレイン領域１１０が形成されている。ここで、ゲート電極１０６のゲート長は最小で６５ｎｍとしている。
なお、ゲート絶縁膜１０５と基板１０１との間に設けた下地膜１０４は、必ずしも必要ではないが、下地膜１０４を設けた方が、ゲート絶縁膜１０５の構成元素の基板１０１への拡散を防止し、また、高誘電率材料によるキャリアの移動度の劣化をより抑える点で好ましい。
図２は第１の実施形態に係るＭＯＳＦＥＴにおけるゲート絶縁膜１０５及びその近傍部分を拡大した断面構成を示している。図２に示すように、ゲート絶縁膜１０５は、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）におけるＨｆ濃度ｘが０．２５の低誘電率安定相からなり膜厚が１．０ｎｍの第１金属酸化膜１０５ａと、Ｈｆ濃度ｘが０．５０の高誘電率安定相からなり膜厚が１．５ｎｍの第２金属酸化膜１０５ｂと、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり膜厚が０．５ｎｍの第３金属酸化膜１０５ｃとから構成されている。
以下、前記のように構成されたｎ型ＭＯＳＦＥＴの製造方法について図３（ａ）〜図３（ｃ）を参照しながら説明する。
まず、図３（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコン（Ｓｉ）からなる基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）からなる素子分離膜１０２を選択的に形成する。続いて、基板１０１の上部に、イオン注入法によりｐ型又はｎ型のウエル１０３を形成する。これにより、基板１０１の主面に複数のデバイス形成領域を形成する。続いて、基板１０１の表面に対して、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行ない、その後、洗浄された基板１０１に対して、例えば温度が６００℃〜７００℃程度の酸素雰囲気で熱処理を行なう。これにより、基板１０１におけるデバイス形成領域上に、酸化シリコン（ＳｉＯ2 ）からなる膜厚が０．５ｎｍ程度の下地膜１０４が形成される。
次に、例えば有機金属気相堆積（ＭＯＣＶＤ）法を用いて、下地膜１０４の上に膜厚が約３ｎｍの高誘電体からなる金属酸化膜１０５Ａを形成する。金属酸化膜１０５Ａを構成する金属元素には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）及び希土類金属の群から少なくとも１つを選択することができる。
具体的には、例えば、液体ＨｆソースであるＨｆ（Ｏ−ｔ−Ｃ3Ｈ7）4 及び液体ＳｉソースであるＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4 に窒素（Ｎ2 ）等からなるキャリアガスを吹き込んでバブリングを行なう。これにより、液体Ｈｆソース及びＳｉソースを気体状にしたソースガスをキャリアガスと共に反応炉内に導入する。反応炉内を５００℃程度の温度に設定して、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなる金属酸化膜１０５Ａを堆積する。このとき、金属酸化膜１０５Ａを、図２に示すように、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり厚さが１．０ｎｍの第１金属酸化膜１０５ａと、Ｈｆ濃度ｘが０．５の高誘電率安定相からなり厚さが１．５ｎｍの第２金属酸化膜１０５ｂと、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり厚さが０．５ｎｍの第３金属酸化膜１０５ｃとを順次堆積する。このときの基板温度は、堆積時は非晶質状態で積層構造を保持できる程度の低温、例えば４００℃〜５００℃程度とし、酸化処理時の基板温度としても、堆積時と同様に、非晶質状態を保持できる程度の低温とする。その後、ゲート電極形成膜を堆積するよりも前に、各金属安定相１０５ａ、１０５ｂ、１０５ｃに相分離する程度の高温の熱処理を施すことで、新たな３次元の相分離を起こさないようにしている。
高温の熱処理の具体例として、炭素（Ｃ）及び水素（Ｈ）等の残留不純物の除去工程及び窒化処理による欠陥補償工程と後工程に控える高温プロセスの熱負荷とに耐え得る、温度が７００℃〜１０００℃程度の熱処理を行なう。このときの加熱雰囲気は、Ｓｉからなる基板１０１と金属酸化膜１０５Ａとの間の界面層である下地膜１０４の膜厚が大きく変化しないように、微量の酸素を含んだ窒素（Ｎ2 ）雰囲気又はアンモニア（ＮＨ3 ）雰囲気が好適である。
なお、金属酸化膜１０５Ａが新たな相分離を起こさず、図２の積層構造を維持するため、又は基板１０１の下地膜１０４との界面にキャリアの移動度の劣化の原因となる余分な窒素を供給しないためには、アンモニア雰囲気で行なう熱処理は、６００℃〜８００℃程度の温度が好ましい。さらに、窒素雰囲気におけるより高温下での熱処理を終えて、相分離が安定化した後が好ましい。
その後、ＣＶＤ法により、金属酸化膜１０５Ａの上に、膜厚が１００ｎｍ程度でリン等がドープされたポリシリコンからなるゲート電極形成膜１０６Ａと、膜厚が８０ｎｍ程度で酸化シリコンからなるハードマスク形成膜１０７Ａを順次堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１０７Ａの上に、ゲートパターンを有するレジストマスク１０８を形成する。
次に、図３（ｂ）に示すように、例えば塩素（Ｃｌ2 ）ガスを主成分とし、レジストマスク１０８を用いたドライエッチングにより、ハードマスク形成膜１０７Ａから金属酸化膜１０５Ａまでを順次パターニングする。これにより、ハードマスク形成膜１０７Ａからハードマスク１０７が形成され、ゲート電極形成膜１０６Ａからゲート電極１０６が形成され、金属酸化膜１０５Ａからゲート絶縁膜１０５が形成される。
次に、基板１０１の上部にハードマスク１０７を用いたイオン注入を行なう。続いて、ゲート電極１０６の両側面上に酸化シリコンからなるサイドウォール１０９を形成し、形成したサイドウォール１０９及びゲート電極１０６をマスクとして、基板１０１の上部に再度イオン注入を行なって、ソース・ドレイン領域１１０を形成する。その後、配線工程を経て、図３（ｃ）に示すｎ型ＭＯＳＦＥＴを得る。
図４は成膜後の金属酸化膜１０５Ａをアンモニア雰囲気の熱窒化処理を施した後の構成原子の濃度プロファイルを２次イオン質量分析（ＳＩＭＳ:secondary ion mass spectroscopy）法により解析した結果を示している。図４に示すように、基板１０１のゲート絶縁膜との界面には、窒素原子がある程度到達しているものの、キャリアの移動度の劣化を引き起こすまでには至っていない。
図１９に第１の実施形態により作製したゲート絶縁膜１０５を含むｎ型ＭＯＳＦＥＴの電子移動度を比較例と共に示す。ここには、比較例であるゲート絶縁膜１５Ａを構成するハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）のＨｆ濃度がｘ＝０及びｘ＝０．７５の場合を示している。キャリア移動度の劣化の程度は、基板１０１におけるゲート絶縁膜１０５側の界面及びその近傍の金属（Ｈｆ）濃度ｘで決まるため、本実施形態の場合は、実質的にｘ＝０．２５と考えられる。従って、比較例に係るＨｆ濃度ｘ＝０．７５の場合と比べて、キャリア移動度の劣化は遥かに小さく、ｘ＝０に相当するＳｉＯＮからなるゲート絶縁膜の場合と比べて、１０%程度の劣化に留まっている。
図２０に第１の実施形態により作製したゲート絶縁膜１０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg と酸化膜換算膜厚ＥＯＴとの関係を比較例と共に示す。図２０からは、第１の実施形態に係るＭＯＳＦＥＴが、比較例のうちのＨｆ濃度ｘが０．７５の試料を除いた他の点と同一の傾向に乗っており、従来のＳＩＯＮ膜と比べると、同一の酸化膜換算膜厚ＥＯＴの値でリーク電流Ｊg が低減できていることが分かる。このことから、ゲート絶縁膜１０５は、相分離していても、相分離した各相を膜厚方向（基板１０１の主面に垂直な方向）にのみ制御すれば、すなわち粒界を基板１０１の主面に平行な方向に制御すれば、リーク電流Ｊg を抑止できることが分かる。
図２１に第１の実施形態により作製したゲート絶縁膜１０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を比較例と共に示す。前述したように、トランスコンダクタンスｇm は、おおよそ酸化膜換算膜厚ＥＯＴの値に反比例し、キャリアの移動度に比例する。ここでは、キャリア移動度の劣化の程度はＨｆ濃度ｘが０．２５である比較例から、ＳｉＯＮを基準として１０％程度の劣化に留まっていると考えられる。さらに、図２０において酸化膜換算膜厚ＥＯＴの値は、０．２５＜ｘ＜０．５の傾向に乗っていることから、第１の実施形態に係るＭＯＳＦＥＴは、比較例と比べてトランスコンダクタンスｇm が増大しており、従来のＳｉＯＮ膜のｇm 特性に匹敵する。
図２２に第１の実施形態により作製したゲート絶縁膜１０５を含むＭＯＳＦＥＴの酸化膜換算膜厚ＥＯＴと閾値電圧Ｖｔの絶対値とを測定した結果を比較例と共に示す。閾値電圧Ｖｔの絶対値は、フェルミ・レベル・ピニング現象によってＨｆ濃度ｘが０．２５である第３金属酸化膜１０５ｃとゲート電極１０６との相互作用で決定されており、また、内部の固定電荷によってＨｆ濃度ｘが０．２５＜ｘ＜０．５の傾向により決定されている。従って、図２２に示すように、ゲート絶縁膜１０５をｐ型ＭＯＳＦＥＴに用いた場合には、従来のＳｉＯＮ膜と比べて劣ってはいるものの、比較例と比べて酸化膜換算膜厚ＥＯＴの値の割りには、ｐ型ＭＯＳＦＥＴの高閾値化は抑制されている。
以上説明したように、本発明に係る第１の実施形態は、高誘電体からなるゲート絶縁膜１０５として、基板側から形成された、低誘電率安定相からなる第１金属酸化膜１０５ａ、高誘電率安定相からなる第２金属酸化膜１０５ｂ及び低誘電率安定相からなる第３金属酸化膜１０５ｃを含む積層構造を用いている。このため、ゲート絶縁膜１０５のゲート電極１０６との界面によるフェルミ・レベル・ピニング現象を第３金属酸化膜１０５ｃである低誘電率安定相により抑制できる。また、基板１０１のゲート絶縁膜１０５の下側部分に生じるキャリア移動度の劣化現象を、第１金属酸化膜１０５ａである低誘電率安定相で抑制できる。これと同時に、第２金属酸化膜１０５ｂである高誘電率安定相により酸化膜換算膜厚ＥＯＴの値の増大を抑制することができる。その結果、トランジスタ動作の駆動力の指標となるトランスコンダクタンスｇm は、従来のＳｉＯＮ膜を用いたゲート絶縁膜程度に回復し、且つ閾値電圧Ｖｔに関しても、比較例と比べて改善することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置であって、高誘電体金属酸化物からなるゲート絶縁膜を含むＭＯＳＦＥＴについて図５及び図６を参照しながら説明する。図５及び図６において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第２の実施形態は、図６の部分的な拡大断面図に示すように、高誘電体金属酸化物、すなわちハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなるゲート絶縁膜２０５を、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり膜厚が１．０ｎｍの第１金属酸化膜２０５ａと、Ｈｆ濃度ｘが１の高誘電率安定相からなり膜厚が１．５ｎｍの第２金属酸化膜２０５ｂと、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり膜厚が０．５ｎｍの第３金属酸化膜２０５ｃとにより構成する。
第２の実施形態においては、ゲート絶縁膜２０５を原子層堆積法、いわゆるＡＬＤ（atomic layer deposition）法を用いて成膜する。
具体的には、例えば、固体ハフニウム（Ｈｆ）ソースである四塩化ハフニウム（ＨｆＣｌ4 ）又は固体シリコン（Ｓｉ）ソースである六塩化ジシラン（Ｓｉ2Ｃｌ6）を昇温した状態で、窒素等のキャリアガスを送り込む。原子層を堆積するには、まず、ＨｆＣｌ4 又はＳｉ2Ｃｌ6を下地膜１０４の上に供給して、該下地膜１０４の表面のダングリングボンドを終端し、次に、水(Ｈ2Ｏ）を供給して新たなダングリングボンドを水酸（ＯＨ）基で終端し、ＨｆＣｌ4又はＳｉ2Ｃｌ6とＨ2Ｏとの堆積を交互に数サイクル繰り返すことによって、１原子層を得る。従って、金属酸化物の組成は、１サイクル又は原子層レベルで原料を交互に供給することにより制御することができる。第１の実施形態で用いたＭＯＣＶＤ法とは異なり、３００℃〜４００℃程度の比較的に低い基板温度で成膜が可能である。
まず、第１の実施形態と同様に、基板１０１の主面上に下地膜１０４を成膜した後、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり厚さが１．０ｎｍの第１金属酸化膜２０５ａと、Ｈｆ濃度ｘが１の高誘電率安定相からなり厚さが１．５ｎｍの第２金属酸化膜２０５ｂと、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり厚さが０．５ｎｍの第３金属酸化膜２０５ｃとを順次堆積して、物理膜厚が３ｎｍの金属酸化膜を得る。
次に、第１の実施形態と同様に、塩素等の残留不純物の除去工程及び窒化処理による欠陥補償工程と後工程に控える高温プロセスの熱負荷とに耐え得る、温度が７００℃〜１０００℃程度の熱処理を行なう。また、アンモニア雰囲気による熱処理は、６００℃〜８００℃程度の温度が好適であり、窒素雰囲気におけるより高温での熱処理を終えて、相分離が安定化した後が好ましい。その後は、第１の実施形態と同様にして、図５に示すＭＯＳＦＥＴを得る。
図２０に第２の実施形態により作製したゲート絶縁膜２０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg と酸化膜換算膜厚ＥＯＴとの関係を比較例及び第１の実施形態と共に示す。図２０からは、第２の実施形態に係るＭＯＳＦＥＴが、比較例のうちのＨｆ濃度ｘが０．７５の試料を除いた他の点及び第１の実施形態と同一の傾向に乗っており、従来のＳＩＯＮ膜と比べると、同一の酸化膜換算膜厚ＥＯＴの値でリーク電流Ｊg が低減できていることが分かる。このことから、ゲート絶縁膜２０５は相分離していても、相分離した各相を膜厚方向（基板１０１の主面に垂直な方向）にのみ制御すれば、すなわち粒界を基板１０１の主面に平行な方向に制御すれば、リーク電流Ｊg を抑止できることが分かる。
図２１に第２の実施形態により作製したゲート絶縁膜２０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を比較例及び第１の実施形態と共に示す。ここでは、図１９に示した第１の実施形態と同様に、キャリア移動度の劣化の程度は、Ｈｆ濃度ｘが０．２５である比較例から、ＳｉＯＮを基準として１０％程度の劣化に留まっていると考えられる。さらに、図２０において酸化膜換算膜厚ＥＯＴの値は、０．５０＜ｘ＜０．７５の傾向に乗っていることから、第２の実施形態に係るＭＯＳＦＥＴは、比較例及び第１の実施形態と比べてトランスコンダクタンスｇmが増大しており、従来のＳｉＯＮ膜のｇm 特性を上回るまでに至っている。
図２２に第２の実施形態により作製したゲート絶縁膜２０５を含むＭＯＳＦＥＴの酸化膜換算膜厚ＥＯＴと閾値電圧Ｖｔの絶対値とを測定した結果を比較例及び第１の実施形態と共に示す。第２の実施形態に係るＭＯＳＦＥＴにおいて、閾値電圧Ｖｔの絶対値は、フェルミ・レベル・ピニング現象によってＨｆ濃度ｘが０．２５である第３金属酸化膜２０５ｃとゲート電極１０６との相互作用で決定されており、また、内部の固定電荷によってＨｆ濃度ｘが０．５０＜ｘ＜０．７５の傾向により決定されている。従って、図２２に示すように、ゲート絶縁膜２０５をｐ型ＭＯＳＦＥＴに用いた場合には、従来のＳｉＯＮ膜と比べて劣ってはいるものの、比較例と比べて酸化膜換算膜厚ＥＯＴの値の割りには、ｐ型ＭＯＳＦＥＴの高閾値化は第１の実施形態程ではないが抑制されている。
以上説明したように、本発明に係る第２の実施形態は、高誘電体からなるゲート絶縁膜２０５として、基板側から形成された、低誘電率安定相からなる第１金属酸化膜２０５ａ、高誘電率安定相からなる第２金属酸化膜２０５ｂ及び低誘電率安定相からなる第３金属酸化膜２０５ｃを含む積層構造を用いている。このため、ゲート絶縁膜２０５のゲート電極１０６との界面によるフェルミ・レベル・ピニング現象を第３金属酸化膜２０５ｃである低誘電率安定相により抑制できる。また、基板１０１のゲート絶縁膜２０５の下側部分に生じるキャリア移動度の劣化現象を、第１金属酸化膜２０５ａである低誘電率安定相で抑制できる。これと同時に、第２金属酸化膜２０５ｂである高誘電率安定相により酸化膜換算膜厚ＥＯＴの値の増大を抑制することができる。その結果、トランジスタ動作の駆動力の指標となるトランスコンダクタンスｇm は、従来のＳｉＯＮ膜を用いたゲート絶縁膜以上に向上し、且つ閾値電圧Ｖｔに関しても、比較例と比べて改善することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置であって、高誘電体金属酸化物からなるゲート絶縁膜を含むＭＯＳＦＥＴについて図７及び図８を参照しながら説明する。図７及び図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第３の実施形態は、図８の部分的な拡大断面図に示すように、高誘電体金属酸化物、すなわちハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなるゲート絶縁膜３０５を、Ｈｆ濃度ｘが０．２５の低誘電率安定相からなり膜厚が１．０ｎｍの第１金属酸化膜３０５ａと、Ｈｆ濃度ｘが１の高誘電率安定相からなり膜厚が１．５ｎｍの第２金属酸化膜３０５ｂと、Ｈｆ濃度ｘが０の低誘電率安定相からなり膜厚が０．５ｎｍの第３金属酸化膜３０５ｃとにより構成する。
以下、前記のように構成されたＭＯＳＦＥＴの製造方法について図９（ａ）〜図９（ｃ）を参照しながら説明する。第３の実施形態においては、ゲート絶縁膜３０５を物理的堆積（ＰＶＤ:Physical Vapor Deposition）法を用いて成膜する。
まず、図９（ａ）に示すように、第１の実施形態と同様に、基板１０１の主面上に酸化シリコンからなる下地膜（図示せず）を成膜した後、少なくとも、金属ハフニウム（Ｈｆ）からなる第１のターゲット材４０と、金属シリコン（Ｓｉ）からなる第２のターゲット材５０とを用いた多元スパッタリング法を用いて、少なくとも２種類以上の元素Ｈｆ、Ｓｉからなる合金膜３０５Ｂを堆積する。このとき、合金膜３０５Ｂの膜厚方向に組成変調する。
具体的には、例えば、第１のターゲット材４０と第２のターゲット材５０とに対して、実質的に酸素を含まない雰囲気、例えばアルゴン（Ａｒ）ガスからなる不活性雰囲気で直流電圧を印加して共に放電を起こす同時スパッタにより、Ｈｆ／Ｓｉからなる合金膜３０５Ｂを形成する。ここでは、各ターゲット材４０、５０に投入するパワーとスパッタ時間との調整によって、Ｈｆ原子４１及びＳｉ原子５１からなり、Ｈｆ／Ｓｉ＝３／１なる組成比で且つ膜厚が１．５ｎｍの合金膜３０５Ｂを得る。より詳細に組成の制御を行なう場合には、合金膜３０５Ｂを、厚さが０．５ｎｍでＨｆ濃度ｘが０．２５の合金層と、厚さが１ｎｍでＨｆ濃度ｘが１すなわちＨｆ層と、厚さが０．２ｎｍでＨｆ濃度ｘが０すなわちＳｉ層とを順次堆積する。但し、この後に施す熱酸化処理によって、合金膜３０５Ｂはこの１．５倍から２倍程度の膜厚を持つ金属酸化膜３０５Ａとなる。
合金膜３０５Ｂの形成時には、金属Ｈｆ層とシリコンからなる基板１０１との界面において、Ｈｆ原子が基板１０１中に混入してなるミキシング層の形成と、その後の酸化を抑える上で、基板１０１を高温には加熱せず、例えば基板１０１の温度は３００℃未満とすることが望ましい。
次に、図９（ｂ）に示すように、堆積した合金膜３０５Ｂに対して、酸化性雰囲気により熱酸化処理を施すことにより、高誘電体からなる金属酸化膜３０５Ａを得る。具体的には、合金膜３０５Ｂの表面を、酸素ラジカル６１を主とする雰囲気で処理をする。この場合、活性化されていない酸素原子（分子）６０も相当数含まれている。この酸化性雰囲気による酸化処理によって、化学量論比を持つゲート絶縁膜形成用の金属酸化膜３０５Ａを得る。これにより、金属酸化膜３０５Ａに、高誘電率安定相からなる第２金属層３０５ｂを挟んで、基板１０１側及びゲート電極１０６側に、いずれも低誘電率安定相からなる第１金属層３０５ａ及び第３金属層３０５ｃを配した積層構造が自己整合的に形成される。
なお、酸素ラジカルの発生装置としては、プラズマ発生装置又はオゾン発生装置を用いることができる。酸素原子（分子）６０を供給して、金属酸化膜３０５Ａを得るには、数百℃以上の酸素雰囲気での熱処理が必要となる。従って、この場合には、合金膜３０５Ｂのみならず、基板１０１と下地膜との界面に酸素が供給されてしまうことは避けられず、結晶化が同時に起こってしまう。これに対し、酸素ラジカル６１は、酸素原子（分子）６０と比べて、化学反応性が高く、比較的に低温の３００℃〜５００℃でも酸化反応を起こすことができるため好ましい。従って、酸素ラジカル６１による熱酸化処理を行なうと、結晶化がほとんど進行せず、金属酸化膜３０５Ａは非晶質状態のままである。
次に、図９（ｃ）に示すように、第１の実施形態と同様に、窒化処理による欠陥補償工程と後工程に控える高温プロセスの熱負荷とに耐え得る、温度が７００℃〜１０００℃程度の熱処理を行なう。また、アンモニア雰囲気による熱処理は、６００℃〜８００℃程度の温度が好適であり、窒素雰囲気におけるより高温での熱処理を終えて、相分離が安定化した後が好ましい。この窒化処理を受けて、ゲート絶縁膜形成用の金属酸化膜３０５Ａには、厚さが１．０ｎｍでＨｆ濃度ｘが０．２５の低誘電率安定相からなる第１金属酸化膜３０５ａと、厚さが１．５ｎｍでＨｆ濃度ｘが１の高誘電率安定相からなる第２金属酸化膜３０５ｂと、厚さが０．５ｎｍでＨｆ濃度ｘが０の低誘電率安定相からなる第３金属酸化膜３０５ｃとを含む構成を得られる。その後は、第１の実施形態と同様にして、図７に示すＭＯＳＦＥＴを得る。
このように、第３の実施形態には、第１及び第２の実施形態にはみられない特徴として、酸化処理とそれに続く高温の熱処理の際に、図１０の透過型電子顕微鏡（ＴＥＭ）写真に示すように、金属酸化膜３０５Ａは自己整合的に膜厚方向に相分離する性質を有している。この性質を用いれば、共に低誘電率安定相からなる第１金属酸化膜３０５ａ及び第３金属酸化膜３０５ｃを相分離により下部界面及び上部界面に自己整合的に析出させることができる。従って、ゲート絶縁膜３０５には、新たな緩衝膜等を金属酸化膜３０５Ａの上面及び下面に成膜するよりも高品質の膜質を得ることができる。
図２０に第３の実施形態により作製したゲート絶縁膜３０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg と酸化膜換算膜厚ＥＯＴとの関係を比較例、第１の実施形態及び第２の実施形態と共に示す。図２０からは、第３の実施形態に係るＭＯＳＦＥＴが、比較例のうちのＨｆ濃度ｘが０．７５の試料を除いた他の点、第１の実施形態及び第２の実施形態と同一の傾向に乗っており、従来のＳｉＯＮ膜と比べると、同一の酸化膜換算膜厚ＥＯＴの値でリーク電流Ｊg が低減できていることが分かる。このことから、ゲート絶縁膜３０５は相分離していても、相分離した各相を膜厚方向（基板１０１の主面に垂直な方向）にのみ制御すれば、すなわち粒界を基板１０１の主面に平行な方向に制御すれば、リーク電流Ｊg を抑止できることが分かる。
図１７に第３の実施形態により作製したゲート絶縁膜３０５の容量−電圧（ＣＶ）特性を比較例（ｘ＝０，０．７５）と共に示す。図１７に示すように、第３の実施形態に係るＭＯＳＦＥＴのＣＶ曲線は、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴのいずれもが、フェルミ・レベル・ピニング現象が顕著な比較例であるＨｆ濃度が０．７５の場合と比べて、フラットバンド電圧Ｖｆｂの絶対値が大きくなる一方、閾値電圧Ｖｔの絶対値が小さくなっている。従って、比較例のＨｆ濃度ｘが０すなわちＳｉＯＮの場合に近づいていることが分かる。
フェルミ・レベル・ピニング現象に関しては、実質的に、ゲート絶縁膜３０５における上部界面を構成するＨｆ濃度ｘが０すなわちＳｉＯＮとゲート電極１０６との相互作用で決まっており、図１７からは、第３の実施形態に係る製造方法によって自己整合的に得られたＳｉＯＮの被覆性及びバリア性が高いことが分かる。なお、ゲート絶縁膜３０５の上部を構成するＳｉＯＮからなる低誘電率安定相は誘電率が低いために、ゲート絶縁膜３０５全体としてのキャパシタンスを引き下げている点は否めない。
図２１に第３の実施形態により作製したゲート絶縁膜３０５を含むｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を比較例、第１の実施形態及び第２の実施形態と共に示す。ここでは、図１９に示した第１の実施形態と同様に、キャリア移動度の劣化の程度はＨｆ濃度ｘが０．２５である比較例から、ＳｉＯＮを基準として１０％程度の劣化に留まっていると考えられる。さらに、図２０において酸化膜換算膜厚ＥＯＴの値は、０．２５＜ｘ＜０．５０の傾向に留まっていることから、第３の実施形態に係るＭＯＳＦＥＴは、比較例と比べてトランスコンダクタンスｇmを用いたゲート絶縁膜以上に向上し、且つ閾値電圧Ｖｔに関しても、比較例と比べて改善することができる。
本発明は、高誘電率材料を用いたゲート絶縁膜を有するトランジスタにおいて、キャリアの移動度の劣化及び閾値電圧の絶対値の上昇を防止し且つ熱力学的に安定した特性を得ることができ、高誘電率材料からなるゲート絶縁膜を有する半導体装置とその製造方法等に有用である。
本発明の第１の実施形態に係る半導体装置を示す構成断面図である。 本発明の第１の実施形態に係る半導体装置におけるゲート絶縁膜及びその近傍部分を示す部分的な構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第１の実施形態に係る半導体装置におけるゲート絶縁膜形成用の金属酸化膜の熱窒化処理を施した後の構成原子の濃度プロファイルを示すグラフである。 本発明の第２の実施形態に係る半導体装置を示す構成断面図である。 本発明の第２の実施形態に係る半導体装置におけるゲート絶縁膜及びその近傍部分を示す部分的な構成断面図である。 本発明の第３の実施形態に係る半導体装置を示す構成断面図である。 本発明の第３の実施形態に係る半導体装置におけるゲート絶縁膜及びその近傍部分を示す部分的な構成断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装におけるゲート絶縁膜形成用の金属酸化膜の製造方法を示す工程順の構成断面図である。 本発明の第３の実施形態に係る半導体装におけるゲート絶縁膜形成用の金属酸化膜を示す透過型電子顕微鏡写真である。 （ａ）及び（ｂ）は従来の半導体装置におけるゲート絶縁膜形成用の金属酸化膜の模式的な断面図であり、（ａ）は成膜直後の構成断面図であり、（ｂ）は熱処理後の構成断面図である。 従来の半導体装置を構成するゲート絶縁膜に用いる金属酸化物の相図である。 従来の半導体装置を構成するゲート絶縁膜に用いる他の金属酸化物の相図である。 従来の半導体装置を構成するゲート絶縁膜に用いる他の金属酸化物の相図である。 （ａ）〜（ｃ）は比較例に係る半導体装の製造方法を示す工程順の構成断面図である。 比較例により作製した金属酸化物からなるゲート絶縁膜のキャパシタ特性すなわち、ハフニウムシリケートにおけるＨｆ濃度と酸化膜換算膜厚の関係、及びＨｆ濃度とリーク電流との関係を示すグラフである。 本発明の第３の実施形態及び比較例によりそれぞれ作製したゲート絶縁膜の容量−電圧（ＣＶ）特性を示すグラフである。 （ａ）は比較例に係るシリコンのバンド図であり、（ｂ）はゲート絶縁膜に高誘電率材料を用いた場合のポリシリコン（ゲート電極）に生じるフェルミ・レベル・ピニング現象を示すバンド図である。 本発明の第１の実施形態及び比較例により作製したゲート絶縁膜を用いたｎ型ＭＯＳＦＥＴの電子移動度を示すグラフである。 本発明の第１〜３の実施形態及び比較例により作製したゲート絶縁膜を用いたＭＯＳＦＥＴのリーク電流と酸化膜換算膜厚との関係を表わすグラフである。 本発明の第１〜３の実施形態及び比較例により作製したゲート絶縁膜を用いたＭＯＳＦＥＴのリーク電流とトランスコンダクタンスとの関係を表わすグラフである。 本発明の第１〜３の実施形態及び比較例により作製したゲート絶縁膜を用いたＭＯＳＦＥＴの酸化膜換算膜厚と閾値電圧の絶対値との測定結果を表わすグラフである。
符号の説明
４０ 第１のターゲット材（Ｈｆ）
４１ Ｈｆ原子
５０ 第２のターゲット材（Ｓｉ）
５１ Ｓｉ原子
６０ 酸素原子（分子）
６１ 酸素ラジカル
１０１ 基板
１０２ 素子分離膜
１０３ ウエル
１０４ 下地膜
１０５ ゲート絶縁膜
１０５ａ 第１金属酸化膜（低誘電率安定相）
１０５ｂ 第２金属酸化膜（高誘電率安定相）
１０５ｃ 第３金属酸化膜（低誘電率安定相）
１０５Ａ 金属酸化膜
１０６ ゲート電極
１０６Ａ ゲート電極形成膜
１０７ ハードマスク
１０７Ａ ハードマスク形成膜
１０８ レジストマスク
１０９ サイドウォール
１１０ ソース・ドレイン領域
２０５ ゲート絶縁膜
２０５ａ 第１金属酸化膜（低誘電率安定相）
２０５ｂ 第２金属酸化膜（高誘電率安定相）
２０５ｃ 第３金属酸化膜（低誘電率安定相）
３０５ ゲート絶縁膜
３０５ａ 第１金属酸化膜（低誘電率安定相）
３０５ｂ 第２金属酸化膜（高誘電率安定相）
３０５ｃ 第３金属酸化膜（低誘電率安定相）
３０５Ａ 金属酸化膜
３０５Ｂ 合金膜

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上に形成され、前記半導体基板の主面に対して垂直な方向で且つ複数層に相分離した高誘電体からなるゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極とを備えていることを特徴とする半導体装置。
  2. 前記ゲート絶縁膜は、相分離した前記複数層のうち誘電率が低い第１安定相を前記半導体基板側に有していることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は、相分離した前記複数層のうち誘電率が低い第１安定相を前記ゲート電極側に有していることを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲート電極はポリシリコンからなり、
    前記高誘電体は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群のうちの少なくとも１つを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記高誘電体は、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなり、
    前記ゲート絶縁膜において、前記第１安定相のＨｆ濃度ｘは、０．１＜ｘ＜０．４であり、前記第１安定相を除く領域からなる第２安定相のＨｆ濃度ｘは０．５又は１．０であることを特徴とする請求項４に記載の半導体装置。
  6. 化学的気相堆積法により、半導体基板の上に、熱力学的に安定な相からなり且つ互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、
    前記ゲート絶縁膜は、前記半導体基板の主面に対して垂直な方向に相分離していることを特徴とする半導体装置の製造方法。
  7. 原子層堆積法により、半導体基板の上に、熱力学的に安定な原子層比を持ち且つ互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、
    前記ゲート絶縁膜は、前記半導体基板の主面に対して垂直な方向に相分離していることを特徴とする半導体装置の製造方法。
  8. 前記ゲート絶縁膜を形成する工程において、前記高誘電体薄膜の成膜温度を該高誘電体薄膜に非晶質状態が維持される温度とし、
    前記ゲート電極を形成する工程よりも前に、前記ゲート絶縁膜に対して、該ゲート絶縁膜が複数の安定層に相分離する温度で熱処理を行なう工程とをさらに備えていることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 物理的堆積法により、半導体基板の上に、少なくとも２種類の金属元素を含む合金膜を堆積する工程と、
    堆積した前記合金膜に対して酸化処理を施すことにより、互いに誘電率が異なる複数の高誘電体薄膜からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に、ゲート電極を形成する工程とを備え、
    前記ゲート絶縁膜は、前記半導体基板の主面に対して垂直な方向に相分離していることを特徴とする半導体装置の製造方法。
  10. 前記合金膜を堆積する工程において、前記合金膜をその膜厚方向に組成変調することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記ゲート絶縁膜を形成する工程において、前記酸化処理の温度を前記高誘電体薄膜に非晶質状態が維持される温度とし、
    前記ゲート電極を形成する工程よりも前に、前記ゲート絶縁膜に対して、該ゲート絶縁膜が複数の安定層に相分離する温度で熱処理を行なう工程とをさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記安定層に相分離する温度で熱処理を行なう工程と、前記ゲート電極を形成する工程との間に、前記ゲート絶縁膜に対して窒化処理を施す工程をさらに備えていることを特徴とする請求項８又は１１に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177161A (ja) * 2007-12-27 2009-08-06 Canon Inc 絶縁膜の形成方法
CN103632966A (zh) * 2012-08-21 2014-03-12 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816278B2 (en) * 2008-03-28 2010-10-19 Tokyo Electron Limited In-situ hybrid deposition of high dielectric constant films using atomic layer deposition and chemical vapor deposition
TW201003915A (en) * 2008-07-09 2010-01-16 Nanya Technology Corp Transistor device
US8124513B2 (en) 2009-03-18 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium field effect transistors and fabrication thereof
US9240283B2 (en) 2011-10-21 2016-01-19 University College Cork—National University of Ireland Single crystal high dielectric constant material and method for making same
US8877598B2 (en) * 2012-06-01 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of lithography process with an under isolation material layer
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法
CN117321766A (zh) * 2021-04-22 2023-12-29 应用材料公司 通过超循环原子层沉积的新颖无定形高k金属氧化物电介质的方法及应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319643A (ja) * 1989-06-16 1991-01-28 Suzuki Kinzoku Kogyo Kk 崩壊性細径金属芯テグス
JP2001015739A (ja) * 1999-06-30 2001-01-19 Nec Corp ゲート絶縁膜とその製造方法
JP2002367981A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003179051A (ja) * 2001-12-11 2003-06-27 Matsushita Electric Ind Co Ltd 絶縁膜形成方法、半導体装置及びその製造方法
JP2004266263A (ja) * 2003-02-12 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005079563A (ja) * 2003-09-04 2005-03-24 Matsushita Electric Ind Co Ltd 電子デバイスの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513706A (ja) 1991-07-03 1993-01-22 Toshiba Corp 半導体装置
JP2000058832A (ja) 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び／又はハフニウム・ゲ―ト誘電体
KR100363084B1 (ko) 1999-10-19 2002-11-30 삼성전자 주식회사 박막 구조를 위한 다중막을 포함하는 커패시터 및 그 제조 방법
US6844604B2 (en) * 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法
TW200506093A (en) * 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
JP4212435B2 (ja) * 2003-08-29 2009-01-21 株式会社東芝 半導体装置およびその製造方法
US7498247B2 (en) * 2005-02-23 2009-03-03 Micron Technology, Inc. Atomic layer deposition of Hf3N4/HfO2 films as gate dielectrics

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319643A (ja) * 1989-06-16 1991-01-28 Suzuki Kinzoku Kogyo Kk 崩壊性細径金属芯テグス
JP2001015739A (ja) * 1999-06-30 2001-01-19 Nec Corp ゲート絶縁膜とその製造方法
JP2002367981A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003179051A (ja) * 2001-12-11 2003-06-27 Matsushita Electric Ind Co Ltd 絶縁膜形成方法、半導体装置及びその製造方法
JP2004266263A (ja) * 2003-02-12 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005079563A (ja) * 2003-09-04 2005-03-24 Matsushita Electric Ind Co Ltd 電子デバイスの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177161A (ja) * 2007-12-27 2009-08-06 Canon Inc 絶縁膜の形成方法
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法
US9793383B2 (en) 2010-08-16 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN103632966A (zh) * 2012-08-21 2014-03-12 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法

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