KR20040086495A - 반도체 장치의 제조 방법 및 반도체 장치 및 반도체 제조장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 및 반도체 제조장치 Download PDF

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Abstract

고유전율 게이트 절연막을 사용한 MOS 트랜지스터의 게이트 절연막과 기판의 계면층이 후 공정 처리에 의해 증가되는 것을 억제함과 함께, 극박막인 기초막의 막 특성을 개선한다. 게이트 절연막을 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판(1001) 상에 기초막(1004)을 형성하는 기초막 형성 공정과, 기초막(1004)을 형성한 반도체 기판을 비산화성의 가스 분위기 중에서, 압력을 제어하여 가열하는 가열 공정과, 상기 가열된 기초막(1004) 상에 고유전율 게이트 절연막(1005)을 형성하는 게이트 절연막 형성 공정을 구비한다.

Description

반도체 장치의 제조 방법 및 반도체 장치 및 반도체 제조 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE AND APPARATUS FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 고유전체로 이루어지는 게이트 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치에 관하여, 고속 동작과 저소비 전력화가 요구되고 있다.여기서, 고속화를 실현하기 위해서는, 예를 들면, MOSFET의 게이트 용량을 늘려 구동 전류를 증가시킬 필요가 있다. 따라서, MOSFET의 게이트 산화막으로서 실리콘 산화막이나 실리콘산질화막을 재료로 하는 구조에서는, 게이트 용량을 증가시키기 위해 게이트 산화막의 절연막 막 두께를 얇게 하는 구조로 하였다. 그러나 막 두께를 1.5㎚ 이하로 박막화하면 캐패시터에 흐르는 누설 전류가 증가되기 때문에, 고속 동작은 실현할 수 있어도 저소비 전력화는 어렵고, 또한 전하를 축적하는 캐패시터 본래의 동작도 곤란하다고 하는 과제가 있었다.
따라서, MOSFET의 게이트 절연막 재료로서, 실리콘 산화막(비유전률 : K=3.9)보다 비유전률이 높은 금속 산화막, 예를 들면, 알루미늄 산화막(K=9), 지르코늄 산화막(K=20), 하프늄 산화막(K=20), 탄탈 산화막(K=25), 티탄 산화막(K=40) 등을 적용하는 시도가 이루어지고 있다. 이들 금속 산화막의 비유전률은 실리콘 산화막에 비해 크기 때문에 전하 축적량이 많아져, 동일한 용량값이라도 실제의 물리적인 막 두께를 두껍게 설정할 수 있으므로, 캐패시터의 누설 전류의 증가를 억제할 수 있다(예를 들면, Journal of Applied Physics vol.89, 5243페이지(2001년)).
알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막 등을 게이트 절연막 재료로서 사용하는 경우, 불산 용액 처리한 Si 상에 직접 형성하는 경우에 비해, 사전에 1㎚ 정도 이하의 SiO2막이나 SiON막 등의 기초막을 형성해 둔 쪽이, 후 공정에서의 계면층 막 두께 증가를 제어할 수 있어, EOT(Effective Oxide Thickness)를 작게 할 수 있다. 이 계면층은 고유전체 게이트 절연막 재료 중에 존재하는 전하에 의한 Remote Charge 산란에 의해, 캐리어의 이동도가 저하되는 것을 확산하는 효과도 있다. 토탈의 EOT를 1.5㎚ 이하로 하고자 하면, 기초막의 막 두께는 1㎚ 이하로 하는 것이 바람직하다.
[비특허 문헌1]
Journal of Applied Physics vol.89, 5243페이지(2001년).
그러나, 기초막을 1㎚ 이하로 해도, 후 공정의 열 처리에 의해 기초막은 증가되는 경우가 많다. 특히, 활성화 등 고온에서의 열 처리가 요구되는 폴리실리콘을 게이트 전극으로서 사용한 경우, 이 현상은 현저하다. 기초막인 SiO2를 0.5㎚ 정도로 해도, 폴리실리콘 게이트 스택으로 하면 기초막은 1㎚ 정도까지 증가하게 된다. 기초막을 SiON으로 하면, 막 두께 증가는 어느 정도 억제되지만, 억제 효과는 질소 농도에 비례한다. 막 두께 증가를, 허용할 수 있는 범위로 억제하기 위해서는 질소 농도를 매우 높게 할 필요가 있어, 질소에 의한 계면 특성의 열화의 발생 등 새로운 문제가 발생한다.
또한, 0.5㎚의 SiO2극박막을, 예를 들면, RTO(Rapid Thermal Oxidation)로 작성한 경우, 고온으로 가열하거나, 충분한 가열 시간을 취할 수 없기 때문에, 양호한 특성을 가진 SiO2막을 작성하는 것은 곤란하다. 이것은 RTO뿐만 아니라, 로(爐)나 세정에 의한 케미컬옥사이드에 관해서도 적용되어, 박막화와 막 특성 향상의양립은 곤란하다.
본 발명은 이러한 과제를 해결하기 위해 이루어진 것으로, 고유전율 게이트 절연막의 기초막의 증가를 억제함과 함께, 극박막인 기초막의 막 특성을 개선하는 것을 목적으로 한다.
도 1은 기초막 가열 처리에 의한 계면층 증가 억제 효과를 도시하는 그래프.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 흐름도.
도 8은 기초막 가열 처리에 의한 계면층 박막화 효과를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1001 : 반도체 기판
1002 : 소자 분리층
1003 : 자연 산화막
1004 : 기초막(SiO2, SiON 등)
1005 : 고유전율 게이트 절연막(HfO2등)
1006 : 전극 재료(폴리실리콘)
1007 : 저농도의 불순물 확산층
1008 : 측벽(SiO2등)
1009 : 고농도의 불순물 확산층
1010 : 층간 절연막
1011, 1012, 1013 : 인출 배선
1014, 1015, 1016 : 밀착층
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 기초막을 형성하는 기초막 형성 공정과,
상기 반도체 기판 상에 형성된 기초막을 비산화성의 가스 분위기 중에서 가열하는 가열 공정과,
상기 가열된 기초막 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정을 구비한다.
상기 가열 공정은 압력을 제어하여 가열하는 것을 특징으로 한다.
상기 기초막 형성 공정은, 규소 원자(Si) 및 산소 원자(O)와, 이산화규소(SiO2) 중 적어도 어느 하나를 함유하는 막을 형성하는 것을 특징으로 한다.
상기 가열 공정은 감압한 상태에서 가열하는 것을 특징으로 한다.
상기 가열 공정은 SiO 승화(일산화규소 승화)가 발생하도록 온도와 압력을 제어하는 것을 특징으로 한다.
상기 기초막 형성 공정은 SiON으로 이루어지는 기초막을 형성하는 것을 특징으로 한다.
상기 가열 공정은, 기초막을 형성하는 기초막 형성 온도보다 높고, SiO 승화가 발생하지 않는 범위의 온도로 가열하는 것을 특징으로 한다.
상기 가열 공정은, 133파스칼 내지 1330파스칼의 압력 하에서 가열하는 것을 특징으로 한다.
상기 게이트 절연막은 고유전율 게이트 절연막인 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 반도체 기판과,
반도체 기판 상에 형성되며, 비산화성의 가스 분위기 중에서, 압력 제어 하에서 가열되어 생성된 기초막과,
상기 기초막 상에 퇴적된 게이트 절연막을 구비한다.
본 발명에 따른 반도체 제조 장치는, 반도체 기판을 제조하는 반도체 제조 장치에 있어서,
기초막을 형성한 반도체 기판을, 비산화성의 가스 분위기 중에서, 압력을 제어하여 가열하는 유닛을 구비한 것을 특징으로 한다.
본 발명에 따른 반도체 제조 장치는, 반도체 기판을 제조하는 반도체 제조 장치에 있어서,
반도체 기판 상에 기초막을 형성하는 기초막 형성 공정과, 상기 반도체 기판 상에 형성된 기초막을 비산화성의 가스 분위기 중에서 가열하는 가열 공정과, 상기 가열된 기초막 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정을 제어하는 제어부를 구비한다.
상기 제어부는, 상기 가열 공정에서, 온도와 압력을 소정의 값으로 유지시키는 제어를 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 게이트 절연막을 갖는 반도체 제조 방법에 있어서, 반도체 기판 상에 고유전율 게이트 절연막을 위한 기초막을 형성하는 공정과, 기초막을 비산화성의 가스 분위기 중에서 압력 컨트롤을 행하면서 가열하는 공정과, 그 위에 고유전율 게이트 절연막을 퇴적시키는 공정과, 퇴적시킨 고유전율 게이트 절연막을 컨트롤된 압력, 가스 분압 하에서 가열(Post Deposition Anneal, PDA)하는 공정을 포함하며, 기초막으로서 사용되는 막을 비산화성의 가스 분위기 중에서 압력 컨트롤을 행하면서 가열하는 것을 특징으로 한다.
우선, 기초막 가열 처리에 대하여 설명한다.
도 1은 절연막으로서 HfO2를 사용하여 폴리실리콘 전극을 이용하여 캐패시터를 작성하고, 측정한 C-V 특성으로부터 EOT를 산출하여 종축으로 하고, 횡축에는 캐패시터의 HfO2막 두께를 취하는 그래프이다. 도면에서의 ●는 N2O, H2와 N2의 혼합 가스로 850℃에서 5sec 가열함으로써, SiON 기초막을 성막한 것이고, ◆은 동 조건으로 성막한 기초막을 950℃, 997.5Pa(75Torr), 60sec로 N2분위기 중에서 가열한 것이다. 성막 시의 기초막의 막 두께는 모두 동일하게 하고 있지만, 기초막의 가열을 행한 경우와 그렇지 않은 경우를 비교하면 명백하게 EOT가 얇게 되어 있는 것을 알 수 있다. 이것은 기초막을 가열함으로써 후 공정에서의 막 두께 증가가 억제되기 때문인 것으로 생각된다.
기초막을 1㎚ 이하의 극박막으로 하고자 하는 경우, 성막 온도나 성막 시간은 제한되기 때문에, 두꺼운 막에 비해, 막 중의 결함량이 많아지거나, 막 밀도가 낮아짐으로써, 막 특성의 열화나, 후 처리에서 막 두께 증가가 발생하기 쉬운 막으로 되게 되는 것은 용이하게 상상된다. 성막 후, 막 두께 증가가 발생하지 않는 조건으로 가열 처리함으로써, 상기에 설명한 막의 결점을 개선할 수 있다.
또한, SiO2나 SiON 기초막에서는, 1㎚ 이상의 두꺼운 막에서는 문제가 되지 않았던, 웨이퍼로부터의 반입 산소나 처리 장치 중의 잔류 산소에 의해, 비산화성 가스 분위기 중에서도 막 두께 증가가 발생하는 경우가 있다. 이것을 방지하기 위해, 기초막의 가열은 감압 하에서 행하는 것이 바람직하다.
1㎚ 이하의 SiO2나 SiON 기초막을 임의의 조건(예를 들면, 1000℃, 997.5Pa, N2분위기)으로 가열 처리하면, SiO의 승화, 또는 치밀화에 의한다고 예상되는 막 두께 감소가 발생한다. 막 두께가 감소된 막은 고유전율 게이트 절연막의 기초막으로서 사용되어도, 후 공정에서의 막 두께 증가는 막 두께 감소가 발생하지 않는 조건으로 가열한 막과 비교하여 많지 않고, 또한 누설 전류 등의 그 밖의 전기적 특성도 손색이 없다. 이와 같이 가열에 의한 막 두께 감소를 이용하면, 보다 얇고, 막 특성에 손색이 없는 기초막을 작성할 수 있다.
도 8은 절연막으로서 HfAlOx(Hf 29%)를 사용하여 폴리실리콘 전극을 이용하여 캐패시터를 제작하고, 측정한 C-V 특성으로부터, EOT를 산출하여 종축으로 하고, 횡축에는 캐패시터의 HfAlOx막 두께를 취하는 그래프이다. 도면에서의 ●는 N2O, H2와 N2의 혼합 가스로 850℃로 가열함으로써, 0.7㎚의 SiON 기초막을 성막한 것이고, ◆은 동 조건으로 성막한 기초막을 1000℃, 997.5Pa(7.5Torr), 60sec로 N2분위기 중에서 가열한 것이다. 그래프의 세그먼트 부분이 기초막의 EOT에 상당한다. 성막 시의 기초막의 막 두께는 모두 동일하지만, 기초막의 가열을 행한 것은, 성막 시의 막 두께보다 명백하게 얇게 되어 있는 것을 알 수 있다.
이하에, 구체적인 실시예의 일례를 설명한다.
《제1 실시예》
이하, 본 발명의 제1 실시예에 따른 게이트 절연막을 갖는 반도체 장치의 제조 방법에 대하여 도 2∼도 6 및 도 7을 이용하여 설명한다.
도 1∼도 6은 제1 실시예의 반도체 장치의 제조 공정을 도시하는 단면도이고, 도 7은 반도체 제조 장치의 제조 공정을 도시하는 흐름도이다.
우선, 도 2의 (a)에 도시한 바와 같이, 반도체 기판(1001) 상(실리콘 기판 상)에 소자 분리층(1002)을 형성한다(S1l). 여기서는, 반도체 기판(1001) 상에 STI(Shallow Trench Isolation)법을 이용한다.
또한, 실리콘 기판 대신에 SiGe 등 다른 반도체 기판도 적용할 수 있다. 또한, STI법 대신에 LOCOS법 등 다른 소자 분리법도 적용할 수 있다.
다음으로, Well 주입을 행한 후(S12), 도 2의 (b)에 도시한 바와 같이, 자연 산화막(1003)을 제거한다(S13). 여기서는, 자연 산화막(1003)을 DHF(DilutedHydorfluoric Acid)(예를 들면, HF : H2O=1 : 100)을 이용하여 에칭 제거하여, 활성 영역의 실리콘 기판(1001)의 표면을 노출시킨다.
다음으로, 도 2의 (c)에 도시한 바와 같이, 고유전율 게이트 절연막을 위한 기초막(1004)을 형성한다(S14). 여기서는, NO2, H2와 N2혼합 가스를 이용하여 RTO로, 0.7㎚ 정도의 SiON막을 형성하였지만, 다른 가스종을 이용해도 된다. 또한, 로나 케미컬옥사이드를 형성해도 된다. 또한, 산화막을 형성하고 나서 플라즈마 질화를 행해도 된다. Si 산화막계의 막 대신에 CeO2등을 사용해도 된다.
도 3의 (a)에 도시한 바와 같이, 기초막(1004) 형성 후, N2가스 분위기 중에서 가열 처리를 행한다(S15). 여기서의 가열 조건은, 950℃, 997.5Pa에서 60sec로 하였다. 여기서는 N2가스를 이용하였지만, He나 Ar 등의 Si 기판의 산화를 촉진하지 않는 가스이어도 된다. 가열 처리 시의 압력은 변화시키는 것이 가능하지만, 두꺼운 막에서는 문제가 되지 않았던, 웨이퍼로부터의 반입 산소나 처리 장치 중의 잔류 산소에 의해, 비산화성 가스 분위기 중에서도 막 두께 증가가 발생하는 경우가 있다. 이것을 방지하기 위해, 기초막의 가열은 감압 하에서 행하는 것이 바람직한 것이 실험에 의해 판명되었다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 고유전율 게이트 절연막(1005)으로서 HfO2를 ALD(Atomic Layer Deposition)를 이용하여 4㎚ 퇴적시킨다(S16). 여기서는 HfO2를 퇴적시켰지만, Al2O3이나 ZrO2, 하프늄 알루미네이트 등의 다른 고유전율 게이트 절연막을 사용해도 된다. 또한, 성막 방법도 CVD, PVD 등의 다른 성막 방법을 이용해도 된다.
HfO2성막 후 800℃, 5sec의 가열 처리(Post Deposition Aneal, PDA)를 행한다.
이 위에 도 3의 (c)에 도시한 바와 같이, 폴리실리콘막(1006)을 막 두께 150㎚ 정도로 형성한다(S17). 폴리실리콘에의 주입 후, 리소그래피법 및 RIE법을 이용하여 폴리실리콘막(1006)과 고유전율 게이트 절연막(1005), 실리콘 산화막인 기초막(1004)을 순차 가공하여 도 4의 (a)에 도시한 게이트 패턴을 형성한다(S18).
그 후, Extension 형성(도 4의 (b))(S19), SideWall 형성(도 4의 (c))(S20), 소스 드레인 형성(도 5의 (a))(S21) 등을 거쳐, 도 6에 도시한 바와 같은 MOS 트랜지스터 구조를 작성한다(S22).
이상으로부터, 본 실시예에 따르면, 게이트의 기초막의 증가를 억제할 수 있기 때문에, 게이트 절연막이 고유전율 재료이며, 또한, 계면층에 있는 기초막이 얇은, 즉 전체의 EOT가 얇고, 또한, 누설 전류가 적은 MOS 트랜지스터를 작성할 수 있다.
《제2 실시예》
이하, 본 발명의 제2 실시예에 따른 게이트 절연막을 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 제2 실시예는 제1 실시예의 변형예이며, 도 2∼도 6, 도 7에 도시하는 공정은 동일하기 때문에 설명은 생략한다.
도 3의 (a)와 마찬가지로 기초막(1004)을 NO2와 H2혼합 가스를 이용하여 RTO로 850℃, 10sec 가열하여, 0.8㎚ 정도의 SiON막을 형성한다. 그 후, 1000℃, 997.5Pa에서 60sec의 가열을 행하면, SiON막의 막 두께는 0.5㎚ 정도까지 감소한다. 막 두께가 감소된 막은 고유전율 게이트 절연막의 기초막으로서 사용되어도, 후 공정에서의 막 두께 증가는 막 두께 감소가 발생하지 않은 조건으로 가열한 막과 비교하여 많지 않고, 또한 누설 전류 등의 그 밖의 전기적 특성도 손색이 없다. 이와 같이 가열에 의한 막 두께 감소를 이용하면, 보다 얇고, 막 특성에 손색이 없는 기초막을 작성할 수 있다. 그 후, 제1 실시예와 마찬가지의 공정을 거쳐 MOS 트랜지스터를 작성하면, 제1 실시예보다 더 얇은 기초막을 갖는 고유전율 게이트 절연막 MOS 트랜지스터를 작성할 수 있다.
《제3 실시예》
이하, 본 발명의 제3 실시예에 따른 게이트 절연막을 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 제3 실시예는 제2 실시예의 변형예이며, 도 2∼도 6, 도 7에 도시한 공정은 동일하기 때문에 설명은 생략한다.
도 2의 (c)의 기초막(1004)을, 예를 들면, NH3과 O2혼합 가스를 이용하여 700℃, 30sec, 1330Pa(10Torr) 하에서 가열하여, 0.8㎚ 정도의 SiON막을 형성한다. 그 후, 도 3의 (a)와 같이 900℃, 997.5Pa에서 60sec의 N2분위기 중의 가열을 행한다. XPS(X선 광전자 분광 분석 장치)에 의해, 가열 전후의 막 내의 질소 농도를 비교하면, 가열 전에는 24at%(atomic%)이었던 것이, 가열 후에 36at%까지 증가한다. 이와 같이, SiON막에서는 가열 처리에 의해 막 내 산소 농도가 감소하기 때문에, 보다 질소 농도가 높은 기초막을 작성할 수 있다. 또한, 막 내의 산소는 표면으로부터 빠져나가기 때문에, 기초막의 기판에 가까운 측은 질소 농도가 낮고, 기판으로부터 먼 측은 질소 농도가 높은 기초막을 작성할 수 있다.
그 후, 제1 실시예와 마찬가지의 공정을 거쳐 MOS 트랜지스터를 작성하면, 제1 실시예의 효과 외에, 계면 특성의 양호함과 불순물 확산 방지를 양립시킨 고유전율 게이트 절연막 MOS 트랜지스터를 작성할 수 있다.
《제4 실시예》
상기 제1 실시예 내지 제3 실시예에서, 가열 공정(도 3의 (a), 도 7, S15) 가열 온도, 압력의 일례의 수치를 기재했지만, 하기와 같은 범위이면 기초막을 얇게 하기 위한 가열 처리의 효과가 발생한다.
가열 온도는, 기초막을 형성하는 기초막 형성 온도보다 높고, SiO 승화가 발생하지 않는 온도(133Pa인 경우 1000℃ 이하)인 것이 바람직하다. 즉, 상기 제1 실시예 내지 제3 실시예에서는, 기초막 형성 온도는 850℃인 것보다, 850℃보다 크고 1000℃ 이하의 범위가 적합하다.
또한, 압력은, 압력이 너무 높으면 웨이퍼 등에 부착되어 있는 잔류 산소에 의해 막 압력 증가가 발생하기 때문에, 133Pa(1.0Torr) 이상 1330Pa(10Torr) 이하가 바람직하다.
또한, 규산(SiO)의 승화를 발생시켜 기초막을 더욱 얇게 하는 것도 가능하다.
이 경우, SiO 승화가 발생하는 압력과 가열 온도의 조건으로서는, 압력 997.5Pa이며, 가열 온도가 1000℃보다 높거나, 혹은, 가열 온도가 1000℃ 이하이면, 압력이 133Pa 이하인 조건으로 SiO의 승화가 발생한다.
《제5 실시예》
제1 실시예 내지 제3 실시예에서 설명한 반도체 장치의 제조 방법은, 기초막을 형성한 후에 실시하는 가열 공정을 실행하는 유닛을 구비한다. 상기 유닛은, 기초막을 형성한 반도체 기판을, 비산화성 가스 분위기 중을 유지하고, 압력을 소정의 값으로 제어하여 가열한다. 또한, 상기 유닛은 SiO 승화를 발생시키는 조건을 설정할 수 있는 장치로 한다.
또한, 반도체 제조 장치는, 반도체 기판 상에 기초막을 형성하는 기초막 형성 공정과, 상기 반도체 기판 상에 형성한 기초막을 비산화성의 가스 분위기 중에서, 압력을 제어하여 가열하는 가열 공정과, 상기 가열된 기초막 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정, 그 밖의 공정을 제어하는 제어부를 구비한다.
제어부는, 각 공정의 순서를 제어하며, 또한, 제어부는, 상기 가열 공정에서, 온도와 압력을 소정의 값으로 유지시키는 제어를 행함과 함께, 비산화성 가스의 농도를 제어한다. 제어부는, 온도 및 압력이 소정의 값, 혹은, 소정의 범위의 값이 되도록 제어한다. 마찬가지로 비산화성 가스의 농도가 소정의 값(소정의 값의 범위)이 되도록 제어한다. 또한, 가열 시간을 제어한다.
상기 제어부는, 프로그램 혹은 회로 등에 의해 실현하는 것이 가능하다. 제어부로부터의 지시가, 온도, 압력, 비산화성 가스의 농도 등을 제어하는 계기 등으로 전달된다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법은, 고유전율 게이트 절연막의 기초막의 증가를 억제할 수 있으며, 또한 극박막인 기초막의 막 특성을 개선할 수 있다. 또한 SiO2나 SiON 기초막에서는 지금까지보다 더욱 얇고, 특성의 열화가 없는 막을 작성할 수 있다.

Claims (11)

  1. 반도체 기판 상에 기초막을 형성하는 기초막 형성 공정과,
    상기 반도체 기판 상에 형성한 기초막을 비산화성의 가스 분위기 중에서 가열하는 가열 공정과,
    상기 가열된 기초막 상에 게이트 절연막을 형성하는 게이트 절연막 형성 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 가열 공정은, 압력을 제어하여 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기초막 형성 공정은, 규소 원자(Si) 및 산소 원자(O)와, 이산화규소(SiO2) 중 적어도 어느 하나를 함유하는 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 가열 공정은 감압한 상태에서 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 가열 공정은, SiO 승화(일산화규소 승화)가 발생하도록 온도와 압력을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 기초막 형성 공정은 SiON으로 이루어지는 기초막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 가열 공정은, 기초막을 형성하는 기초막 형성 온도보다 높고, SiO 승화가 발생하지 않는 범위의 온도로 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 가열 공정은 133파스칼 내지 1330파스칼의 압력 하에서 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 절연막은 고유전율 게이트 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판과,
    반도체 기판 상에 형성되며, 비산화성의 가스 분위기 중에서, 압력 제어 하에서 가열되어 생성된 기초막과,
    상기 기초막 상에 퇴적된 게이트 절연막
    을 포함하는 반도체 장치.
  11. 반도체 기판을 제조하는 반도체 제조 장치에 있어서,
    기초막을 형성한 반도체 기판을, 비산화성의 가스 분위기 중에서, 압력을 제어하여 가열하는 유닛을 포함하는 것을 특징으로 하는 반도체 제조 장치.
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