WO2012090482A1 - 半導体装置の製造方法および装置 - Google Patents

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尚武 北野
拓哉 清野
松尾　明
雄 佐藤
栄太郎 森本
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キヤノンアネルバ株式会社
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    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Definitions

  • the present invention relates to a method and apparatus for manufacturing a semiconductor device having a high-dielectric-constant insulating film and a metal gate electrode, and more particularly to a technique for improving the performance of a MOSFET (Metal Oxide Semiconductor Field Transistor).
  • MOSFET Metal Oxide Semiconductor Field Transistor
  • the threshold voltage of the transistor is determined by the impurity concentration in the channel region and the impurity concentration in the polycrystalline silicon film.
  • the threshold voltage of the transistor is determined by the impurity concentration of the channel region and the work function of the gate electrode.
  • a material with a work function of Si mid gap (4.6 eV) or less, preferably 4.4 eV or less is desirable for an N-type MOSFET, and work is desired for a P-type MOSFET.
  • Non-Patent Document 1 a metal gate electrode is formed using a CVD method, and a high effective work function (5.1 eV) and a good leakage current (Jg) characteristic with respect to an equivalent oxide thickness (EOT) are obtained. It has been.
  • Non-Patent Document 2 the transistor characteristics may be deteriorated due to impurities contained in the raw material.
  • the PVD method when used, it is considered that the amount of impurities mixed is small compared to the CVD method.
  • the leakage current is smaller than that of the CVD method.
  • leakage current is improved by forming an electrode having a metal nitride / metal laminate structure while nitriding the surface layer portion of the insulating film (oxide) using a DC sputtering method. It has been reported. However, as the miniaturization progresses (gate length of 32 nm and later), this method has become insufficient.
  • An object of the present invention is to provide a semiconductor device manufacturing method and apparatus capable of obtaining a desired effective work function using the PVD method and reducing leakage current without increasing the equivalent oxide thickness. Is to provide.
  • a first aspect of the present invention is a method for manufacturing a semiconductor device, comprising: preparing a substrate on which an insulating film having a relative dielectric constant higher than that of a silicon oxide film is formed; A step of depositing a metal nitride film on the insulating film, wherein the step of depositing the metal nitride film includes a plurality of metal targets and a plurality of magnet pieces that form lattice points in a process chamber capable of reducing pressure.
  • a second aspect of the present invention is a method for manufacturing a semiconductor device, the step of forming a high dielectric constant insulating film on a semiconductor substrate, and the formation of a first metal nitride layer on the high dielectric constant insulating film A step of forming a silicon layer on the first metal nitride layer, and a source on the semiconductor substrate using at least the high dielectric constant film, the first metal nitride layer, and the silicon layer as a mask.
  • Forming a region and a drain region forming an interlayer insulating film on the semiconductor substrate on which the source region and the drain region are formed, and exposing the silicon layer by removing a part thereof; and Removing the silicon layer on the high dielectric constant insulating film to form a trench structure; and forming a second metal nitride layer so as to cover the inside of the trench structure.
  • a metal target and magnet pieces for forming lattice points are arranged in a plurality of lattices in a process chamber capable of decompression, And a sputtering deposition process using a cusp magnetic field formed on the target surface by a structure arranged so that adjacent magnet pieces have different polarities, introducing a gas containing nitrogen gas into the processing chamber, It is a step of forming a metal nitride layer by forming the nitrogen plasma by the cusp magnetic field.
  • a third aspect of the present invention is a method for manufacturing a semiconductor device, comprising: a first MOS transistor formation region on a semiconductor substrate; and a second MOS transistor formation region having a conductivity type opposite to that of the first MOS transistor.
  • a step of exposing the silicon layer, a step of removing the silicon layer on the high dielectric constant insulating film to form a trench structure, and covering the inside of the trench structure A step of sequentially forming a tantalum nitride film and a titanium nitride film, a step of removing the titanium nitride film and the tantalum nitride film covering the bottom of the trench structure on the first MOS transistor formation region, Forming the alloy layer containing titanium and aluminum so as to cover the inside; and forming the aluminum film on the alloy layer so as to fill the inside of the trench structure, and the metal nitride Introducing a nitrogen-containing gas into at least one of the layer, the titanium nitride film, and the tantalum nitride film, a metal target, and magnet pieces for forming lattice points are arranged in a plurality of lattice shapes, and A cusp magnetic field formed on a target surface by a structure in which adjacent magnet pieces are arranged so as
  • a device for forming a metal nitride layer a processing chamber capable of decompression, a first electrode provided in the processing chamber and configured to hold a metal target, A second electrode having a substrate holder capable of holding the substrate, a gas inlet for introducing a gas containing nitrogen, and a plurality of magnet pieces forming lattice points are arranged in a lattice pattern in the processing chamber; A magnet mechanism arranged so that adjacent magnet pieces have different polarities, and configured so as to form a cusp magnetic field on the surface of the target when the target is provided on the first electrode; , A DC power source connected to the first electrode, a first high frequency power source for applying a high frequency power to the first electrode superimposed on a direct current voltage from the DC power source, and the second High frequency on electrode Characterized in that it comprises a second high-frequency power source for applying
  • a desired effective work function can be obtained, and an improvement in leakage current characteristics can be realized without increasing the equivalent oxide thickness.
  • the form of the metal nitride film can be improved leakage current characteristics for oxide thickness equivalent thickness, in FIG. 1 MIS (M etal I nsulator S emiconductor structure) capacitor element Is described as an example.
  • MIS Metal etal I nsulator S emiconductor structure
  • capacitor element Is described as an example.
  • a titanium nitride film 3 as a gate electrode is formed on a p-type silicon substrate 1 having a silicon oxide film and a HfSiO film 2 as a high dielectric constant film as a gate insulating film on the surface. Yes.
  • the high dielectric constant material used for the gate insulating film is a material having a relative dielectric constant larger than that of SiO 2 (3.9), and is a metal oxide, a metal silicate, a metal oxide into which nitrogen is introduced, Examples thereof include metal silicate introduced with nitrogen.
  • a high dielectric constant film into which nitrogen is introduced is preferable as the gate insulating film from the viewpoint of suppressing crystallization and improving the reliability of the element.
  • the metal in the high dielectric constant material is preferably Hf or Zr from the viewpoint of heat resistance of the film and suppression of fixed charge in the film.
  • a metal oxide containing Hf or Zr and Si a metal oxynitride containing nitrogen in addition to this metal oxide is preferable, and HfSiO and HfSiON are more preferable.
  • a silicon oxide film and a high dielectric constant film laminated thereon are used as the gate insulating film, but the present invention is not limited to this, and the high dielectric constant insulating film alone or the silicon oxynitride film A high dielectric constant film laminated thereon can be used.
  • the metal nitride film as the gate electrode preferably contains one or more metal elements selected from the group consisting of Ti, Ta, W and Al or r.
  • FIG. 2 shows an outline of an apparatus used in a titanium nitride film forming process in one embodiment of the present invention.
  • a semiconductor manufacturing apparatus 100 includes a chamber 201 having an upper electrode 401 and a lower electrode 301 as shown in FIG.
  • the chamber 201 functions as a vacuum processing container.
  • a vacuum exhaust pump 410 that exhausts the inside of the chamber 201 is connected to the exhaust port 205 and an automatic pressure control mechanism (APC) 431 is provided.
  • APC automatic pressure control mechanism
  • An upper electrode high-frequency power source 102 and a DC power source 103 are connected to the upper electrode 401 via a matching unit 101.
  • the lower electrode 301 is connected to a lower electrode high-frequency power source 305 via a matching unit 304.
  • the chamber 201 has a substantially columnar shape, and includes a substantially disc-shaped upper wall (ceiling wall) 202, a substantially cylindrical side wall 203, and a substantially disc-shaped bottom wall 204.
  • a pressure gauge 430 (for example, a diaphragm gauge) for measuring pressure is provided near the side wall 203 in the chamber 201.
  • the pressure gauge 430 is electrically connected to the automatic pressure control mechanism 431 and is configured to automatically control the pressure in the chamber 201.
  • the upper electrode 401 includes an upper wall 202, a magnet mechanism 405, a target electrode (first electrode) 402, an insulator 404, and a shield 403.
  • the magnet mechanism 405 is provided below the upper wall 202, and the target electrode 402 is provided below the magnet mechanism 405.
  • the insulator 404 insulates the target electrode 402 from the side wall of the chamber 201 and holds the target electrode 402 in the chamber 201. Further, a shield 403 is provided below the insulator 404.
  • the target electrode 402 is connected to the upper electrode high-frequency power source 102 and the DC power source 103 via the matching unit 101.
  • the main parts of the target electrode 402 include nonmagnetic metals such as Al, SUS, and Cu.
  • a material target material (not shown) necessary for forming a film on the substrate 306 can be provided on the reduced pressure side of the target electrode 402. Further, a pipe is formed in the upper electrode 401 and the target electrode 402, and the upper electrode 401 and the target electrode 402 can be cooled by flowing cooling water through the pipe.
  • a target containing one or more metal elements selected from the group consisting of Ti, Ta, W, and Al may be used.
  • the magnet mechanism 405 includes a magnet support plate 407, a plurality of magnet pieces 406 supported by the magnet support plate 407, and a magnetic field adjusting magnetic body 408 provided on the outermost peripheral side of the plurality of magnet pieces 406. Yes.
  • the magnet mechanism 405 can be rotated about the central axis of the material target by a rotation mechanism (not shown).
  • the plurality of magnet pieces 406 are arranged adjacent to each other above the target electrode 402 so as to be parallel to the surface of the target electrode 402. In the adjacent magnet piece 406, a closed point cusp magnetic field 411 is formed to confine plasma.
  • the magnetic body 408 for magnetic field adjustment is extended so that the magnet piece 406 located on the outer peripheral side partially overlaps on the target electrode 402 side. With such a configuration, the magnetic field strength can be suppressed (controlled) in the gap between the target electrode 402 and the shield 403.
  • the lower electrode 301 includes a stage holder 302, a cooling / heating mechanism 412, a bottom wall 204, and a second electrode insulator 303.
  • the stage holder 302 is a device for placing the substrate 306, and a cooling / heating mechanism 412 is provided therein.
  • the second electrode insulator 303 is a device for electrically insulating and supporting the stage holder 302 and the bottom wall 204 of the chamber 201.
  • the lower electrode high-frequency power source 305 is connected to the stage holder 302 via a matching unit 304.
  • the stage holder 302 is provided with an electrostatic adsorption device having a monopolar electrode, and this monopolar electrode is connected to a DC power source (not shown).
  • a plurality of gas jets are supplied to the stage holder 302 to supply a gas (for example, an inert gas such as Ar) for controlling the temperature of the substrate 306 to the back surface of the substrate 306.
  • a gas for example, an inert gas such as Ar
  • An outlet and a substrate temperature measuring instrument for measuring the temperature of the substrate are provided.
  • a plurality of gas introduction ports 409 for supplying a predetermined gas such as a process gas such as argon into the chamber 201 is provided in the chamber 201.
  • the shape of the magnet mechanism 405 will be described in detail with reference to FIG.
  • FIG. 2 is a plan view of the magnet mechanism 405 as viewed from the target electrode 402 side. As shown in FIG.
  • an annular magnetic field adjustment magnetic body 408 and a magnet piece 406 disposed in the inner peripheral region of the magnetic field adjustment magnetic body 408 are supported by a disk-shaped magnet support 407.
  • symbol 403 a indicates the inner diameter of the shield 403
  • many small circles indicate the outer shape of each magnet piece 406.
  • Each magnet piece 406 has the same shape and the same magnetic flux density.
  • the letters N and S indicate the magnetic poles of the magnet piece 406 viewed from the target electrode 402 side.
  • the magnet pieces 406 are arranged in a plurality of square lattices (X-axis direction and Y-axis direction) such that each magnet piece 406 forms each lattice point with substantially the same interval (range of 5 to 100 mm).
  • the adjacent magnet pieces 406 have opposite polarities.
  • the magnet pieces 406 adjacent in the diagonal direction have the same polarity. That is, a point cusp magnetic field 411 is formed by any four adjacent magnet pieces 406.
  • the arrangement shape of the magnet pieces 406 may be a hexagonal lattice, and it is sufficient that at least a unit lattice is formed.
  • the height of the magnet piece 406 is usually larger than 2 mm, and its cross-sectional shape is a square or a circle.
  • the diameter, height, and material of the magnet piece 406 can be appropriately set depending on the process application.
  • the magnetic body 408 for magnetic field adjustment is extended so that the magnet piece 406 located on the outer peripheral side partially overlaps on the target electrode 402 side. Thereby, the magnetic field strength can be suppressed (controlled) in the gap between the target electrode 402 and the shield 403.
  • the magnetic body for magnetic field adjustment 408 may be any material that can control the magnetic field strength in the gap between the target electrode 402 and the shield 403, and for example, a material having high magnetic permeability such as SUS430 is preferable.
  • the magnetic field can be adjusted by adjusting the area where the magnet piece 406 and the magnetic body for magnetic field adjustment 408 overlap.
  • the magnetic field necessary for sputtering the target electrode 402 is supplied to the outermost periphery of the target electrode 402, and the target electrode 402 and the shield 403 In the gap, the magnetic field strength can be adjusted.
  • a Ti metal target is used as the target, the substrate temperature is set to 30 ° C., the Ti target power is set to 1500 W, and the DC voltage superimposed on the high-frequency power is set to 350V.
  • the frequency of the high frequency power source is preferably between 10 and 100 MHz. More preferably, in order to form a high-density plasma using a point cusp magnetic field at the above pressure, it is desirable to be between 40-60 MHz.
  • the TiN film 3 is processed into a desired size by using a lithography technique and a RIE (Reactive Ion Etching) technique to form an element.
  • the effective work function is generally determined from a flat band obtained by CV measurement between the gate insulating film and the gate electrode. In addition to the original work function of the gate electrode, the effective work function is formed at a fixed charge in the insulating film or at the interface. Affected by dipoles and Fermi level pinning. It is distinguished from the original “work function” of the material constituting the gate electrode. 4 and 5 show the measurement results of the electrical characteristics of the element having the TiN electrode formed according to the embodiment of the present invention. Here, the electrical characteristics were evaluated in an as-deposited state.
  • the “as-deposited state” refers to a state in which a TiN electrode is formed.
  • FIG. 4 shows EOT-Jg characteristics of a TiN electrode formed according to an embodiment of the present invention and a TiN electrode formed by DC magnetron sputtering (hereinafter referred to as a conventional technique). From FIG. 4, it can be confirmed that the leakage current (Jg) is reduced by about three orders of magnitude in the TiN electrode formed according to the embodiment of the present invention as compared with the TiN electrode formed by the conventional method.
  • FIG. 5 shows values of effective work functions of the TiN electrode formed by the conventional method and the TiN electrode formed by one embodiment of the present invention.
  • the effective work function of the element having the TiN electrode formed by the conventional method is 4.6 eV
  • the effective work function of the element having the TiN electrode formed according to the embodiment of the present invention is It can be seen that a high value of 5.0 eV or higher is shown. This value is an effective work function suitable for a P-type MOSFET.
  • FIG. 6 shows the relationship between the plasma density and the electron temperature with respect to the power applied to the target electrode 402 in the vicinity of the substrate of the generated magnetic field using the magnet mechanism 405 shown in FIG.
  • FIG. 6 shows that when the applied power to the target electrode 402 is 1500 W, the electron temperature is about 2.5 eV while having a plasma density of 1 ⁇ 10 11 / cm 3 or more. Due to the high density plasma, the formed nitrogen ions or nitrogen radicals efficiently enter the High-k film, whereby the High-k film is modified. This phenomenon is considered to improve the leakage current without increasing the oxide equivalent film thickness.
  • the point cusp magnetic field 411 is arranged at a position corresponding to each corner of a quadrangular quadrilateral in a grid pattern, and the polarity of the magnet pieces adjacent in the side direction of each quadrilateral is opposite.
  • the magnetic piece is formed according to the magnet piece 406 arranged, and the magnitude of the magnetic field is fixed.
  • the plasma density is reduced as shown in FIG. Can be changed.
  • the inert gas argon flow rate and the reactive gas nitrogen flow rate and the sputtering rate of the Ti target in the region where the nitrogen flow rate / (nitrogen flow rate + argon flow rate) is 0.05 or more, It was confirmed that the reduction rate of the sputtering rate generated by nitriding the target surface was the maximum region.
  • a desired effective work function can be obtained while improving the EOT-Jg characteristics.
  • FIG. 7A to 7C are diagrams showing the steps of the semiconductor device manufacturing method according to the first embodiment of the present invention.
  • an element isolation region 502 formed by STI (Shallow Trench Isolation) technology is provided on the surface of a silicon substrate 501.
  • a silicon thermal oxide film having a thickness of 1.0 nm is formed on the surface of the element-isolated silicon substrate 501 by a thermal oxidation method.
  • the silicon substrate 501 was put into the cluster tool 600 shown in FIG.
  • the silicon substrate 501 was transferred from the load lock chamber 605 of FIG.
  • the silicon substrate 501 on which Hf is formed is transferred to the chamber 602 through the transfer chamber 604 without being exposed to the atmosphere, and subjected to annealing at 900 ° C. for 1 min in an atmosphere having an oxygen partial pressure of 0.1 Pa.
  • a gate insulating film 503 having a stacked structure of a silicon oxide film and an HfSiO film is formed.
  • the silicon substrate 501 on which the gate insulating film 503 is formed is transferred to the chamber 603 without being exposed to the atmosphere, and in the processing apparatus shown in detail in FIG.
  • FIG. 9A to 9G are views showing the steps of a semiconductor device manufacturing method according to the second embodiment of the present invention.
  • an element isolation region 702 was formed on the surface of a silicon substrate 701 using the STI technique.
  • a silicon thermal oxide film 703 having a film thickness of 1.0 nm is formed on the surface of the silicon substrate 701 from which the element has been separated by thermal oxidation, and then a high dielectric constant made of HfO 2 by CVD, ALD, or sputtering.
  • a film 704 was formed to 2.0 nm, and a high dielectric constant gate insulating film 705 containing a high dielectric constant film was formed.
  • a titanium nitride film 706 having a thickness of 2.0 nm is formed on the high dielectric constant gate insulating film 705 by the same method as in the first embodiment, and subsequently, a film having a thickness of 100 nm is formed by CVD or sputtering.
  • a silicon film 707 was formed.
  • the high dielectric constant gate insulating film 705, the titanium nitride film 706, and the silicon film 707 are processed using a lithography technique and an RIE technique, and then ion implantation is performed to form an extension diffusion region 708.
  • the source region and the drain region were formed using at least the high dielectric constant gate insulating film 705, the titanium nitride film 706, and the silicon film 707 as a mask.
  • a side wall 709 was formed by depositing a silicon nitride film or a silicon oxide film by a CVD method and then etching back.
  • an interlayer insulating film 711 made of a silicon oxide film, a silicon nitride film, or the like is formed on the substrate by a CVD method, and then the upper surface of the interlayer insulating film 711 by a CMP (Chemical Mechanical Polishing) method.
  • the silicon film 707 was exposed as shown in the figure.
  • the silicon film 707 was removed by wet etching or dry etching to form a trench structure 712.
  • the substrate having the trench structure 712 is transferred to the chamber 902 using the cluster tool shown in FIG. 10 having the sputtering method according to an embodiment of the present invention, and tantalum nitride is formed. did.
  • the substrate on which tantalum nitride was formed was transferred to the chamber 901 or 903 without being exposed to the atmosphere, and a titanium nitride film was formed to form a gate electrode 713 made of metal nitride.
  • the substrate on which the gate electrode 713 is formed is transported to the chamber 905 without being exposed to the atmosphere, and the trench structure 712 is filled with a metal material used for a normal wiring material such as W or Al, and etching back or CMP is performed.
  • a gate electrode 714 was formed by planarization using a technique (FIG. 9G).
  • the use of the method for forming a metal nitride layer in the present invention reduces the leakage current value without causing an increase in EOT, and the P-type. It was confirmed that an effective work function (4.6 eV or more) suitable for the MOSFET can be obtained. It was also confirmed that the same effect can be obtained even when an HfSiO film is used as the high dielectric constant gate insulating film.
  • FIG. 11A to 11F are views showing the steps of a semiconductor device manufacturing method according to the third embodiment of the present invention.
  • the “trench structure is formed in each of the region for forming the N-type MOSFET as the first region and the region for forming the P-type MOSFET as the second region.
  • achieves the effective work function suitable for each is formed.
  • trench structures 801 and 802 are formed in a region where the first N-type MOSFET is formed and a region where the second MOSFET is formed using the same method as in the second embodiment.
  • a tantalum nitride film 803 and a titanium nitride film 804 were formed by using the sputtering method of the present invention so as to cover the inside of the trench structure.
  • the tantalum nitride film and the titanium nitride film constituting the bottom of the trench structure 801 in the region where the first N-type MOSFET is to be formed are removed by using the lithography technique and the etching technique.
  • the titanium nitride film was wet-etched using a mixed solution of sulfuric acid, hydrogen peroxide water, and water, and the tantalum nitride film was removed by etching with Ar plasma.
  • the substrate was transferred to the chamber 904, and a metal alloy film 805 containing an alloy of titanium and aluminum was formed.
  • the substrate on which the metal alloy film 805 is formed is transferred to a chamber 905 in which film formation is performed using a sputtering method so as to fill the inside of the trench structure, and the metal film 806 made of aluminum.
  • planarization was performed using a CMP technique to form the structure shown in FIG.
  • the aluminum contained in the metal alloy film 805 made of titanium and aluminum is set at least in the region where the N-type MOSFET is formed by setting the substrate temperature to 300 ° C. to 400 ° C.
  • the effective work function suitable for the N-type MOSFET can be achieved by diffusing in the titanium nitride film 800.
  • an effective work function suitable for the P-type MOSFET can be maintained.
  • the leakage current value can be reduced without causing an increase in EOT. It was confirmed that an effective work function suitable for the MOSFET (4.4 eV or less for the N-type MOSFET and 4.6 eV or more for the P-type MOSFET) was obtained. It was also confirmed that the same effect can be obtained even when an HfSiO film is used as the high dielectric constant gate insulating film.

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Abstract

　本発明は、ＰＶＤ法を用いて、所望の実効仕事関数が得られ、酸化膜厚換算膜厚を増加させることなく、リーク電流の低減をすることが可能な半導体装置の製造方法および装置を提供する。本発明の一実施形態に係る半導体装置の製造方法は、シリコン酸化膜よりも比誘電率が高い絶縁膜が形成された基板を用意する工程と、該絶縁膜上に金属窒化膜を堆積させる工程とを有する。上記金属窒化膜を堆積させる工程は、減圧可能な処理室（１００）内にて、金属ターゲットと、格子点を形成するマグネットピース（４０６）が複数格子状に配置され、かつ隣接するマグネットピース（４０６）が異極性を有する配置である磁石機構（４０５）により上記金属ターゲット表面に形成されるカスプ磁場（４１１）とを用いたスパッタリング堆積工程である。

Description

半導体装置の製造方法および装置
　本発明は高誘電率絶縁膜と金属ゲート電極を有する半導体装置の製造方法および装置に関するものであり、特にＭＯＳＦＥＴ(Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｔｒａｎｓｉｓｔｏｒ)の高性能化に関する技術である。
　トランジスタの微細化が進む先端ＣＭＯＳ(相補型ＭＯＳ)デバイス開発ではポリシリコン(ｐｏｌｙ－Ｓｉ)電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲート電流の増加が問題となっている。そこで、メタルゲートの適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電体材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧(Ｖｔｈ)を適切な値に設定可能でなければならない。従来の多結晶シリコン膜を介したゲート電極を用いる場合、トランジスタのしきい値電圧はチャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。一方、メタルゲート電極を用いる場合には、トランジスタのしきい値電圧は、チャネル領域の不純物濃度とゲート電極の仕事関数で決定される。ＣＭＯＳトランジスタで±０．５Ｖ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ(４．６ｅＶ)以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ(４．６ｅＶ)以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。これらのメタルゲート電極を形成する手段として、ＣＶＤ(Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ)法やＰＶＤ(Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ)法がある。
　ここで、メタルゲート電極形成方法として、ＣＶＤ法を用いた例を提示する。非特許文献1では、ＣＶＤ法を用いてメタルゲート電極を形成しており、高い実効仕事関数(５．１ｅＶ)と良好な酸化膜厚換算膜厚(EOT)に対するリーク電流(Ｊｇ)特性が得られている。しかしながら、非特許文献２に示されるように、原料に含まれる不純物が原因で、トランジスタ特性の劣化が考えられる。一方で、ＰＶＤ法を用いた場合、ＣＶＤ法と比較して、不純物の混入量は少ないと考えられるが、非特許文献３に示されているように、ＣＶＤ法と比較して、リーク電流の劣化ならびに所望の実効仕事関数が得られないといった課題がある。これに対して、特許文献１では、ＤＣスパッタリング方式を用いて絶縁膜(酸化物) の表層部を窒化しながら金属窒化物/金属の積層構造の電極を形成することで、リーク電流が改善されることが報告されている。しかし、微細化が進んでいく(ゲート長３２ｎｍ以降) につれて、この方式では、不十分となってきている。
特開２０００－３５３６７４号公報
Ｓ．　Ｓａｋａｓｈｉｔａ　ｅｔ　ａｌ．，　"Ｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　ｄｉｖｉｄｅｄ　ＣＶＤ　ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　ＴｉＮ　ｍｅｔａｌ　ｇａｔｅ　ｅｌｅｃｔｒｏｄｅｓ　ｏｆ　ｐ－ＭＩＳＦＥＴｓ"　Ｅｘｔ．　Ａｂｓｔｒａｃｔｓ．　ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ，　２００５，　ｐｐ．８５４－８５８． Ｔ．　Ｋａｗａｈａｒａ　ｅｔ　ａｌ．，　"Ｅｆｆｅｃｔ　ｏｆ　Ｈｆ　Ｓｏｕｒｃｅｓ，　Ｏｘｉｄｉｚｉｎｇ　Ａｇｅｎｔｓ，　ａｎｄ　ＮＨ３/Ａｒ　Ｐｌａｓｍａ　ｏｎ　ｔｈｅ　Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ＨｆＡｌＯｘ　Ｆｉｌｍｓ　Ｐｒｅｐａｒｅｄ　ｂｙ　Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ"　Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．　４３　Ｎｏ．７Ａ　（２００４）　４１２９－４１３４． Ｋ．　Ｎａｋａｊｉｍａ　ｅｔ　ａｌ．，　"Ｗｏｒｋ　Ｆｕｎｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｄ　Ｍｅｔａｌ　Ｇａｔｅ　Ｅｌｅｃｔｒｏｄｅ　ｏｎ　Ｕｌｔｒａｔｈｉｎ　Ｇａｔｅ　Ｉｎｓｕｌａｔｏｒｓ"　Ｓｙｍｐ．　ＶＬＳＩ　Ｔｅｃｈ，　１９９９
　本発明の目的は、ＰＶＤ法を用いて、所望の実効仕事関数が得られ、酸化膜厚換算膜厚を増加させることなく、リーク電流の低減をすることが可能な半導体装置の製造方法および装置を提供することである。
　このような目的を達成するため、本発明の第１の態様は、半導体装置の製造方法であって、シリコン酸化膜よりも比誘電率が高い絶縁膜が形成された基板を用意する工程と、前記絶縁膜上に金属窒化膜を堆積させる工程とを有し、前記金属窒化膜を堆積させる工程は、減圧可能な処理室内にて、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有する配置である構造物により前記金属ターゲット表面に形成されるカスプ磁場とを用いたスパッタリング堆積工程であって、前記処理室内に窒素ガスを含むガスを導入し、前記カスプ磁場により前記窒素のプラズマを形成して前記金属窒化膜を形成する工程であることを特徴とする。
　本発明の第２の態様は、半導体装置の製造方法であって、半導体基板上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に第１の金属窒化物層を形成する工程と、前記第１の金属窒化物層上にシリコン層を形成する工程と、少なくとも前記高誘電率膜と前記第１の金属窒化物層と前記シリコン層とをマスクとして前記半導体基板にソース領域およびドレイン領域を形成する工程と、前記ソース領域およびドレイン領域が形成された半導体基板上に層間絶縁膜を形成した後、その一部を除去することで前記シリコン層を露出させる工程と、前記高誘電率絶縁膜上の前記シリコン層を除去してトレンチ構造を形成する工程と、前記トレンチ構造の内部を被覆するように第２の金属窒化物層を形成する工程とを有し、前記第１の金属窒化物層を形成する工程および前記第２の金属窒化物層を形成する工程の少なくとも一方は、減圧可能な処理室内にて、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性となるように配置された構造物によりターゲット表面に形成されるカスプ磁場とを用いたスパッタリング堆積工程であって、前記処理室内に窒素ガスを含むガスを導入し、前記カスプ磁場により前記窒素のプラズマを形成して金属窒化物層を形成する工程であることを特徴とする。
　本発明の第３の態様は、半導体装置の製造方法であって、半導体基板上の第１のＭＯＳトランジスタ形成領域と、第１のＭＯＳトランジスタと逆導電型の第２のＭＯＳトランジスタ形成領域上に、高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上に金属窒化物層およびシリコンを順に形成する工程と、少なくとも前記高誘電率絶縁膜と前記金属窒化物層と前記シリコン層とをマスクとして前記半導体基板上にソース領域およびドレインを形成する工程と、前記ソース領域およびドレイン領域が形成された半導体基板上に層間絶縁膜を形成した後、その一部を除去することで前記シリコン層を露出させる工程と、前記高誘電率絶縁膜上のシリコン層を除去してトレンチ構造を形成する工程と、前記トレンチ構造の内部を被覆するように窒化タンタル膜と窒化チタン膜とを順に形成する工程と、前記第１のＭＯＳトランジスタ形成領域上のトレンチ構造の底部を被覆する窒化チタン膜と窒化タンタル膜とを除去する工程と、前記トレンチ構造の内部を被覆するようにチタンとアルミニウムとを含有する合金層を形成する工程と、前記トレンチ構造の内部を埋め込むように前記合金層上にアルミニウム膜を形成する工程とを有し、前記金属窒化物層、前記窒化チタン膜および窒化タンタル膜の少なくとも一つを、減圧可能な処理室内に窒素を含むガスを導入し、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有するように配置された構造物によりターゲット表面に形成されるカスプ磁場とを用い、該カスプ磁場により形成された前記窒素のプラズマを用いたスパッタリング法で形成することを特徴とする。
　本発明の第４の態様は、金属窒化物層を形成する装置であって、減圧可能な処理室と、前記処理室内に設けられ、金属ターゲットを保持可能に構成された第１の電極と、基板を保持可能な基板ホルダーを有する第２の電極と、前記処理室内に、窒素を含むガスを導入するためのガス導入口と、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有するように配置された磁石機構であって、前記第１の電極にターゲットが設けられた場合に該ターゲット表面にカスプ磁場を形成するように構成された磁石機構と、前記第１の電極に接続されたＤＣ電源と、前記第１の電極に対して、前記ＤＣ電源からの直流電圧と重畳して高周波電力を印加する第１の高周波電源と、前記第２の電極に高周波電力を印加する第２の高周波電源とを備えることを特徴とする。
　本発明によれば、所望の実効仕事関数が得られ、酸化膜厚換算膜厚を増加させることなくリーク電流特性の向上を実現することができる。
本発明の一実施形態に関わる素子構造の断面を示す図である。 本発明の一実施形態に関わる金属窒化膜の形成工程に用いられる処理装置の概略を示す図である。 本発明の一実施形態に関わる磁石機構をターゲット電極(第１の電極) 側から見た平面図である。 本発明の一実施形態に関わる素子のＥＯＴとリーク電流の関係を示す図である。 本発明の一実施形態に関わる素子の実効仕事関数値を示す図である。 本発明の一実施形態に関わる処理装置のプラズマ密度と電子温度の関係を示した図である。 本発明の第１の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第１の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第１の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第１の実施例の工程の一部を行うための装置の概略を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第２、第３の実施例の工程の一部を行うための装置の概略を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。 本発明の第３の実施例の半導体装置の製造方法の工程を示す図である。
　本発明における所望の実効仕事関数が得られ、酸化膜厚換算膜厚に対するリーク電流特性を向上することができる金属窒化膜の形態について、図１のＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　sｔｒｕｃｔｕｒｅ）キャパシタ素子を例に取り説明する。
　図１に示すように、表面にシリコン酸化膜とゲート絶縁膜としての高誘電率膜であるＨｆＳｉＯ膜２とを有するｐ型シリコン基板１上に、ゲート電極としての窒化チタン膜３が形成されている。
　ゲート絶縁膜に用いられる高誘電率材料は、ＳｉＯ２の比誘電率（３．９）より大きな比誘電率をもつ材料であり、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケート等が挙げられる。結晶化が抑えられ、素子の信頼性が向上する点から、ゲート絶縁膜としては窒素が導入された高誘電率膜が好ましい。高誘電率材料中の金属としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ＨｆもしくはＺｒが好ましい。また、高誘電率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましい。また、ここではゲート絶縁膜としてシリコン酸化膜とその上に積層された高誘電率膜とを用いているが、これに限定されるものではなく、高誘電率絶縁膜単独あるいはシリコン酸窒化膜とその上に積層された高誘電率膜を用いることができる。
　また、ゲート電極としての金属窒化膜は、Ｔｉ、Ｔａ、ＷおよびＡｌかｒなる群から選択された１種または２種以上の金属元素を含有することが好ましい。
　図２に、本発明の一実施形態における窒化チタン膜の形成工程に用いられる装置の概略を示す。本発明の一実施形態に係る半導体製造装置１００は、図２に示すように、上部電極４０１と下部電極３０１とを有するチャンバ２０１を備えている。チャンバ２０１は真空処理容器として機能するものであり、排気口２０５には、チャンバ２０１内を排気する真空用排気ポンプ４１０が接続されるとともに、自動圧力制御機構（ＡＰＣ）４３１が設けられている。また、チャンバ２０１内には、上部電極４０１と下部電極３０１が設けられている。上部電極４０１には、整合器１０１を介して上部電極用高周波電源１０２とＤＣ電源１０３が接続されている。また、下部電極３０１には、整合器３０４を介して下部電極用高周波電源３０５が接続されている。
　チャンバ２０１は略円柱状となっており、略円盤状の上部壁（天井壁）２０２と、略円筒形の側壁２０３と、略円盤状の底壁２０４とから構成されている。チャンバ２０１内の側壁２０３付近には、圧力を測定するための圧力計４３０（例えば、ダイヤフラムゲージ）が設けられている。圧力計４３０は、自動圧力制御機構４３１と電気的に接続されており、チャンバ２０１内の圧力を自動制御できるように構成されている。
　上部電極４０１は、上部壁２０２と、磁石機構４０５と、ターゲット電極（第１の電極）４０２と、絶縁体４０４と、シールド４０３とを有している。磁石機構４０５は上部壁２０２の下方に設けられており、磁石機構４０５の下方にはターゲット電極４０２が設けられている。また、絶縁体４０４は、ターゲット電極４０２とチャンバ２０１の側壁とを絶縁するとともに、ターゲット電極４０２をチャンバ２０１内に保持するためのものである。さらに、絶縁体４０４の下方には、シールド４０３が設けられている。なお、ターゲット電極４０２は、整合器１０１を介して、上部電極用高周波電源１０２とＤＣ電源１０３に接続されている。ターゲット電極４０２の主要部品は、Ａｌ、ＳＵＳ、Ｃｕなどの非磁性金属を含む。ターゲット電極４０２の減圧側には、基板３０６上に成膜するのに必要な材料ターゲット材（不図示）を設置することができる。また、上部電極４０１やターゲット電極４０２の中には配管が形成されており、この配管に冷却水を流すことによって、上部電極４０１やターゲット電極４０２を冷却することができる。
　上記ターゲットとしては、例えば、Ｔｉ、Ｔａ、ＷおよびＡｌかｒなる群から選択された１種または２種以上の金属元素を含有するターゲットを用いれば良い。
　磁石機構４０５は、マグネット支持板４０７と、マグネット支持板４０７に支持された複数のマグネットピース４０６と、複数のマグネットピース４０６の最外周側に設けられた磁場調整用磁性体４０８とを有している。なお、磁石機構４０５は、不図示の回転機構により、材料ターゲットの中心軸を回転軸として回転可能となっている。複数のマグネットピース４０６は、ターゲット電極４０２の上方であって、ターゲット電極４０２の表面と平行となるようにして、相互に隣接して配置されている。隣接するマグネットピース４０６には、プラズマを閉じ込めるために、閉じたポイントカスプ磁場４１１が形成されている。磁場調整用磁性体４０８は、外周側に位置するマグネットピース４０６が、ターゲット電極４０２側において部分的に重なるようにして延設されている。このような構成とすることにより、ターゲット電極４０２とシールド４０３の隙間において、磁場強度を抑制（制御）することできる。
　下部電極３０１は、ステージホルダ３０２と、冷却・加熱機構４１２と、底壁２０４と、第２の電極用絶縁体３０３とを有している。ステージホルダ３０２は、基板３０６を載置するための装置であり、その内部には冷却・加熱機構４１２が設けられている。第２の電極用絶縁体３０３は、ステージホルダ３０２とチャンバ２０１の底壁２０４とを電気的に絶縁して支持するための装置である。また、ステージホルダ３０２には、整合器３０４を介して下部電極用高周波電源３０５が接続されている。なお、図示していないが、ステージホルダ３０２には、単極型電極を有する静電吸着装置が設けられており、この単極型電極は、ＤＣ電源（不図示）と接続されている。さらに、図示していないが、ステージホルダ３０２には、基板３０６の裏面に対して、基板３０６を温度制御するためのガス（例えば、Ａｒなどの不活性ガス）を供給するため、複数のガス噴出口と、基板の温度を測定するための基板温度計測器が設けられている。
　チャンバ２０１内には、アルゴン等のプロセスガスといった所定のガスをチャンバ２０１内に供給するための複数のガス導入口４０９が設けられている。
　図３を参照して、磁石機構４０５の形状について詳細に説明する。図２は、磁石機構４０５をターゲット電極４０２側から見た平面図である。図３に示すように、円盤状のマグネット支持体４０７には、環状の磁場調整用磁性体４０８と、磁場調整用磁性体４０８の内周領域に配置されたマグネットピース４０６とが、支持されて設けられている。ここで、図３において、記号４０３ａはシールド４０３の内径を示しており、多数の小さな円は各々のマグネットピース４０６の外形を示している。また、各マグネットピース４０６は、同じ形状及び同じ磁束密度を有している。さらに、Ｎ及びＳの文字はターゲット電極４０２側から見たマグネットピース４０６の磁極を示している。
　マグネットピース４０６は、互いに略同一の間隔（５乃至１００ｍｍの範囲）を空けて、各マグネットピース４０６が各格子点を形成するように複数正方格子状（Ｘ軸方向、Ｙ軸方向）に配置され、隣接する各マグネットピース４０６は、反対の極性を有している。一方、Ｘ軸方向及びＹ軸方向に沿って配置された任意の４つのマグネットピース４０６からなる四角形において、対角線方向に沿って隣接するマグネットピース４０６の極性はそれぞれ同一である。すなわち、隣接する任意の４つのマグネットピース４０６により、ポイントカスプ磁場４１１が形成される。なお、マグネットピース４０６の配置形状は六角格子であってもよく、少なくとも単位格子を形成していればよい。
　マグネットピース４０６の高さは、通常は２ｍｍよりも大きくなっており、その断面形状は四角または円形である。マグネットピース４０６の直径や高さ、材質は、プロセスアプリケーションによって、適宜設定することができる。半導体製造装置１００の上部電極４０１に高周波電力を供給したとき、プラズマは容量結合型のメカニズムによって生成される。このプラズマは、閉じたポイントカスプ磁場４１１によって作用を受ける。すなわち、本発明の一実施形態では、ポイントカスプ磁場４１１を発生させるような構成を採用しているので、通常のマグネトロンスパッタに比べて、高密度プラズマを形成することが可能となる。
　磁場調整用磁性体４０８は、外周側に位置するマグネットピース４０６が、ターゲット電極４０２側において、部分的に重なるように延設されている。これにより、ターゲット電極４０２とシールド４０３との隙間において、磁場強度を抑制（制御）することできる。磁場調整用磁性体４０８は、ターゲット電極４０２とシールド４０３の隙間の磁場強度を制御できる材料であればよく、例えば、ＳＵＳ４３０等の透磁率が高い材料が好ましい。磁石機構４０５において、マグネットピース４０６と磁場調整用磁性体４０８とが重なる面積を調整することにより、磁場調整することが可能である。すなわち、マグネットピース４０６と磁場調整用磁性体４０８とが重なる面積を調整すると、ターゲット電極４０２の最外周まで、ターゲット電極４０２をスパッタするのに必要な磁場を供給し、ターゲット電極４０２とシールド４０３との隙間において、磁場強度を調整することができる。
　本発明の一実施形態では、ターゲットとしてＴｉの金属ターゲットを用い、基板温度を３０℃として、Ｔｉのターゲットパワーを１５００Ｗに設定し、該高周波電力に重畳するＤＣ電圧を３５０Ｖに設定する。不活性ガスとしてＡｒを用い、Ａｒの供給量を７０ｓｃｃｍ（Ｓｔａｎｄａｒｄ　Ｃｕｂｉｃ　Ｃｅｎｔｉｍｅｔｅｒｐｅｒ　Ｍｉｎｕｔｅｓ）とし、窒素を含む反応性ガスの供給量を３０ｓｃｃｍとして、ガス導入口４０９からＡｒガスと窒素を含む反応性ガスとを供給して、２０Ｐａの圧力に調整した後に、ＴｉＮ膜３を１０ｎｍ堆積する。なお、ｓｃｃｍ＝一分間当たり供給されるガス流量０℃１気圧で表したｃｍ３数＝１．６９×１０－３Ｐａ・ｍ３／ｓ（０℃において）である。ここで、高周波電源の周波数は、１０－１００ＭＨｚの間であることが好ましい。さらに望ましくは、上記圧力において、ポイントカスプ磁場を用いた高密度プラズマを形成するために、４０－６０ＭＨｚの間であることが、望ましい。
　次に、リソグラフィー技術とＲＩＥ(Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ)技術を用いてＴｉＮ膜３を所望の大きさに加工し素子を形成する。
　次に、ＥＯＴ、リーク電流(Ｊｇ)特性、実効仕事関数などの電気特性をＣ－Ｖ、Ｉ－Ｖ測定により評価した。また、実効仕事関数とは、一般にゲート絶縁膜とゲート電極とのＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。図４、５に本発明の一実施形態により形成したＴｉＮ電極を有する素子の電気特性を測定した結果を示す。ここで、電気特性はａｓ－ｄｅｐｏｓｉｔｅｄ状態で評価した。なお、「ａｓ－ｄｅｐｏｓｉｔｅｄ状態」とは、ＴｉＮ電極を成膜した状態をいう。図４に本発明の一実施形態により形成したＴｉＮ電極とＤＣマグネトロンスパッタ（以下、従来の手法と記載する）で形成したＴｉＮ電極とのＥＯＴ－Ｊｇ特性を示す。図４より、従来の手法で形成したＴｉＮ電極と比較して、本発明の一実施形態により形成したＴｉＮ電極は、リーク電流(Ｊｇ)が約３桁低減するのが確認できる。次に従来の手法で形成したＴｉＮ電極と本発明の一実施形態により形成したＴｉＮ電極の実効仕事関数の値を図５に示す。図より従来の手法で形成したＴｉＮ電極を有する素子の実効仕事関数は、４．６ｅＶを示しているのに対して、本発明の一実施形態により形成したＴｉＮ電極を有する素子の実効仕事関数は、５．０ｅＶ以上の高い値を示していることが分かる。この値は、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数である。
　図６に、図３に示した磁石機構４０５を用いて、発生した磁場の基板近傍での、ターゲット電極４０２への印加電力に対するプラズマ密度と電子温度の関係を示す。図６より、ターゲット電極４０２への印加電力１５００Ｗの場合、１×１０１１／ｃｍ３以上のプラズマ密度を有しつつ、電子温度が２．５ｅＶ程度であることが分かる。この高密度プラズマによって、形成された窒素イオンもしくは、窒素ラジカルが効率よくＨｉｇｈ－ｋ膜に入射することで、Ｈｉｇｈ－ｋ膜が改質される。この現象によって、酸化換算膜厚を増加させることなく、リーク電流を改善していると考えられる。すなわち、本発明の一実施形態では、ポイントカスプ磁場４１１を発生する磁石機構４０５を用いてＰＶＤを行っているので、窒素イオンもしくは窒素ラジカルを効率良くＨｉｇｈ－ｋ膜に入射させることができ、酸化換算膜厚を増加させることなく、リーク電流を低減することができる。
　また、上記ポイントカスプ磁場４１１は、碁盤目状に複数連なる四角形の各角部に対応する位置に配置されており、各四角形の辺方向に隣接するマグネットピースの極性が反対の極性となっているように配置されたマグネットピースにより形成されるものであり、その磁界の大きさは配置されるマグネットピース４０６に応じて固定されたものである。しかしながら、本発明の一実施形態では、ターゲット電極４０２に高周波電力を印加しているので、固定されたポイントカスプ磁場４１１の磁界においても、高周波電界の作用により、図６に示すようにプラズマ密度を変えることができる。
　また、不活性ガスであるアルゴン流量ならびに反応性ガスである窒素流量とＴｉターゲットのスパッタ率の関係を評価した結果、窒素流量/(窒素流量＋アルゴン流量)が０．０５以上である領域では、ターゲットの表面が窒化することにより生じるスパッタ率の低下率が最大となる領域であることを確認した。
　以上より、本発明の一実施形態により形成したＴｉＮを有する素子の場合、ＥＯＴ－Ｊｇ特性を向上させつつ、所望の実効仕事関数が得られる。ここでは、窒素／(窒素＋アルゴン)＝０．３、ならびに２０Ｐａの条件で形成したＴｉＮ膜を用いているが、これに限定されるものでなく、圧力が２から１００Ｐａの間で、かつ窒素／(窒素+アルゴン)比が０．０５以上であれば、十分に効果を発揮できる。圧力が２Ｐａ以下の場合には、リーク電流の悪化が見られ、また、１００Ｐａ以上の場合には、リーク電流改善の効果はあるが、成膜速度の低下が顕著であり、量産性能が劣化する。
　（第１の実施例）
　本発明の第１の実施例を、図面を参照しながら詳細に説明する。図７Ａ～７Ｃは、本発明の第１の実施例である半導体装置の製造方法の工程を示した図である。まず図７Ａに示すようにシリコン基板５０１の表面に、ＳＴＩ(Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ)技術により形成された素子分離領域５０２が設けられている。続いて、素子分離されたシリコン基板５０１の表面に熱酸化法により膜厚１．０ｎｍのシリコン熱酸化膜を形成する。その後、図８に示すクラスターツール６００に上記シリコン基板５０１を投入した。まず、図８のロードロックチャンバ６０５から上記シリコン基板５０１をチャンバ６０１搬送し、スパッタリング法によりシリコン基板５０１上に膜厚０．５～０．７ｎｍのＨｆを堆積した。次に、Ｈｆが形成されたシリコン基板５０１を大気に晒す事無くトランスファーチャンバ６０４を介し、チャンバ６０２に搬送し、酸素分圧０．１Ｐａの雰囲気で、９００℃、１ｍｉｎのアニール処理を施し、シリコン酸化膜中にＨｆを拡散させることで、シリコン酸化膜とＨｆＳｉＯ膜の積層構造からなるゲート絶縁膜５０３を形成する。次に、ゲート絶縁膜５０３が形成されたシリコン基板５０１をチャンバ６０３へ大気に晒すことなく搬送し、詳細を図２に示した処理装置において、Ｔｉターゲットを用いて窒素ガスとアルゴンガス流量の混合比を窒素ガス/（窒素ガス＋アルゴンガス）≧０．０５に調整し、ＰＶＤ法によりＴｉＮ膜５０４を１０ｎｍ堆積した。本発明のゲート電極の形成方法を用いて絶縁膜/ゲート電極を連続成膜することによって、絶縁膜/ゲート電極界面への不純物を抑制することが出来、さらに所望のリーク電流ならびに実効仕事関数が得られる。次に、膜厚２０ｎｍのシリコン層５０５を形成した後、図７Ｂに示すようにリソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散領域５０６をゲート電極をマスクとして自己整合的に形成した。さらに、図７Ｃに示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁５０７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層５０８を形成した。作製した素子の電気特性を評価した結果、ＥＯＴやリーク電流の悪化を伴うことなく、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数(４．９ｅＶ以上)が得られることを確認した。
　また、ゲート絶縁膜としてＣＶＤ法により堆積したＨｆＳｉＯ膜においても同様の効果を得ることを確認した。また、ＨｆＳｉＯを堆積した後、ラジカル窒化処理により形成したＨｆＳｉＯＮ膜をゲート絶縁膜として用いた場合においても同様の効果を得ることを確認した。また、ゲート絶縁膜としてＺｒを含む、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。このように、本実施の形態におけるＭＩＰＳ型ゲート電極からなるＭＯＳＦＥＴ素子においても本発明の効果を得られることを確認した。
　（第２の実施例）
　以下に本発明の第２の実施例を、図面を参照しながら説明する。図９Ａ～９Ｇは本発明の第２の実施例である半導体装置の製造方法の工程を示した図である。まず図９Ａに示すようにシリコン基板７０１の表面にＳＴＩ技術を用いて素子分離領域７０２を形成した。続いて、素子分離されたシリコン基板７０１の表面に熱酸化法により膜厚１．０ｎｍのシリコン熱酸化膜７０３を形成し、その後、ＣＶＤ法、ＡＬＤ法またはスパッタリング法によりＨｆＯ２からなる高誘電率膜７０４を２．０ｎｍ形成し、高誘電率膜を含有する高誘電率ゲート絶縁膜７０５を形成した。
　次に、高誘電率ゲート絶縁膜７０５上に、第１の実施例と同様の方法で膜厚２．０ｎｍの窒化チタン膜７０６を形成し、続いて、ＣＶＤ法またはスパッタリング法により膜厚１００ｎｍのシリコン膜７０７を形成した。
　次に、図９Ｂに示すように、リソグラフィー技術およびＲＩＥ技術を用いて高誘電率ゲート絶縁膜７０５、窒化チタン膜７０６およびシリコン膜７０７を加工し、引き続きイオン注入を行い、エクステンション拡散領域７０８を形成した。すなわち、少なくとも、高誘電率ゲート絶縁膜７０５、窒化チタン膜７０６およびシリコン膜７０７をマスクとしてソース領域およびドレイン領域を形成した。更に、図９Ｃに示すように、シリコン窒化膜またはシリコン酸化膜をＣＶＤ法により堆積し、その後エッチバックすることによりサイドウォール７０９を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層７１０を形成した。次に、図９Ｄに示すように、ＣＶＤ法による基板上にシリコン酸化膜またはシリコン窒化膜等からなる層間絶縁膜７１１を形成し、その後、ＣＭＰ(Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ)法により層間絶縁膜７１１の上面を研磨して平坦化させ、図に示されるようにシリコン膜７０７を露出させた。次に、図９Ｅに示すように、ウエットエッチングやドライエッチングによりシリコン膜７０７を除去して、トレンチ構造７１２を形成した。
　次に、図９Ｆに示すように、本発明の一実施形態におけるスパッタリング方法を有する図１０に示したクラスターツールを用いて、トレンチ構造７１２を有した基板をチャンバ９０２に搬送し、窒化タンタルを形成した。次に窒化タンタルが形成された基板をチャンバ９０1もしくは、９０３へ大気に晒すことなく搬送し、窒化チタンを成膜し、金属窒化物からなるゲート電極７１３を形成した。さらに、ゲート電極７１３が形成された基板をチャンバ９０５へ大気に晒すことなく搬送し、Ｗ、Ａｌなどの通常の配線材料に用いられる金属材料を用いてトレンチ構造７１２を埋めて、エッチバックやＣＭＰ技術により平坦化することによりゲート電極７１４を形成した（図９Ｇ）。
　作製した素子の、実効仕事関数、ＥＯＴ、リーク電流特性を測定した結果、本発明における金属窒化物層の形成方法を用いることで、ＥＯＴの増加を招くことなくリーク電流値の低減と、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数（４．６ｅＶ以上）が得られることを確認した。また、高誘電率ゲート絶縁膜としてＨｆＳｉＯ膜を用いても同様の効果を得られることを確認した。
　（第３の実施例）
　以下に本発明の第３の実施例を、図面を参照しながら説明する。図１１Ａ～１１Ｆは本発明の第３の実施例である半導体装置の製造方法の工程を示した図である。本実施例では、第1の領域であるＮ型ＭＯＳＦＥＴを形成する領域と第２の領域であるＰ型ＭＯＳＦＥＴを形成する領域とのそれぞれに対して、第２の実施例における「トレンチ構造を形成する工程」を行い、それぞれに適した実効仕事関数を実現する金属ゲート電極を形成する。
　図１1Ａに示すように、第２の実施例と同様の方法を用いて、第1のＮ型ＭＯＳＦＥＴを形成する領域と第２のＭＯＳＦＥＴを形成する領域にトレンチ構造８０１、８０２を形成した。
　次に、図１1Ｂに示すように、トレンチ構造の内部を被覆するように、本発明におけるスパッタリング方法を用いて窒化タンタル膜８０３と窒化チタン膜８０４を形成した。次に、図１1Ｃに示すように、リソグラフィー技術とエッチング技術を用いて第１のＮ型ＭＯＳＦＥＴを形成する領域におけるトレンチ構造８０１の底部を構成する窒化タンタル膜と窒化チタン膜を除去する。本実施例では、窒化チタン膜は硫酸と過酸化水素水と水の混合溶液を用いてウエットエッチングを行い、窒化タンタル膜は、Ａｒプラズマによるエッチングにより除去した。次に、図１1Ｄに示すように、トレンチ構造の内部を被覆するように、本発明の一実施形態におけるスパッタリング方法を有する図９に示したクラスターツールにて、窒化チタン膜８０４が形成された基板をチャンバ９０４に基板を搬送し、チタンとアルミニウムの合金を含む金属合金膜８０５を形成した。
　次に、図１1Ｅに示すように、トレンチ構造の内部を埋め込むように、スパッタリング法を用いて成膜を行うチャンバ９０５に金属合金膜８０５が形成された基板を搬送し、アルミニウムからなる金属膜８０６を形成し、その後、ＣＭＰ技術を用いて平坦化を行い図１1Ｆに示される構造を形成した。尚、アルミニウムからなる金属膜を形成する工程において、基板温度を３００℃～４００℃に設定することでチタンとアルミニウムからなる金属合金膜８０５に含まれるアルミニウムは、少なくともＮ型ＭＯＳＦＥＴを形成する領域における窒化チタン膜８００中を拡散し、Ｎ型ＭＯＳＦＥＴに適した実効仕事関数を達成することができる。一方、Ｐ型ＭＯＳＦＥＴを形成する領域においては、窒化タンタル膜と窒化チタン膜がアルミニウムの拡散を抑制するためＰ型ＭＯＳＦＥＴに適した実効仕事関数を維持することができる。
　作製した素子の、実効仕事関数、ＥＯＴ、リーク電流特性を測定した結果、本発明における金属窒化物層の形成方法を用いることで、ＥＯＴの増加を招くことなくリーク電流値の低減と、それぞれのＭＯＳＦＥＴに適した実効仕事関数（Ｎ型ＭＯＳＦＥＴでは４．４ｅＶ以下、Ｐ型ＭＯＳＦＥＴでは４．６ｅＶ以上）が得られることを確認した。また、高誘電率ゲート絶縁膜としてＨｆＳｉＯ膜を用いても同様の効果を得られることを確認した。

Claims (9)

  1. 　半導体装置の製造方法であって、
    　シリコン酸化膜よりも比誘電率が高い絶縁膜が形成された基板を用意する工程と、
    　前記絶縁膜上に金属窒化膜を堆積させる工程とを有し、
    　前記金属窒化膜を堆積させる工程は、減圧可能な処理室内にて、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有する配置である構造物により前記金属ターゲット表面に形成されるカスプ磁場とを用いたスパッタリング堆積工程であって、前記処理室内に窒素ガスを含むガスを導入し、前記カスプ磁場により前記窒素のプラズマを形成して前記金属窒化膜を形成する工程であることを特徴とする、半導体装置の製造方法。
  2. 　前記金属窒化膜は、Ｔｉ、Ｔａ、ＷおよびＡｌからなる群から選択された１種又は２種以上の金属元素を含有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記金属窒化膜を堆積させる工程では、圧力が２から１００Ｐａの間に設定されることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記ガスはさらにアルゴンガスを含み、
    　前記金属窒化膜を堆積させる工程では、形成する際の窒素／（アルゴン＋窒素）流量比が０．０５以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
  5. 　金属ターゲットを載置する電極には、整合回路を介して高周波電力を印加可能な高周波電源が接続されており、
    　前記電極に供給する高周波電源の周波数は、１０乃至１００ＭＨｚであることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 　前記電極には、直流電圧を供給するＤＣ電源が接続されており、前記高周波電力と前記直流電圧を重畳することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　半導体装置の製造方法であって、
    　半導体基板上に高誘電率絶縁膜を形成する工程と、
    　前記高誘電率絶縁膜上に第１の金属窒化物層を形成する工程と、
    　前記第１の金属窒化物層上にシリコン層を形成する工程と、
    　少なくとも前記高誘電率膜と前記第１の金属窒化物層と前記シリコン層とをマスクとして前記半導体基板にソース領域およびドレイン領域を形成する工程と、
    　前記ソース領域およびドレイン領域が形成された半導体基板上に層間絶縁膜を形成した後、その一部を除去することで前記シリコン層を露出させる工程と、
    　前記高誘電率絶縁膜上の前記シリコン層を除去してトレンチ構造を形成する工程と、
    　前記トレンチ構造の内部を被覆するように第２の金属窒化物層を形成する工程とを有し、
    　前記第１の金属窒化物層を形成する工程および前記第２の金属窒化物層を形成する工程の少なくとも一方は、減圧可能な処理室内にて、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性となるように配置された構造物によりターゲット表面に形成されるカスプ磁場とを用いたスパッタリング堆積工程であって、前記処理室内に窒素ガスを含むガスを導入し、前記カスプ磁場により前記窒素のプラズマを形成して金属窒化物層を形成する工程であることを特徴とする半導体装置の製造方法。
  8. 　半導体装置の製造方法であって、
    　半導体基板上の第１のＭＯＳトランジスタ形成領域と、第１のＭＯＳトランジスタと逆導電型の第２のＭＯＳトランジスタ形成領域上に、高誘電率絶縁膜を形成する工程と、
    　前記高誘電率絶縁膜上に金属窒化物層およびシリコンを順に形成する工程と、
    　少なくとも前記高誘電率絶縁膜と前記金属窒化物層と前記シリコン層とをマスクとして前記半導体基板上にソース領域およびドレインを形成する工程と、
    　前記ソース領域およびドレイン領域が形成された半導体基板上に層間絶縁膜を形成した後、その一部を除去することで前記シリコン層を露出させる工程と、
    　前記高誘電率絶縁膜上のシリコン層を除去してトレンチ構造を形成する工程と、
    　前記トレンチ構造の内部を被覆するように窒化タンタル膜と窒化チタン膜とを順に形成する工程と、
    　前記第１のＭＯＳトランジスタ形成領域上のトレンチ構造の底部を被覆する窒化チタン膜と窒化タンタル膜とを除去する工程と、
    　前記トレンチ構造の内部を被覆するようにチタンとアルミニウムとを含有する合金層を形成する工程と、
    　前記トレンチ構造の内部を埋め込むように前記合金層上にアルミニウム膜を形成する工程とを有し、
    　前記金属窒化物層、前記窒化チタン膜および窒化タンタル膜の少なくとも一つを、減圧可能な処理室内に窒素を含むガスを導入し、金属ターゲットと、格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有するように配置された構造物によりターゲット表面に形成されるカスプ磁場とを用い、該カスプ磁場により形成された前記窒素のプラズマを用いたスパッタリング法で形成することを特徴とする半導体装置の製造方法。
  9. 　金属窒化物層を形成する装置であって、
    　減圧可能な処理室と、
    　前記処理室内に設けられ、金属ターゲットを保持可能に構成された第１の電極と、
    　基板を保持可能な基板ホルダーを有する第２の電極と、
    　前記処理室内に、窒素を含むガスを導入するためのガス導入口と、
    　格子点を形成するマグネットピースが複数格子状に配置され、かつ隣接するマグネットピースが異極性を有するように配置された磁石機構であって、前記第１の電極にターゲットが設けられた場合に該ターゲット表面にカスプ磁場を形成するように構成された磁石機構と、
    　前記第１の電極に接続されたＤＣ電源と、
    　前記第１の電極に対して、前記ＤＣ電源からの直流電圧と重畳して高周波電力を印加する第１の高周波電源と、
    　前記第２の電極に高周波電力を印加する第２の高周波電源と
    　を備えることを特徴とする装置。
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