CN106887461A - 场效晶体管 - Google Patents

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Abstract

一种场效晶体管(FET)，包含在基板上的黑磷(BP)层。BP层包含通道、源极及漏极区域。FET进一步包含在BP层上且与其直接接触的钝化层。钝化层提供分别在源极及漏极区域上的第一及第二开口。FET进一步包含经由第一及第二开口与源极及漏极区域直接接触的源极及漏极接触件。FET进一步包含在通道区域上的栅电极。在一实施例中，钝化层进一步包含在通道区域上的第三开口且FET进一步包含经由第三开口与通道区域直接接触的栅极介电层。亦揭露制造FET的方法。

Description

场效晶体管
技术领域
本发明实施例是关于一种场效晶体管。
背景技术
金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effecttransistor；MOSFET)或仅场效晶体管(field-effect transistor；FET)或晶体管广泛用于集成电路(integrated circuit；IC)，包含数字集成电路、射频(radio frequency；RF)模拟电路等。减小或按比例缩小晶体管的栅极长度以增加IC中的晶体管的填充密度并提高其速度效能。然而，具有过分微型化的栅极长度的晶体管遭受不良的短通道影响，诸如增加的截止状态泄漏电流。
为有效抑制栅极长度小于约20纳米(nm)的晶体管中的短通道影响，一种方法为使用具有减小厚度(例如小于5nm)的半导电通道。半导体通道厚度小于其栅极长度的三分之一或甚至四分之一的晶体管通常已知为超薄主体晶体管。超薄主体晶体管可使用超薄半导体通道材料。具有高迁移率的一种类型的超薄半导体材料为黑磷(black phosphorus；BP)。BP为分层材料。BP单层，称为“磷烯”，为在第一布瑞渊(Brillouin)区的Γ点处具有约2eV的直接带隙的半导体。当堆叠多个磷烯层时，多层BP具有减小的带隙，体BP的带隙减小至约0.3eV。
然而，制造具有BP通道的晶体管的现有方法存在各种问题。一个问题为许多此等晶体管是使用机械剥落BP层实现。使用机械剥落技术以大量生产用于大尺度IC的具有BP通道的晶体管存在困难。另一问题为在栅极介电层形成之前使BP层曝露于环境中的空气或湿气。在曝露于空气后，BP层的表面经氧化，且自空气吸收湿气。此将BP表面不可逆转地转换为磷氧化物(phosphorus oxide；POx)化合物，从而导致BP层的表面及/或边缘特性的非均一降级。
发明内容
根据本发明的多个实施例，一种场效晶体管包含黑磷(black phosphorus；BP)层、钝化层、源极接触件、漏极接触件以及栅电极。BP层位于基板上方。BP层包含通道区域、源极区域及漏极区域。钝化层位于BP层上方且与BP层直接接触。钝化层具有位于源极区域上方的第一开口及位于漏极区域上方的第二开口。源极接触件经由第一开口而与源极区域直接接触。漏极接触件经由第二开口而与漏极区域直接接触。栅电极位于通道区域上方。
附图说明
图1A为根据本揭露内容的各种态样构造的具有黑磷(black phosphorus；BP)通道的平坦场效晶体管(field-effect transistor；FET)的透视图；
图1B为根据本揭露内容的各种态样构造的具有鳍式BP通道的多栅极FET的透视图；
图1C为根据一些实施例的图1A及图1B中的元件的剖面图；
图2A及图2B显示根据一些实施例的制造图1A及图1B的半导体元件的方法的流程图；
图3、图4、图5、图6、图7B、图8、图9、图10、图11、图12、图13、图14、图15、图16及图17为根据一些实施例的根据图2A及图2B的方法形成半导体元件的剖面图；
图7A为具有多个BP有效区域的元件的透视图；
图18及图19为根据一些实施例的用于制造图1A及图1B的半导体元件的制造工具的示意图。
具体实施方式
以下揭露内容提供许多不同实施例或实例用于实施所提供的标的物的不同特征。下文描述元件及布置的特定实例以简化本揭露内容。当然，此等仅为实例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本揭露内容可在各种实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述附图中所说明的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图中所描绘的定向外，空间相对性术语意欲包含在使用或操作中的元件的不同定向。设备可以其他方式定向(旋转90度或其他定向)且因此可类似地解释本文所使用的空间相对性描述词。
本揭露内容大体上是关于半导体元件。详言之，其是关于用于场效晶体管(field-effect transistor；FET)通道的具有黑磷(black phosphorus；BP)层的半导体元件及制造此半导体元件的方法。如本文中所用，术语“BP层”是指一个磷烯层或多个磷烯层。本揭露内容的目的为防止BP层的表面及/或边缘特性在制造期间的非均一降级。根据一些实施例，在制造期间，在整个流程中使BP层的表面及/或边缘钝化。
图1A显示具有平坦BP通道的FET 100A的透视图，且图1B显示具有鳍式BP通道的FET 100B的透视图。FET 100A及FET 100B两者均是根据本揭露内容的各种态样构造。出于简明性的目的，图1C在同一附图中显示FET100A(沿着图1A的线1-1)及FET 100B(沿着图1B的线2-2)的剖面图，其中图1C及其他附图中的元件符号“102(103)”是共同地指图1A中的基板102及图1B中的鳍103。
共同地参考图1A及图1C，FET 100A包含基板102、在基板102上的BP层104、在BP层104上的钝化层106、栅极堆叠108及源极/漏极(source and drain；S/D)接触件116。
在实施例中，基板102包含绝缘材料层，且BP层104在绝缘层的表面上形成。在一实施例中，绝缘层包含氧化硅。在另一实施例中，绝缘层包含结晶氧化物，诸如氧化铝。
BP层104包含一或多种磷烯，且提供两个S/D区域104a及在两个S/D区域104a之间的通道区域104b。FET 100A的源极至漏极方向的定向为磷烯的轻有效质量的方向(“x”方向)，而横向平面内方向为磷烯的重有效质量的方向(“y”方向)。
钝化层106与BP层104直接接触。在本实施例中，钝化层106提供多个开口，栅极堆叠108及S/D接触件116经由开口分别在通道区域104b及S/D区域104a处与BP层104直接接触。
栅极堆叠108包含栅极介电层110及在栅极介电层110上的栅电极112。栅极介电层110及钝化层106可为相同或不同材料。在一替代实施例中，栅极堆叠108包含栅电极112但不包含栅极介电层110。继续此实施例，不移除紧靠栅电极112下方的钝化层106的一部分且其充当栅极介电层。
在本实施例中，FET 100A进一步包含在栅极堆叠108的相对侧面上的栅极间隔物114，及在钝化层106上且填充栅极堆叠108、栅极间隔物114及S/D接触件116的间隔的层间介电(inter-layer dielectric；ILD)层118。在一替代实施例中，FET 100A不包含栅极间隔物。通道区域104b紧靠栅极介电层110下方，同时BP层104的其他部分为包含在栅极间隔物114下方的S/D延伸件的S/D区域104a。
共同地参考图1B及图1C，类似于FET 100A，FET 100B亦包含基板102、在基板102上的BP层104、在BP层104上的钝化层106、栅极堆叠108、S/D接触件116、栅极间隔物114及ILD层118。FET 100A与FET 100B之间的一个差别为FET 100B的基板102提供上面形成各种特征的非平坦绝缘表面。在本实施例中，非平坦绝缘表面包含多个鳍103(或条)。鳍103包含介电材料，诸如氧化硅。BP层104及钝化层106在鳍103上共形地形成。栅极堆叠108及S/D接触件116与BP层104的多个表面(例如，顶部及两个侧壁表面)相接，从而形成多栅极晶体管。鳍间隔物114'设置在钝化层106的侧壁上。鳍间隔物114'包含与栅极间隔物114相同的材料。
在各种实施例中，FET 100A及FET 100B中的每一者均可为在处理集成电路(integrated circuit；IC)期间的中间元件或为其一部分，其可包含静态随机存取记忆体(static random access memory；SRAM)及/或其他逻辑电路、被动元件(诸如电阻器、电容器及电感器)及主动元件(诸如p型FET、n型FET、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor；MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管)、其他记忆体单元及其组合。下文共同地描述关于FET 100A及FET 100B的更多细节，包含其中所用的材料及FET形成方法。
图2A及图2B显示根据本揭露内容的各种态样的形成具有BP通道的晶体管(诸如FET 100A及FET 100B)的FET形成方法200的流程图。FET形成方法200仅为实例，且不意欲将本揭露内容限制超出申请专利范围中明确叙述的范畴。可在FET形成方法200之前、在其期间及在其之后提供额外操作，且所描述的一些操作可经替代、消除或用此方法的额外实施例替换。FET形成方法200是结合描绘FET 100A及FET 100B的剖面图的图3至图7B及图8至图17，及描绘FET 100A的透视图的图7A论述。附图中的元件符号100A/B是指FET 100A及FET100B两者。
在操作202，FET形成方法200(图2A)提供基板102。参考图3，在实施例中，基板102为绝缘体或晶圆。在一实施例中，基板102包含提供平坦顶表面的介电层。介电层可包含氧化硅(SiO2)或另一结晶氧化物，诸如氧化铝(Al2O3)。介电层亦可包含非晶介电材料。在另一实施例中，介电层提供构形，诸如鳍103(或条)(图1B)。鳍103可包含性质可为非晶或晶体的介电或绝缘材料，诸如SiO2、Al2O3或任何其他介电材料。鳍103可彼此平行，如图1B中所说明，或可彼此垂直，或既不平行亦不垂直。在本实施例中，鳍103彼此平行。鳍103的宽度可小于10nm，诸如小于5nm。
在操作204，FET形成方法200(图2A)在基板102上形成BP层104，其在一些实施例中包含鳍103。参考图4，BP层104可由各种技术形成。举例而言，可通过自红磷及锡/碘化锡作为矿化添加剂的短途输送反应(short-way transport reaction)来生长斜方晶黑磷。在另一实例中，可自白磷在高压(13,000kg/cm2)下在约200℃的温度下合成黑磷。BP层104的厚度可通过沉积时间控制。在实施例中，BP层104的厚度可在1单层至20单层(约10.6nm)(诸如1单层至10单层(约5.3nm))范围内。两个黑磷层之间的间断(或间隔)为约0.53nm。
BP层104可在整个基板102上或选择性地在基板102的部分上形成。若BP层104在整个基板102上形成，则其可分为用于形成不同元件的不同区域。此是在待论述的随后步骤中执行。BP层104经形成为平坦层(如图1A中所示)或共形地在鳍103的表面上形成(如图1B中所示)。
在操作206，FET形成方法200(图2A及图2B)在BP层104上形成钝化层106。参考图5，钝化层106以基板102的构形上的平坦层或共形层的形式覆盖BP层104的整个表面。在本实施例中，在形成BP层104之后形成钝化层106而不破坏真空。此是为了防止BP层104曝露于过度的湿气及环境空气。在各种实施例中，在操作204及操作206期间将湿气及氧气的分压减小至0.1托(torr)或低于0.1托。
在一实施例中，操作204及操作206是在多腔室工具内执行，诸如图18中的多腔室工具300或图19中的多腔室工具400。参考图18，多腔室工具300包含黑磷(blackphosphorus；BP)沉积BP沉积腔室304及黑磷钝化BP钝化腔室306。BP沉积腔室304及BP钝化腔室306共用一个装载端口302。一旦FET100A或FET 100B经由装载端口302经装载至多腔室工具300中，其在多个腔室中经处理，随后自多腔室工具300卸载(传送出去)。传送模块301(例如，机械臂或机器人)可操作以在多腔室之中移动FET 100A或FET 100B。在整个多腔室处理中，在多腔室工具300中维持大体上真空环境。举例而言，在BP沉积腔室304中形成BP层104之后，传送模块301将FET 100A或FET100B自BP沉积腔室304移动至BP钝化腔室306而不破坏真空。随后，在BP钝化腔室306中在BP层104上形成钝化层106。参考图19，多腔室工具400亦包含BP沉积腔室304及BP钝化腔室306，如上文所论述。多腔室工具400进一步包含钝化层蚀刻腔室308、黑磷(black phosphorus；BP)蚀刻腔室310及金属或介电质沉积腔室312。随后将描述各种腔室的功能。BP沉积腔室304、BP钝化腔室306、钝化层蚀刻腔室308、BP蚀刻腔室310及金属或介电质沉积腔室312共用一个装载端口302。传送模块301可操作以在多腔室之间移动FET 100A或FET 100B而不破坏真空。在实施例中，多腔室工具300及多腔室工具400可各包含多个装载端口302及多个传送模块301，例如以能够同时处理多个晶圆。FET形成方法200可使用多腔室工具的各种其他实施例。
在一实施例中，操作206包含在形成BP层104之后在BP层104上沉积超薄金属薄膜而不破坏真空，及随后使金属薄膜氧化。金属薄膜可由物理气相沉积(physical vapordeposition；PVD)或溅射形成。继续此实施例，BP钝化腔室306可包含由腔室壁界定的真空隔室、用于固持FET 100A或FET 100B的基架及包含待溅射材料的PVD靶材。可在低压(由真空泵维持)下将处理气体(诸如氩气)供应至BP钝化腔室306，且通过质量流量控制器计量。可使用直流电源相对于FET 100A或FET 100B负向偏压PVD靶材。射频线圈功率可通过感应线圈电感地耦合至BP钝化腔室306中以产生等离子。离子化气体以足够的能量撞击靶材以驱逐原子或多原子粒子用于沉积在FET 100A或FET100B上。在实施例中，沉积金属薄膜至约0.5nm或大于0.5nm的厚度。当包含BP层104上的金属薄膜的FET 100A或FET 100B自多腔室工具300(或多腔室工具400)取出时，金属薄膜在空气中牺牲氧化且变成钝化层106而不使BP层104氧化。在一实施例中，金属薄膜包含铝。但此不为限制性。大体上，金属可为在空气中容易地氧化的金属，诸如铪(Hf)及锆(Zr)。此外，金属不应自发地与磷烯在10℃至250℃范围内的沉积温度下反应。在另一实施例中，金属薄膜可在受控条件下氧化，诸如在具有氧气、含氧气体或水蒸汽的腔室中。使金属层氧化的腔室可在与BP钝化腔室306相同的工具中。
在另一实施例中，操作206包含在形成BP层104之后沉积介电层作为钝化层106而不破坏真空。在另一实施例中，钝化层106包含通过原子层沉积(atomic layerdeposition；ALD)形成的氧化铝(Al2O3)。在另一替代实施例中，钝化层106可包含介电材料，诸如氧化铪(HfO2)、氧化镧(La2O3)、氧化硅(SiO2)、氮化硼(BN)及氧化锆(ZrO2)。在此等实施例中，BP钝化腔室306为ALD腔室且利用表面反应的自我限制性质用于薄膜沉积。举例而言，为在BP层104上生长Al2O3钝化层，在BP钝化腔室306中执行三甲基铝(TMA)与H2O的交替曝露。在TMA与H2O曝露的各循环中，沉积约0.11nm至0.12nm的Al2O3单层。在循环TMA及H2O之前，可存在TMA及清除的多个脉冲以确保在BP层104上首先形成Al层。举例而言，可在150℃至350℃范围内的温度下执行ALD。
在又一实施例中，钝化层106包含半导体，诸如硅、锗、碳或其合金，诸如硅-锗-碳。继续此实施例，操作206包含在形成BP层104之后在BP层104上沉积半导体材料而不破坏真空。沉积可为使用前驱物(诸如SiH4、Si2H6、GeH4、Ge2H6及CH4)的化学气相沉积。
在操作206之后，FET 100A或FET 100B包含由钝化层106覆盖的BP层104。两个层可覆盖基板102的整个表面，诸如晶圆或其部分。在层104及106覆盖基板102的整个表面的一实施例中，FET形成方法200可进一步包含将BP层104(及在其上的钝化层106)分离为多个有效区域(或BP有效区域)以使得晶体管(诸如FET 100A及/或FET 100B)可在各有效区域中形成的操作208。此在图6中说明，其中通过操作208形成两个有效区域101。有效区域101中的每一者均在钝化层106的一部分下面包含BP层104的一部分。在一实施例中，操作208包含一或多个微影制程(lithography process)，接着是蚀刻制程，其界定多个有效区域或BP层的岛。通过蚀刻制程移除在经界定的有效区域外的BP层104及钝化层106的部分。在蚀刻之后，各有效区域101经进一步处理为一或多个晶体管。一些有效区域101可为用于确保良好蚀刻均一性的目的的虚设区域。蚀刻制程可为湿式蚀刻或干式蚀刻。湿式蚀刻可包含在水(H2O)或稀释氢氟酸(HF)中蚀刻。干式蚀刻可使用含氧等离子或仅使用水蒸汽执行。可通过调节温度、压力及氧气浓度调节反应速率。干式蚀刻可在多腔室工具的一或多个蚀刻腔室(诸如图19的钝化层蚀刻腔室308及BP蚀刻腔室310)中执行。
在蚀刻BP层104及钝化层106之后，BP层104的一些边缘(“x-z”或“y-z”平面中的侧壁表面)不再由钝化层106覆盖。操作208进一步包含边缘钝化制程以用如图7A及图7B中所示的钝化层106A覆盖彼等边缘。图7A说明FET 100A的透视图，而图7B说明沿着图7A的线3-3的FET 100A的剖面图。尽管未说明在此制造阶段的FET 100B的透视图，但一般技术者可基于本揭露内容衍生出此透视图。在彼方面，图7B亦说明在此制造阶段的FET100B的剖面图。边缘钝化制程可使用类似于如先前关于操作206描述的表面钝化的技术。在边缘钝化制程的第一实施例中，沉积超薄铝层(至少0.5nm)且随后使其氧化。在边缘钝化制程的第二实施例中，通过ALD沉积介电材料(诸如Al2O3)的边缘钝化层。边缘钝化的其他实施例在本揭露内容的范畴内。
在如图7A及图7B中所示的一实施例中，操作208产生在基板102上的多个BP有效区域101。各BP有效区域101均包含由表面钝化层106的一部分及边缘钝化层106A的部分覆盖的BP层104的一部分。多个BP有效区域101可以小于20nm(诸如小于5nm)的距离彼此隔开。各BP有效区域101均可在“x”方向中具有在10nm至多于1微米(诸如20nm至100nm)范围内的长度LX，且在“y”方向中具有低至若干纳米(诸如2nm至20nm)的宽度WY。各BP有效区域101均可采取矩形或另一几何或多边形形状。此外，不同有效区域101中的磷烯层的数目可相同或不同。举例而言，一个BP有效区域101可具有两个磷烯层，而另一BP有效区域101可具有三个磷烯层。此提供改良的设计灵活性，因为BP有效区域101中的堆叠磷烯层的数目决定BP有效区域101的带隙，其又影响所得晶体管的各种电特征，诸如临限电压(threshold voltage)及开启状态及截止状态电流。在各种实施例中，两个BP有效区域101中的磷烯层的数目可相同或不同。此外，各BP有效区域101均可包含任意数目的磷烯层。在以下论述中，图1A、图1B、图1C及图8至图17说明在一个BP有效区域101中形成的一个晶体管。
在操作210，FET形成方法200(图2A)在钝化层106上形成栅极堆叠105。参考图8，在钝化层106上及在通道区域104b上形成栅极堆叠105。在本实施例中，栅极堆叠105为虚设栅极堆叠且将由最终栅极堆叠108替代(图1A及图1B)。在另一实施例中，栅极堆叠105为最终栅极堆叠108。继续此实施例，在栅极堆叠105下面的钝化层106的一部分可用作栅极介电层。
在本实施例中，虚设栅极堆叠105包含在钝化层106上的虚设电极层111及在虚设电极层111上的硬遮罩层113。虚设电极层111可包含多晶硅(poly-Si)，且可通过适宜的沉积制程形成，诸如低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)及等离子增强CVD(plasma-enhanced CVD；PECVD)。虚设电极层111的厚度(沿着“z”方向)可在10nm至100nm范围内。可在沉积虚设电极层111之前在钝化层106上沉积任选的虚设栅极介电层(例如，氧化硅层)。硬遮罩层113可包含一或多个材料层，诸如氧化硅及/或氮化硅，且是通过沉积制程形成。在一实施例中，在钝化层106上沉积材料层之后，执行一或多个微影制程及蚀刻制程以形成虚设栅极堆叠105。视需要临近虚设栅极堆叠105形成栅极间隔物114。在一个实例中，栅极间隔物114可通过化学气相沉积Si3N4随后通过反应性离子蚀刻形成。
在操作212，FET形成方法200(图2A)在钝化层106及虚设栅极堆叠105上形成层间介电(ILD)层118。参考图9，ILD层118可包含材料，诸如四乙氧基硅烷(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融硅石玻璃(fused silica glass；FSG)、磷硅玻璃(PSG)、掺杂硼的硅玻璃(borondoped silicon glass；BSG)及/或其他适宜的介电材料。ILD层118可通过PECVD制程或其他适宜的沉积技术沉积。在一实施例中，ILD层118是通过可流动CVD(flowable CVD；FCVD)制程形成。FCVD制程包含在基板102上沉积可流动材料(诸如流体化合物)以填充各种沟槽，及通过适宜的技术(诸如热退火或紫外线辐射)将可流动材料转换为固体材料。随后通过化学机械平坦化(chemical mechanical planarization；CMP)制程回蚀ILD层118或使其平坦化。ILD层118具有等于或大于虚设栅极堆叠105的高度的厚度。在一实施例中，接触蚀刻终止层(contact etch stop layer；CESL)可在ILD层118下形成。CESL可包含氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅及/或其他材料。
在操作214，FET形成方法200(图2A)蚀刻ILD层118以形成开口107(接触孔)。参考图10，开口107使钝化层106在S/D区域104a上的第一部分106'曝露。在实施例中，开口107是通过一或多个微影制程及蚀刻制程形成。举例而言，微影制程形成硬遮罩，且FET 100A或FET 100B随后经蚀刻穿过硬遮罩。蚀刻制程可包含适宜的湿式蚀刻、干式(等离子)蚀刻及/或其他制程。举例而言，干式蚀刻制程可使用含氯气体、含氟气体、其他蚀刻气体或其组合。湿式蚀刻溶液可包含NH4OH、HF(氢氟酸)或稀释HF、去离子水、TMAH(氢氧化四甲胺)、其他适宜的湿式蚀刻溶液或其组合。蚀刻制程在钝化层106终止。
在操作216，FET形成方法200(图2A)移除钝化层的第一部分106'以使下侧的BP层104曝露，如图11中所示。在本实施例中，操作216在多腔室工具的蚀刻腔室中执行，诸如多腔室工具400的钝化层蚀刻腔室308(图19)。蚀刻制程可为湿式蚀刻或干式蚀刻。湿式蚀刻可包含在水(H2O)或稀释氢氟酸(HF)中蚀刻。干式蚀刻可使用含氧等离子或仅使用水蒸汽执行。可通过调节温度、压力及氧浓度调节反应速率。蚀刻制程使BP层104在S/D区域104a中的顶表面104'曝露。
在操作218，FET形成方法200(图2B)将S/D接触材料116沉积至开口107中。参考图12，S/D接触材料116填充开口107且与在S/D区域104a中的BP层104直接接触，从而形成S/D接触件116。在本实施例中，在操作216之后执行操作218而不破坏真空。在一个实例中，在多腔室工具400的钝化层蚀刻腔室308(图19)中执行操作216。在蚀刻钝化层106且使BP层104曝露之后，将FET 100A或FET 100B自钝化层蚀刻腔室308转移至金属或介电质沉积腔室312而不破坏真空。此确保BP层104的顶表面104'保持实质上不被氧化。随后，S/D接触材料116经沉积至金属或介电质沉积腔室312中的开口107中。此可为化学气相沉积制程或物理气相沉积制程。S/D接触材料116本质上为金属的，且可为金属氮化物、金属或导电氧化物、元素金属或其组合。元素金属可选自(但不限于)由Ti、V、Co、Ni、Zr、Mo、Tc、Rh、Pd、Hf、Ta、W、Re、Ir及Pt组成的群。在沉积S/D接触材料116之后，执行CMP制程以使FET 100A或FET 100B的表面平坦化。在一实施例中，FET 100A/B为p通道场效晶体管，且S/D接触材料116具有高于约4.5eV的功函数。在另一实施例中，FET 100A/B为n通道场效晶体管，且S/D接触材料116具有低于约4.5eV的功函数。
在操作220，FET形成方法200(图2B)移除虚设栅极堆叠105。参考图13，移除包含硬遮罩层113及虚设电极层111的虚设栅极堆叠105且形成开口109。开口109使钝化层106在通道区域104b上的第二部分106”曝露。可通过一或多个蚀刻制程移除虚设栅极堆叠105，蚀刻制程可包含湿式蚀刻、干式蚀刻及/或其他适宜的蚀刻技术。蚀刻制程在钝化层106终止。
在操作222，FET形成方法200(图2B)移除钝化层106的第二部分106”以使下侧的BP层104曝露，如图14中所示。在本实施例中，在多腔室工具的蚀刻腔室(诸如多腔室工具400的钝化层蚀刻腔室308(图19))中执行操作222。此类似于上文论述的操作216。在蚀刻钝化层106之后，使BP层104的顶表面104”在开口109中曝露。
在一实施例中，FET形成方法200继续至任选的操作224(图2B)以减小BP层104在通道区域104b中的厚度。参考图15，BP层104的顶表面104”在开口109中凹陷。在实施例中，在操作222之后执行操作224而不破坏真空。在一个实例中，分别在钝化层蚀刻腔室308及310中执行操作222及224(图19)。在蚀刻钝化层106及使BP层104曝露之后，将FET 100A或FET100B自钝化层蚀刻腔室308转移至BP蚀刻腔室310而不破坏真空。随后，在开口109中蚀刻BP层104以使顶表面104”凹陷。在一实施例中，蚀刻制程为原子层蚀刻(atomic layeretching；ALE)。操作224为任选的且在FET形成方法200的一些实施例中不执行操作224。当执行时，操作224提供改良的设计灵活性，因为在一个BP有效区域101中的不同的晶体管(图7A及图7B)可具有不同的BP层厚度(例如，不同的磷烯层数目)，其益处已在上文中关于图7B论述。
在操作226，FET形成方法200(图2B)在开口109中在顶表面104”上沉积栅极介电层110。参考图16，栅极介电层110在通道区域104b中与BP层104直接接触。在本实施例中，FET100A或FET 100B不经过任选的操作224，且在操作222之后执行操作226而不破坏真空。在一个实例中，分别在钝化层蚀刻腔室308及金属或介电质沉积腔室312中执行操作222及操作226(图19)。在蚀刻钝化层106的第二部分106”(图13)及使BP层104曝露(图14)之后，将FET100A或FET 100B自钝化层蚀刻腔室308转移至金属或介电质沉积腔室312而不破坏真空。此确保BP层104的顶表面104”(图14)保持实质上未经氧化。随后，栅极介电层110经沉积至金属或介电质沉积腔室312中的开口109中。在一实施例中，栅极介电层110为具有至少10(诸如15或大于15)的相对介电常数的高电容率(高K)介电材料。栅极介电层110可包含氧化铪(HfO2)、氧化锆(ZrO2)、氧化钇(Y2O3)或其他金属氧化物。
在操作228，FET形成方法200(图2B)在栅极介电层110上形成栅电极112。参考图17，在各种实施例中，栅电极112可包含一或多种金属，诸如钽(Ta)、钛(Ti)、钨(W)、铝(Al)或其组合。栅电极112亦可包含各种金属的氮化物或碳化物。在实施例中，栅电极112可包含各种金属的多个层，诸如在障壁层上的栅极功函数层上的钨层。各种层可通过CVD、PVD、电镀及/或其他适宜的制程形成。可执行CMP制程以自栅极堆叠108移除多余的材料及使FET100A或FET 100B的顶表面平坦化。最终栅极堆叠108包含栅极介电层110及栅电极112。
在操作230，FET形成方法200(图2B)继续至进一步的步骤以完成FET100A或FET100B的制造。举例而言，操作230可形成电连接栅极堆叠108的栅极接触件，且可形成将FET100A或FET 100B的S/D及栅极接触件连接至其他元件以形成完成IC的金属互连件。作为另一实例，FET形成方法200可形成多个晶体管，其中晶体管的第一子集与晶体管的第二子集相比在各别通道区域中具有较薄的BP层。在用于实现此等结构的一实施例中，FET形成方法200(图2B)可在进行操作218之后执行操作220、操作222、操作226及操作228以替换晶体管的第二子集中的虚设栅极，同时遮蔽晶体管的第一子集。随后，FET形成方法200执行操作220、操作222、操作224、操作226及操作228以替换晶体管的第一子集中的虚设栅极，从而形成在各别通道区域中具有减小的BP层厚度的晶体管的第一子集。
在本实施例中，栅极替换制程(包含操作220至操作228)是在S/D接触件形成制程(包含操作214至操作218)之后执行。然而，此不为限制性。在一替代实施例中，栅极替换制程是在S/D接触件形成制程之前执行。继续此实施例，操作220至操作228可在操作212之后且在操作214之前执行。
尽管不意欲为限制性，但本揭露内容的一或多个实施例为半导体元件及其形成提供许多益处。举例而言，本揭露内容的实施例提供用于制造具有黑磷(BP)通道的超薄主体晶体管的方法。方法的一些实施例在BP层上形成钝化层，包含表面及/或边缘钝化。钝化层防止BP层在制程期间曝露于湿气及空气。当蚀刻钝化层以使BP层曝露以便形成与BP层直接接触的特征(例如，S/D接触件或栅极介电层)时，执行钝化蚀刻制程及后续沉积制程而不破坏真空以确保BP层的均一表面特性。此外，本揭露内容的实施例提供具有多个腔室的群集工具，在腔室中可制造具有表面/边缘钝化BP层的元件。又，本揭露内容的实施例提供将一个大BP层分离为多个较小BP有效区域的方法，其中各BP有效区域均由表面/边缘钝化覆盖。在各种实施例中，由于BP层的表面在制程期间保持实质上未经氧化，因此使用BP层作为超薄通道的场效晶体管具有均一且可预测的效能。
在一示例性态样中，本揭露内容涉及一种场效晶体管(FET)。FET包含位于基板上的黑磷(BP)层。BP层包含通道区域、源极区域及漏极区域。FET进一步包含位于BP层上且与BP层直接接触的钝化层。钝化层提供位于源极区域上的第一开口及位于漏极区域上的第二开口。FET进一步包含经由第一开口与源极区域直接接触的源极接触件及经由第二开口与漏极区域直接接触的漏极接触件。FET进一步包含位于通道区域上的栅电极。在一实施例中，钝化层进一步包含位于通道区域上的第三开口，且FET进一步包含经由第三开口与通道区域直接接触的栅极介电层，其中栅极介电层位于通道区域与栅电极之间。
根据本发明的多个实施例，钝化层包含氧化铝，而栅极介电层包含氧化铪。
根据本发明的多个实施例，BP层在第一开口内的厚度与BP层在第三开口内的另一厚度不同。
根据本发明的多个实施例，基板包含具有平面的一层氧化硅，而BP层形成于平面上。
根据本发明的多个实施例，基板包含具有平面的一层结晶氧化物，而BP层形成于平面上。
根据本发明的多个实施例，基板包含绝缘材料的鳍，而BP层形成于鳍的顶部及侧壁表面。
在另一示例性态样中，本揭露内容涉及一种集成电路(IC)。IC包含具有第一栅极介电层的第一晶体管以及具有第二栅极介电层的第二晶体管。第一栅极介电层上覆具有第一厚度的第一黑磷层。第二栅极介电层上覆具有第二厚度的第二黑磷层。第一黑磷层包含位于第一钝化层下方的源极区域及漏极区域。第二黑磷层包含位于第二钝化层下方的源极区域及漏极区域。在一实施例中，第一厚度不同于第二厚度。在一实施例中，第一及第二钝化层为同一钝化层的不同部分。在一实施例中，第一及第二晶体管存在于IC的第一及第二BP有效区域中。在另一实施例中，第一及第二BP有效区域各包含边缘钝化。在另一实施例中，第一及第二晶体管存在于IC的同一BP有效区域中，同时第一与第二厚度不同。
在另一示例性态样中，本揭露内容涉及一种场效晶体管(FET)形成方法。FET形成方法包含在基板上形成黑磷(BP)层及在BP层上形成钝化层而不破坏真空。FET形成方法进一步包含在钝化层上形成栅极堆叠及在钝化层及栅极堆叠上形成层间介电(ILD)层。FET形成方法进一步包含蚀刻ILD层以形成第一开口从而使钝化层的第一部分曝露。FET形成方法进一步包含移除钝化层在第一开口中的第一部分以使BP层曝露及在第一开口中沉积金属而不破坏真空。在一实施例中，栅极堆叠为虚设栅极堆叠，且FET形成方法进一步包含用最终栅极堆叠替代虚设栅极堆叠。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积金属薄膜而不破坏真空；以及氧化金属薄膜。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积金属氧化层而不破坏真空。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积半导体层而不破坏真空。
根据本发明的多个实施例，基板包含绝缘材料的鳍，而BP层形成于鳍的顶部及侧壁表面。
根据本发明的多个实施例，FET形成方法进一步包含移除栅极堆叠以形成第二开口从而使钝化层的第二部分曝露；移除钝化层位于第二开口内的第二部分以使BP层曝露；在第二开口内于BP层上沉积栅极介电层而不破坏真空；以及于栅极介电层上形成栅电极。
根据本发明的多个实施例，栅极介电层与钝化层包含相同介电材料。
在另一示例性态样中，本揭露内容涉及一种场效晶体管(FET)形成方法。FET形成方法包含在基板上形成黑磷(BP)层及在BP层上形成钝化层而不破坏真空。FET形成方法进一步包含在钝化层上形成虚设栅极堆叠及在钝化层及虚设栅极堆叠上形成层间介电(ILD)层。FET形成方法进一步包含蚀刻ILD层以在虚设栅极堆叠的相对侧面上形成第一开口，其中第一开口使钝化层的第一部分曝露。FET形成方法进一步包含移除钝化层在第一开口中的第一部分以使BP层曝露及在第一开口中沉积金属而不破坏真空。FET形成方法进一步包含移除虚设栅极堆叠以形成第二开口从而使钝化层的第二部分曝露。FET形成方法进一步包含移除钝化层在第二开口中的第二部分以使BP层曝露且在第二开口中在BP层上沉积栅极介电层而不破坏真空。FET形成方法进一步包含在栅极介电层上形成栅电极。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积金属薄膜而不破坏真空；以及氧化金属薄膜。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积金属氧化层而不破坏真空。
根据本发明的多个实施例，形成钝化层包含在形成BP层之后，于BP层上沉积半导体层而不破坏真空。
根据本发明的多个实施例，在移除钝化层的第二部分之后以及沉积栅极介电层之前，FET形成方法进一步包含减少BP层在第二开口内的厚度。
前述内容概述若干实施例的特征以使得一般技术者可较佳地理解本揭露内容的态样。一般技术者应理解，其可容易地使用本揭露内容作为设计或修改其他制程及结构的基础用于进行本文中所介绍的实施例的相同的目的及/或达成相同的优点。一般技术者应同时意识到，这些等效建构不偏离本揭露内容的精神及范畴，且其可在本文中进行各种变化、替代及修饰而不偏离本揭露内容的精神及范畴。

Claims (1)

1.一种场效晶体管，其特征在于，包含：
一黑磷层，位于一基板上方，该黑磷层包含一通道区域、一源极区域及一漏极区域；
一钝化层，位于该黑磷层上方且与该黑磷层直接接触，该钝化层具有位于该源极区域上方的一第一开口及位于该漏极区域上方的一第二开口；
一源极接触件，经由该第一开口而与该源极区域直接接触；
一漏极接触件，经由该第二开口而与该漏极区域直接接触；以及
一栅电极，位于该通道区域上方。
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