TW201732955A - 場效電晶體 - Google Patents

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Abstract

一種場效電晶體(FET)包含在基板上之黑磷(BP)層。BP層包含通道、源極及汲極區域。FET進一步包含在BP層上且與其直接接觸之鈍化層。鈍化層提供分別在源極及汲極區域上之第一及第二開口。FET進一步包含經由第一及第二開口與源極及汲極區域直接接觸之源極及汲極接觸件。FET進一步包含在通道區域上之閘電極。在一實施例中，鈍化層進一步包含在通道區域上之第三開口且FET進一步包含經由第三開口與通道區域直接接觸之閘極介電層。亦揭露製造FET之方法。

Description

場效電晶體
本發明實施例是關於一種場效電晶體。
金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)或僅場效電晶體(field-effect transistor；FET)或電晶體廣泛用於積體電路(integrated circuit；IC)，包含數位積體電路、射頻(radio frequency；RF)類比電路等。減小或按比例縮小電晶體之閘極長度以增加IC中之電晶體之填充密度並提高其速度效能。然而，具有過分微型化之閘極長度之電晶體遭受不良的短通道影響，諸如增加的截止狀態洩漏電流。
為有效抑制閘極長度小於約20奈米(nm)之電晶體中之短通道影響，一種方法為使用具有減小厚度(例如小於5nm)之半導電通道。半導體通道厚度小於其閘極長度之三分之一或甚至四分之一之電晶體通常已知為超薄主體電晶體。超薄主體電晶體可使用超薄半導體通道材料。具有高遷移率之一種類型之超薄半導體材料為黑磷(black phosphorus；BP)。BP為分層材料。BP單層，稱為「磷烯」，為在第一布瑞淵(Brillouin)區之Γ點處具有約2eV之直接帶隙的半導 體。當堆疊多個磷烯層時，多層BP具有減小的帶隙，體BP之帶隙減小至約0.3eV。
然而，製造具有BP通道之電晶體之現有方法存在各種問題。一個問題為許多此等電晶體係使用機械剝落BP層實現。使用機械剝落技術以大量生產用於大尺度IC之具有BP通道之電晶體存在困難。另一問題為在閘極介電層形成之前使BP層曝露於環境中之空氣或濕氣。在曝露於空氣後，BP層之表面經氧化，且自空氣吸收濕氣。此將BP表面不可逆轉地轉換為磷氧化物(phosphorus oxide；PO x )化合物，從而導致BP層之表面及/或邊緣特性之非均一降級。
根據本發明的多個實施例，一種場效電晶體包含黑磷(black phosphorus；BP)層、鈍化層、源極接觸件、汲極接觸件以及閘電極。BP層位於基板上方。BP層包含通道區域、源極區域及汲極區域。鈍化層位於BP層上方且與BP層直接接觸。鈍化層具有位於源極區域上方之第一開口及位於汲極區域上方之第二開口。源極接觸件經由第一開口而與源極區域直接接觸。汲極接觸件經由第二開口而與汲極區域直接接觸。閘電極位於通道區域上方。
1-1、2-2、3-3‧‧‧線
100A、100B‧‧‧場效電晶體
101‧‧‧有效區域
102‧‧‧基板
103‧‧‧鰭
104‧‧‧黑磷層
104"‧‧‧頂表面
104a‧‧‧源極/汲極區域
104b‧‧‧通道區域
105‧‧‧閘極堆疊
106‧‧‧鈍化層
106'‧‧‧第一部分
106"‧‧‧第二部分
106A‧‧‧鈍化層
107、109‧‧‧開口
108‧‧‧閘極堆疊
110‧‧‧閘極介電層
111‧‧‧虛設電極層
112‧‧‧閘電極
113‧‧‧硬遮罩層
114‧‧‧閘極間隔物
114'‧‧‧鰭間隔物
116‧‧‧源極/汲極接觸件
118‧‧‧層間介電層
200‧‧‧場效電晶體形成方法
202~230‧‧‧操作
300、400‧‧‧多腔室工具
301‧‧‧傳送模組
302‧‧‧裝載埠
304‧‧‧黑磷沉積腔室
306‧‧‧黑磷鈍化腔室
308‧‧‧鈍化層蝕刻腔室
310‧‧‧黑磷蝕刻腔室
312‧‧‧金屬或介電質沉積腔室
LX‧‧‧長度
WY‧‧‧寬度
第1A圖為根據本揭露內容之各種態樣構造的具有黑磷(black phosphorus；BP)通道之平坦場效電晶體(field-effect transistor；FET)之透視圖。
第1B圖為根據本揭露內容之各種態樣構造的具有鰭式BP通道之多閘極FET之透視圖。
第1C圖為根據一些實施例之第1A圖及第1B圖中之元件之剖面圖。
第2A圖及第2B圖顯示根據一些實施例的製造第1A圖及第1B圖之半導體元件之方法之流程圖。
第3圖、第4圖、第5圖、第6圖、第7B圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖及第17圖為根據一些實施例的根據第2A圖及第2B圖之方法形成半導體元件之剖面圖。
第7A圖為具有多個BP有效區域之元件之透視圖。
第18圖及第19圖為根據一些實施例的用於製造第1A圖及第1B圖之半導體元件的製造工具之示意圖。
以下揭露內容提供許多不同實施例或實例用於實施所提供之標的物之不同特徵。下文描述元件及佈置之特定實例以簡化本揭露內容。當然，此等僅為實例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭 露內容可在各種實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各種實施例及/或配置之間的關係。
此外，為便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述圖式中所說明之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外，空間相對性術語意欲包含在使用或操作中之元件之不同定向。設備可以其他方式定向(旋轉90度或其他定向)且因此可類似地解釋本文所使用之空間相對性描述詞。
本揭露內容大體上係關於半導體元件。詳言之，其係關於用於場效電晶體(field-effect transistor；FET)通道之具有黑磷(black phosphorus；BP)層之半導體元件及製造此半導體元件之方法。如本文中所用，術語「BP層」係指一個磷烯層或多個磷烯層。本揭露內容之目的為防止BP層之表面及/或邊緣特性在製造期間之非均一降級。根據一些實施例，在製造期間，在整個流程中使BP層之表面及/或邊緣鈍化。
第1A圖顯示具有平坦BP通道之FET 100A之透視圖，且第1B圖顯示具有鰭式BP通道之FET 100B之透視圖。FET 100A及FET 100B兩者均係根據本揭露內容之各種態樣構造。出於簡明性之目的，第1C圖在同一圖式中顯示FET 100A(沿著第1A圖之線1-1)及FET 100B(沿著第1B圖之線2-2」線之剖面圖，其中第1C圖及其他圖式中之元件符號 「102(103)」係共同地指第1A圖中之基板102及第1B圖中之鰭103。
共同地參考第1A圖及第1C圖，FET 100A包含基板102、在基板102上之BP層104、在BP層104上之鈍化層106、閘極堆疊108及源極/汲極(source and drain；S/D)接觸件116。
在實施例中，基板102包含絕緣材料層，且BP層104在絕緣層之表面上形成。在一實施例中，絕緣層包含氧化矽。在另一實施例中，絕緣層包含結晶氧化物，諸如氧化鋁。
BP層104包含一或多種磷烯，且提供兩個S/D區域104a及在兩個S/D區域104a之間的通道區域104b。FET 100A之源極至汲極方向之定向為磷烯之輕有效質量之方向(「x」方向)，而橫向平面內方向為磷烯之重有效質量之方向(「y」方向)。
鈍化層106與BP層104直接接觸。在本實施例中，鈍化層106提供多個開口，閘極堆疊108及S/D接觸件116經由開口分別在通道區域104b及S/D區域104a處與BP層104直接接觸。
閘極堆疊108包含閘極介電層110及在閘極介電層110上之閘電極112。閘極介電層110及鈍化層106可為相同或不同材料。在一替代實施例中，閘極堆疊108包含閘電極112但不包含閘極介電層110。繼續此實施例，不移除緊靠閘電極112下方之鈍化層106之一部分且其充當閘極介電層。
在本實施例中，FET 100A進一步包含在閘極堆疊108之相對側面上之閘極間隔物114，及在鈍化層106上且填充閘極堆疊108、閘極間隔物114及S/D接觸件116之間隔的層間介電(inter-layer dielectric；ILD)層118。在一替代實施例中，FET 100A不包含閘極間隔物。通道區域104b緊靠閘極介電層110下方，同時BP層104之其他部分為包含在閘極間隔物114下方之S/D延伸件的S/D區域104a。
共同地參考第1B圖及第1C圖，類似於FET 100A，FET 100B亦包含基板102、在基板102上之BP層104、在BP層104上之鈍化層106、閘極堆疊108、S/D接觸件116、閘極間隔物114及ILD層118。FET 100A與FET 100B之間的一個差別為FET 100B之基板102提供上面形成各種特徵之非平坦絕緣表面。在本實施例中，非平坦絕緣表面包含複數個鰭103(或條)。鰭103包含介電材料，諸如氧化矽。BP層104及鈍化層106在鰭103上共形地形成。閘極堆疊108及S/D接觸件116與BP層104之多個表面(例如，頂部及兩個側壁表面)相接，從而形成多閘極電晶體。鰭間隔物114'設置在鈍化層106之側壁上。鰭間隔物114'包含與閘極間隔物114相同的材料。
在各種實施例中，FET 100A及FET 100B中之每一者均可為在處理積體電路(integrated circuit；IC)期間之中間元件或為其一部分，其可包含靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路、被動元件(諸如電阻器、電容器及電感器)及主動元件(諸如p型FET、n型FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體)、其他記憶體單元及其組合。下文共同地描述關於FET 100A及FET 100B之更多細節，包含其中所用之材料及FET形成方法。
第2A圖及第2B圖顯示根據本揭露內容之各種態樣的形成具有BP通道之電晶體(諸如FET 100A及FET 100B)之FET形成方法200之流程圖。FET形成方法200僅為實例，且不意欲將本揭露內容限制超出申請專利範圍中明確敘述之範疇。可在FET形成方法200之前、在其期間及在其之後提供額外操作，且所描述之一些操作可經替代、消除或用此方法之額外實施例替換。FET形成方法200係結合描繪FET 100A及FET 100B之剖面圖之第3圖至第7B圖及第8圖至第17圖，及描繪FET 100A之透視圖之第7A圖論述。圖式中之元件符號100A/B係指FET 100A及FET 100B兩者。
在操作202，FET形成方法200(第2A圖)提供基板102。參考第3圖，在實施例中，基板102為絕緣體或晶圓。在一實施例中，基板102包含提供平坦頂表面之介電層。介電層可包含氧化矽(SiO2)或另一結晶氧化物，諸如氧化鋁(Al2O3)。介電層亦可包含非晶介電材料。在另一實施例中，介電層提供構形，諸如鰭103(或條)(第1B圖)。鰭103可包含性質可為非晶或晶體之介電或絕緣材料，諸如SiO2、Al2O3或任何其他介電材料。鰭103可彼此平行，如第1B圖中 所說明，或可彼此垂直，或既不平行亦不垂直。在本實施例中，鰭103彼此平行。鰭103之寬度可小於10nm，諸如小於5nm。
在操作204，FET形成方法200(第2A圖)在基板102上形成BP層104，其在一些實施例中包含鰭103。參考第4圖，BP層104可由各種技術形成。舉例而言，可藉由自紅磷及錫/碘化錫作為礦化添加劑之短途輸送反應(short-way transport reaction)來生長斜方晶黑磷。在另一實例中，可自白磷在高壓(13,000kg/cm2)下在約200℃之溫度下合成黑磷。BP層104之厚度可藉由沉積時間控制。在實施例中，BP層104之厚度可在1單層至20單層(約10.6nm)(諸如1單層至10單層(約5.3nm))範圍內。兩個黑磷層之間的間斷(或間隔)為約0.53nm。
BP層104可在整個基板102上或選擇性地在基板102之部分上形成。若BP層104在整個基板102上形成，則其可分為用於形成不同元件的不同區域。此係在待論述之隨後步驟中執行。BP層104經形成為平坦層(如第1A圖中所示)或共形地在鰭103之表面上形成(如第1B圖中所示)。
在操作206，FET形成方法200(第2圖)在BP層104上形成鈍化層106。參考第5圖，鈍化層106以基板102之構形上之平坦層或共形層的形式覆蓋BP層104之整個表面。在本實施例中，在形成BP層104之後形成鈍化層106而不破壞真空。此係為了防止BP層104曝露於過度的濕氣及環境空氣。在各種實施例中，在操作204及操作206期間將濕氣及氧氣之分壓減小至0.1托(torr)或低於0.1托。
在一實施例中，操作204及操作206係在多腔室工具內執行，諸如第18圖中之多腔室工具300或第19圖中之多腔室工具400。參考第18圖，多腔室工具300包含黑磷(black phosphorus；BP)沉積BP沉積腔室304及黑磷鈍化BP鈍化腔室306。BP沉積腔室304及BP鈍化腔室306共用一個裝載埠302。一旦FET 100A或FET 100B經由裝載埠302經裝載至多腔室工具300中，其在多個腔室中經處理，隨後自多腔室工具300卸載(傳送出去)。傳送模組301(例如，機械臂或機器人)可操作以在多腔室之中移動FET 100A或FET 100B。在整個多腔室處理中，在多腔室工具300中維持大體上真空環境。舉例而言，在BP沉積腔室304中形成BP層104之後，傳送模組301將FET 100A或FET 100B自BP沉積腔室304移動至BP鈍化腔室306而不破壞真空。隨後，在BP鈍化腔室306中在BP層104上形成鈍化層106。參考第19圖，多腔室工具400亦包含BP沉積腔室304及BP鈍化腔室306，如上文所論述。多腔室工具400進一步包含鈍化層蝕刻腔室308、黑磷(black phosphorus；BP)蝕刻腔室310及金屬或介電質沉積腔室312。隨後將描述各種腔室之功能。BP沉積腔室304、BP鈍化腔室306、鈍化層蝕刻腔室308、BP蝕刻腔室310及金屬或介電質沉積腔室312共用一個裝載埠302。傳送模組301可操作以在多腔室之間移動FET 100A或FET 100B而不破壞真空。在實施例中，多腔室工具300及多腔室工具400可各包含多個裝載埠302及多個傳送模組301，例如以能夠同時處理多個晶圓。FET形成方法200可使用多腔室工具之各種其他實施例。
在一實施例中，操作206包含在形成BP層104之後在BP層104上沉積超薄金屬薄膜而不破壞真空，及隨後使金屬薄膜氧化。金屬薄膜可由物理氣相沉積(physical vapor deposition；PVD)或濺射形成。繼續此實施例，BP鈍化腔室306可包含由腔室壁界定之真空隔室、用於固持FET 100A或FET 100B之基架及包含待濺射材料之PVD靶材。可在低壓(由真空泵維持)下將處理氣體(諸如氬氣)供應至BP鈍化腔室306，且藉由質量流量控制器計量。可使用直流電源相對於FET 100A或FET 100B負向偏壓PVD靶材。射頻線圈功率可藉由感應線圈電感地耦合至BP鈍化腔室306中以產生電漿。離子化氣體以足夠的能量撞擊靶材以驅逐原子或多原子粒子用於沉積在FET 100A或FET 100B上。在實施例中，沉積金屬薄膜至約0.5nm或大於0.5nm之厚度。當包含BP層104上之金屬薄膜之FET 100A或FET 100B自多腔室工具300(或多腔室工具400)取出時，金屬薄膜在空氣中犧牲氧化且變成鈍化層106而不使BP層104氧化。在一實施例中，金屬薄膜包含鋁。但此不為限制性。大體上，金屬可為在空氣中容易地氧化之金屬，諸如鉿(Hf)及鋯(Zr)。此外，金屬不應自發地與磷烯在10℃至250℃範圍內之沉積溫度下反應。在另一實施例中，金屬薄膜可在受控條件下氧化，諸如在具有氧氣、含氧氣體或水蒸汽之腔室中。使金屬層氧化之腔室可在與BP鈍化腔室306相同的工具中。
在另一實施例中，操作206包含在形成BP層104之後沉積介電層作為鈍化層106而不破壞真空。在另一實施例 中，鈍化層106包含藉由原子層沉積(atomic layer deposition；ALD)形成之氧化鋁(Al2O3)。在另一替代實施例中，鈍化層106可包含介電材料，諸如氧化鉿(HfO2)、氧化鑭(La2O3)、氧化矽(SiO2)、氮化硼(BN)及氧化鋯(ZrO2)。在此等實施例中，BP鈍化腔室306為ALD腔室且利用表面反應之自我限制性質用於薄膜沉積。舉例而言，為在BP層104上生長Al2O3鈍化層，在BP鈍化腔室306中執行三甲基鋁(TMA)與H2O之交替曝露。在TMA與H2O曝露之各循環中，沉積約0.11nm至0.12nm之Al2O3單層。在循環TMA及H2O之前，可存在TMA及清除之多個脈衝以確保在BP層104上首先形成Al層。舉例而言，可在150℃至350℃範圍內之溫度下執行ALD。
在又一實施例中，鈍化層106包含半導體，諸如矽、鍺、碳或其合金，諸如矽-鍺-碳。繼續此實施例，操作206包含在形成BP層104之後在BP層104上沉積半導體材料而不破壞真空。沉積可為使用前驅物(諸如SiH4、Si2H6、GeH4、Ge2H6及CH4)之化學氣相沉積。
在操作206之後，FET 100A或FET 100B包含由鈍化層106覆蓋之BP層104。兩個層可覆蓋基板102之整個表面，諸如晶圓或其部分。在層104及106覆蓋基板102之整個表面之一實施例中，FET形成方法200可進一步包含將BP層104(及在其上之鈍化層106)分離為多個有效區域(或BP有效區域)以使得電晶體(諸如FET 100A及/或FET 100B)可在各有效區域中形成之操作208。此在第6圖中說明，其中藉由操作208形成兩個有效區域101。有效區域101中之每一者均在鈍 化層106之一部分下面包含BP層104之一部分。在一實施例中，操作208包含一或多個微影製程(lithography process)，接著是蝕刻製程，其界定複數個有效區域或BP層之島。藉由蝕刻製程移除在經界定之有效區域外的BP層104及鈍化層106之部分。在蝕刻之後，各有效區域101經進一步處理為一或多個電晶體。一些有效區域101可為用於確保良好蝕刻均一性之目的之虛設區域。蝕刻製程可為濕式蝕刻或乾式蝕刻。濕式蝕刻可包含在水(H2O)或稀釋氫氟酸(HF)中蝕刻。乾式蝕刻可使用含氧電漿或僅使用水蒸汽執行。可藉由調節溫度、壓力及氧氣濃度調節反應速率。乾式蝕刻可在多腔室工具之一或多個蝕刻腔室(諸如第19圖之鈍化層蝕刻腔室308及BP蝕刻腔室310)中執行。
在蝕刻BP層104及鈍化層106之後，BP層104之一些邊緣(「x-z」或「y-z」平面中之側壁表面)不再由鈍化層106覆蓋。操作208進一步包含邊緣鈍化製程以用如第7A圖及第7B圖中所示之鈍化層106A覆蓋彼等邊緣。第7A圖說明FET 100A之透視圖，而第7B圖說明沿著第7A圖之線3-3之FET 100A之剖面圖。儘管未說明在此製造階段之FET 100B之透視圖，但一般技術者可基於本揭露內容衍生出此透視圖。在彼方面，第7B圖亦說明在此製造階段之FET 100B之剖面圖。邊緣鈍化製程可使用類似於如先前關於操作206描述之表面鈍化之技術。在邊緣鈍化製程之第一實施例中，沉積超薄鋁層(至少0.5nm)且隨後使其氧化。在邊緣鈍化製程之第二實 施例中，藉由ALD沉積介電材料(諸如Al2O3)之邊緣鈍化層。邊緣鈍化之其他實施例在本揭露內容之範疇內。
在如第7A圖及第7B圖中所示之一實施例中，操作208產生在基板102上之多個BP有效區域101。各BP有效區域101均包含由表面鈍化層106之一部分及邊緣鈍化層106A之部分覆蓋的BP層104之一部分。多個BP有效區域101可以小於20nm(諸如小於5nm)之距離彼此隔開。各BP有效區域101均可在「x」方向中具有在10nm至多於1微米(諸如20nm至100nm)範圍內之長度LX，且在「y」方向中具有低至若干奈米(諸如2nm至20nm)之寬度WY。各BP有效區域101均可採取矩形或另一幾何或多邊形形狀。此外，不同有效區域101中之磷烯層之數目可相同或不同。舉例而言，一個BP有效區域101可具有兩個磷烯層，而另一BP有效區域101可具有三個磷烯層。此提供改良的設計靈活性，因為BP有效區域101中之堆疊磷烯層之數目決定BP有效區域101之帶隙，其又影響所得電晶體之各種電特徵，諸如臨限電壓(threshold voltage)及開啟狀態及截止狀態電流。在各種實施例中，兩個BP有效區域101中之磷烯層之數目可相同或不同。此外，各BP有效區域101均可包含任意數目之磷烯層。在以下論述中，第1A圖、第1B圖、第1C圖及第8圖至第17圖說明在一個BP有效區域101中形成之一個電晶體。
在操作210，FET形成方法200(第2A圖)在鈍化層106上形成閘極堆疊105。參考第8圖，在鈍化層106上及在通道區域104b上形成閘極堆疊105。在本實施例中，閘極堆 疊105為虛設閘極堆疊且將由最終閘極堆疊108替代(第1A圖及第1B圖)。在另一實施例中，閘極堆疊105為最終閘極堆疊108。繼續此實施例，在閘極堆疊105下面之鈍化層106之一部分可用作閘極介電層。
在本實施例中，虛設閘極堆疊105包含在鈍化層106上之虛設電極層111及在虛設電極層111上之硬遮罩層113。虛設電極層111可包含多晶矽(poly-Si)，且可藉由適宜的沉積製程形成，諸如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)及電漿增強CVD(plasma-enhanced CVD；PECVD)。虛設電極層111之厚度(沿著「z」方向)可在10nm至100nm範圍內。可在沉積虛設電極層111之前在鈍化層106上沉積任選的虛設閘極介電層(例如，氧化矽層)。硬遮罩層113可包含一或多個材料層，諸如氧化矽及/或氮化矽，且係藉由沉積製程形成。在一實施例中，在鈍化層106上沉積材料層之後，執行一或多個微影製程及蝕刻製程以形成虛設閘極堆疊105。視需要臨近虛設閘極堆疊105形成閘極間隔物114。在一個實例中，閘極間隔物114可藉由化學氣相沉積Si3N4隨後藉由反應性離子蝕刻形成。
在操作212，FET形成方法200(第2A圖)在鈍化層106及虛設閘極堆疊105上形成層間介電(ILD)層118。參考第9圖，ILD層118可包含材料，諸如四乙氧基矽烷(TEOS)氧化物、未摻雜之矽酸鹽玻璃或摻雜之氧化矽，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融矽石玻璃(fused silica glass；FSG)、磷矽玻璃(PSG)、摻雜硼之矽玻 璃(boron doped silicon glass；BSG)及/或其他適宜的介電材料。ILD層118可藉由PECVD製程或其他適宜的沉積技術沉積。在一實施例中，ILD層118係藉由可流動CVD(flowable CVD；FCVD)製程形成。FCVD製程包含在基板102上沉積可流動材料(諸如流體化合物)以填充各種溝槽，及藉由適宜的技術(諸如熱退火或紫外線輻射)將可流動材料轉換為固體材料。隨後藉由化學機械平坦化(chemical mechanical planarization；CMP)製程回蝕ILD層118或使其平坦化。ILD層118具有等於或大於虛設閘極堆疊105之高度之厚度。在一實施例中，接觸蝕刻終止層(contact etch stop layer；CESL)可在ILD層118下形成。CESL可包含氮化矽、氮氧化矽、具有氧(O)或碳(C)元素之氮化矽及/或其他材料。
在操作214，FET形成方法200(第2A圖)蝕刻ILD層118以形成開口107(接觸孔)。參考第10圖，開口107使鈍化層106在S/D區域104a上之第一部分106'曝露。在實施例中，開口107係藉由一或多個微影製程及蝕刻製程形成。舉例而言，微影製程形成硬遮罩，且FET 100A或FET 100B隨後經蝕刻穿過硬遮罩。蝕刻製程可包含適宜的濕式蝕刻、乾式(電漿)蝕刻及/或其他製程。舉例而言，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體或其組合。濕式蝕刻溶液可包含NH4OH、HF(氫氟酸)或稀釋HF、去離子水、TMAH(氫氧化四甲胺)、其他適宜的濕式蝕刻溶液或其組合。蝕刻製程在鈍化層106終止。
在操作216，FET形成方法200(第2A圖)移除鈍化層之第一部分106'以使下側的BP層104曝露，如第11圖中所示。在本實施例中，操作216在多腔室工具之蝕刻腔室中執行，諸如多腔室工具400之鈍化層蝕刻腔室308(第19圖)。蝕刻製程可為濕式蝕刻或乾式蝕刻。濕式蝕刻可包含在水(H2O)或稀釋氫氟酸(HF)中蝕刻。乾式蝕刻可使用含氧電漿或僅使用水蒸汽執行。可藉由調節溫度、壓力及氧濃度調節反應速率。蝕刻製程使BP層104在S/D區域104a中之頂表面104'曝露。
在操作218，FET形成方法200(第2B圖)將S/D接觸材料116沉積至開口107中。參考第12圖，S/D接觸材料116填充開口107且與在S/D區域104a中之BP層104直接接觸，從而形成S/D接觸件116。在本實施例中，在操作216之後執行操作218而不破壞真空。在一個實例中，在多腔室工具400之鈍化層蝕刻腔室308(第19圖)中執行操作216。在蝕刻鈍化層106且使BP層104曝露之後，將FET 100A或FET 100B自鈍化層蝕刻腔室308轉移至金屬或介電質沉積腔室312而不破壞真空。此確保BP層104之頂表面104'保持實質上不被氧化。隨後，S/D接觸材料116經沉積至金屬或介電質沉積腔室312中之開口107中。此可為化學氣相沉積製程或物理氣相沉積製程。S/D接觸材料116本質上為金屬的，且可為金屬氮化物、金屬或導電氧化物、元素金屬或其組合。元素金屬可選自(但不限於)由Ti、V、Co、Ni、Zr、Mo、Tc、Rh、Pd、Hf、Ta、W、Re、Ir及Pt組成之群。在沉積S/D接觸材料116之後，執 行CMP製程以使FET 100A或FET 100B之表面平坦化。在一實施例中，FET 100A/B為p通道場效電晶體，且S/D接觸材料116具有高於約4.5eV之功函數。在另一實施例中，FET 100A/B為n通道場效電晶體，且S/D接觸材料116具有低於約4.5eV之功函數。
在操作220，FET形成方法200(第2B圖)移除虛設閘極堆疊105。參考第13圖，移除包含硬遮罩層113及虛設電極層111之虛設閘極堆疊105且形成開口109。開口109使鈍化層106在通道區域104b上之第二部分106"曝露。可藉由一或多個蝕刻製程移除虛設閘極堆疊105，蝕刻製程可包含濕式蝕刻、乾式蝕刻及/或其他適宜的蝕刻技術。蝕刻製程在鈍化層106終止。
在操作222，FET形成方法200(第2B圖)移除鈍化層106之第二部分106"以使下側的BP層104曝露，如第14圖中所示。在本實施例中，在多腔室工具之蝕刻腔室(諸如多腔室工具400之鈍化層蝕刻腔室308(第19圖))中執行操作222。此類似於上文論述之操作216。在蝕刻鈍化層106之後，使BP層104之頂表面104"在開口109中曝露。
在一實施例中，FET形成方法200繼續至任選的操作224(第2B圖)以減小BP層104在通道區域104b中之厚度。參考第15圖，BP層104之頂表面104"在開口109中凹陷。在實施例中，在操作222之後執行操作224而不破壞真空。在一個實例中，分別在鈍化層蝕刻腔室308及310中執行操作222及224(第19圖)。在蝕刻鈍化層106及使BP層104曝露之後， 將FET 100A或FET 100B自鈍化層蝕刻腔室308轉移至BP蝕刻腔室310而不破壞真空。隨後，在開口109中蝕刻BP層104以使頂表面104"凹陷。在一實施例中，蝕刻製程為原子層蝕刻(atomic layer etching；ALE)。操作224為任選的且在FET形成方法200之一些實施例中不執行操作224。當執行時，操作224提供改良的設計靈活性，因為在一個BP有效區域101中之不同的電晶體(第7A圖及第7B圖)可具有不同的BP層厚度(例如，不同的磷烯層數目)，其益處已在上文中關於第7B圖論述。
在操作226，FET形成方法200(第2B圖)在開口109中在頂表面104"上沉積閘極介電層110。參考第16圖，閘極介電層110在通道區域104b中與BP層104直接接觸。在本實施例中，FET 100A或FET 100B不經過任選的操作224，且在操作222之後執行操作226而不破壞真空。在一個實例中，分別在鈍化層蝕刻腔室308及金屬或介電質沉積腔室312中執行操作222及操作226(第19圖)。在蝕刻鈍化層106之第二部分106"(第13圖)及使BP層104曝露(第14圖)之後，將FET 100A或FET 100B自鈍化層蝕刻腔室308轉移至金屬或介電質沉積腔室312而不破壞真空。此確保BP層104之頂表面104"(第14圖)保持實質上未經氧化。隨後，閘極介電層110經沉積至金屬或介電質沉積腔室312中之開口109中。在一實施例中，閘極介電層110為具有至少10(諸如15或大於15)之相對介電常數的高電容率(高K)介電材料。閘極介電層110可包 含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化釔(Y2O3)或其他金屬氧化物。
在操作228，FET形成方法200(第2B圖)在閘極介電層110上形成閘電極112。參考第17圖，在各種實施例中，閘電極112可包含一或多種金屬，諸如鉭(Ta)、鈦(Ti)、鎢(W)、鋁(Al)或其組合。閘電極112亦可包含各種金屬之氮化物或碳化物。在實施例中，閘電極112可包含各種金屬之多個層，諸如在障壁層上之閘極功函數層上之鎢層。各種層可藉由CVD、PVD、電鍍及/或其他適宜的製程形成。可執行CMP製程以自閘極堆疊108移除多餘的材料及使FET 100A或FET 100B之頂表面平坦化。最終閘極堆疊108包含閘極介電層110及閘電極112。
在操作230，FET形成方法200(第2B圖)繼續至進一步的步驟以完成FET 100A或FET 100B之製造。舉例而言，操作230可形成電連接閘極堆疊108之閘極接觸件，且可形成將FET 100A或FET 100B之S/D及閘極接觸件連接至其他元件以形成完成IC之金屬互連件。作為另一實例，FET形成方法200可形成複數個電晶體，其中電晶體之第一子集與電晶體之第二子集相比在各別通道區域中具有較薄的BP層。在用於實現此等結構之一實施例中，FET形成方法200(第2B圖)可在進行操作218之後執行操作220、操作222、操作226及操作228以替換電晶體之第二子集中之虛設閘極，同時遮蔽電晶體之第一子集。隨後，FET形成方法200執行操作220、操作222、操作224、操作226及操作228以替換電晶體之第一 子集中之虛設閘極，從而形成在各別通道區域中具有減小的BP層厚度之電晶體之第一子集。
在本實施例中，閘極替換製程(包含操作220至操作228)係在S/D接觸件形成製程(包含操作214至操作218)之後執行。然而，此不為限制性。在一替代實施例中，閘極替換製程係在S/D接觸件形成製程之前執行。繼續此實施例，操作220至操作228可在操作212之後且在操作214之前執行。
儘管不意欲為限制性，但本揭露內容之一或多個實施例為半導體元件及其形成提供許多益處。舉例而言，本揭露內容之實施例提供用於製造具有黑磷(BP)通道之超薄主體電晶體之方法。方法之一些實施例在BP層上形成鈍化層，包含表面及/或邊緣鈍化。鈍化層防止BP層在製程期間曝露於濕氣及空氣。當蝕刻鈍化層以使BP層曝露以便形成與BP層直接接觸之特徵(例如，S/D接觸件或閘極介電層)時，執行鈍化蝕刻製程及後續沉積製程而不破壞真空以確保BP層之均一表面特性。此外，本揭露內容之實施例提供具有多個腔室之群集工具，在腔室中可製造具有表面/邊緣鈍化BP層之元件。又，本揭露內容之實施例提供將一個大BP層分離為多個較小BP有效區域之方法，其中各BP有效區域均由表面/邊緣鈍化覆蓋。在各種實施例中，由於BP層之表面在製程期間保持實質上未經氧化，因此使用BP層作為超薄通道之場效電晶體具有均一且可預測的效能。
在一示例性態樣中，本揭露內容涉及一種場效電晶體(FET)。FET包含位於基板上之黑磷(BP)層。BP層 包含通道區域、源極區域及汲極區域。FET進一步包含位於BP層上且與BP層直接接觸之鈍化層。鈍化層提供位於源極區域上之第一開口及位於汲極區域上之第二開口。FET進一步包含經由第一開口與源極區域直接接觸之源極接觸件及經由第二開口與汲極區域直接接觸之汲極接觸件。FET進一步包含位於通道區域上之閘電極。在一實施例中，鈍化層進一步包含位於通道區域上之第三開口，且FET進一步包含經由第三開口與通道區域直接接觸之閘極介電層，其中閘極介電層位於通道區域與閘電極之間。
在另一示例性態樣中，本揭露內容涉及一種積體電路(IC)。IC包含具有第一閘極介電層的第一電晶體以及具有第二閘極介電層的第二電晶體。第一閘極介電層上覆具有第一厚度之第一黑磷層。第二閘極介電層上覆具有第二厚度之第二黑磷層。第一黑磷層包含位於第一鈍化層下方的源極區域及汲極區域。第二黑磷層包含位於第二鈍化層下方的源極區域及汲極區域。在一實施例中，第一厚度不同於第二厚度。在一實施例中，第一及第二鈍化層為同一鈍化層之不同部分。在一實施例中，第一及第二電晶體存在於IC之第一及第二BP有效區域中。在另一實施例中，第一及第二BP有效區域各包含邊緣鈍化。在另一實施例中，第一及第二電晶體存在於IC之同一BP有效區域中，同時第一與第二厚度不同。
在另一示例性態樣中，本揭露內容涉及一種場效電晶體(FET)形成方法。FET形成方法包含在基板上形成 黑磷(BP)層及在BP層上形成鈍化層而不破壞真空。FET形成方法進一步包含在鈍化層上形成閘極堆疊及在鈍化層及閘極堆疊上形成層間介電(ILD)層。FET形成方法進一步包含蝕刻ILD層以形成第一開口從而使鈍化層之第一部分曝露。FET形成方法進一步包含移除鈍化層在第一開口中之第一部分以使BP層曝露及在第一開口中沉積金屬而不破壞真空。在一實施例中，閘極堆疊為虛設閘極堆疊，且FET形成方法進一步包含用最終閘極堆疊替代虛設閘極堆疊。
在另一示例性態樣中，本揭露內容涉及一種場效電晶體(FET)形成方法。FET形成方法包含在基板上形成黑磷(BP)層及在BP層上形成鈍化層而不破壞真空。FET形成方法進一步包含在鈍化層上形成虛設閘極堆疊及在鈍化層及虛設閘極堆疊上形成層間介電(ILD)層。FET形成方法進一步包含蝕刻ILD層以在虛設閘極堆疊之相對側面上形成第一開口，其中第一開口使鈍化層之第一部分曝露。FET形成方法進一步包含移除鈍化層在第一開口中之第一部分以使BP層曝露及在第一開口中沉積金屬而不破壞真空。FET形成方法進一步包含移除虛設閘極堆疊以形成第二開口從而使鈍化層之第二部分曝露。FET形成方法進一步包含移除鈍化層在第二開口中之第二部分以使BP層曝露且在第二開口中在BP層上沉積閘極介電層而不破壞真空。FET形成方法進一步包含在閘極介電層上形成閘電極。
前述內容概述若干實施例之特徵以使得一般技術者可較佳地理解本揭露內容之態樣。一般技術者應理解，其可 容易地使用本揭露內容作為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。一般技術者應同時意識到，此等等效建構不偏離本揭露內容之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露內容之精神及範疇。
1-1‧‧‧線
100A‧‧‧場效電晶體
102‧‧‧基板
104‧‧‧黑磷層
106‧‧‧鈍化層
108‧‧‧閘極堆疊
110‧‧‧閘極介電層
112‧‧‧閘電極
114‧‧‧閘極間隔物
116‧‧‧源極/汲極接觸件
118‧‧‧層間介電層

Claims (1)

  1. 一種場效電晶體，包含：一黑磷(black phosphorus；BP)層，位於一基板上方，該BP層包含一通道區域、一源極區域及一汲極區域；一鈍化層，位於該BP層上方且與該BP層直接接觸，該鈍化層具有位於該源極區域上方之一第一開口及位於該汲極區域上方之一第二開口；一源極接觸件，經由該第一開口而與該源極區域直接接觸；一汲極接觸件，經由該第二開口而與該汲極區域直接接觸；以及一閘電極，位於該通道區域上方。
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