TW202230626A - 三維通用cmos裝置 - Google Patents

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馬克 Ｉ 加德納
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日商東京威力科創股份有限公司
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Abstract

一種半導體裝置包含形成於一基板上方的第一通用裝置、位於該第一通用裝置上方的隔離結構、以及位於該隔離結構上方的第二通用裝置。該第一通用裝置包含形成於該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域。該第二通用裝置包含位於該隔離結構上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域。該第一通用裝置為下列其中一者：根據第一施加偏置電壓的第一n型電晶體、以及根據第二施加偏置電壓的第一p型電晶體。該第二通用裝置為下列其中一者：根據第三施加偏置電壓的第二n型電晶體、以及根據第四施加偏置電壓的第二p型電晶體。

Description

三維通用CMOS裝置
本發明係關於包括半導體裝置、電晶體、及積體電路之微電子裝置，包括微製造之方法。
[相關申請案的交互參照]本申請案主張2020年9月30日提交的美國臨時申請案第63/085,616號及2021年5月24日提交的美國非臨時申請案第17/328,601號的優先權，在此將其全部內容引入以供參照。
在半導體裝置之製造中(尤其是在微小尺度上)，可執行諸多製造製程，例如成膜沉積、蝕刻遮罩形成、圖案化、材料蝕刻與去除、以及摻雜處理。可重複執行此些製程以在基板上形成所欲半導體裝置元件。歷史上，利用微製造，已在一平面中形成電晶體，且佈線/金屬化形成於主動裝置平面上方，因此已被表徵為二維(2D)電路或2D製造。微縮方面的努力已大幅增加2D電路中每單位面積電晶體的數量，但隨著微縮進入個位數奈米半導體裝置製造節點，微縮方面的努力正面臨更大的挑戰。半導體裝置製造商已表達對電晶體彼此堆疊之三維(3D)半導體電路的需求。
3D整合(亦即，多個裝置的垂直堆疊)的目標在於藉由增加電晶體在體積上(而非面積上)的密度而克服在平面裝置中所遭遇的微縮限制。雖然隨著3D NAND的採用，快閃記憶體產業已成功演示和實施裝置堆疊，但應用在隨機邏輯設計係明顯更為困難的。正尋求邏輯晶片(CPU(中央處理器)、GPU(圖形處理單元)、FPGA(現場可程式閘陣列)、SoC(系統單晶片))的3D 整合。
本文之技術包括3D立式電晶體架構以及其製造方法，這使得各個裝置能夠與統一裝置用作 NMOS 或 PMOS 裝置。本文之實施例係與任何現有的邏輯電路佈局相容，這可進一步增加電路佈局及封裝密度。本文之技術可調制通道以匹配用於電路調諧的驅動電流。歸因於所使用的沉積方法，可以低於 10A之精度實現對通道長度的精確控制。在本揭示內容中，提供通用3D裝置及用以製造通用3D裝置的方法。本文的通用3D裝置流程提供低次臨界斜率及穩健的斷態漏電流。
當然，為了清楚解釋而呈現本文所揭示之製造步驟的順序。一般而言，可以任何適當順序執行該等製造步驟。此外，雖然本文之每個不同特徵、技術、構造等可於本發明的不同地方討論，但應注意，每個概念可各自單獨或互相組合而執行。因此，可以許多不同方式實施及分析本發明。
應注意，此發明內容之章節並未指明本發明或申請專利範圍之所有實施例及/或漸增之新穎態樣。而應為，此發明內容僅提供不同實施例及相較於習知技術之新穎性對應點的初步討論。關於本發明及實施例之額外的細節及/或可能的觀點，讀者將被導向如下進一步討論之本發明的實施方式之章節及對應之圖式。
根據揭示內容的一態樣，提供一種半導體裝置。該半導體裝置可包含第一通用裝置，其係形成於一基板上方，其中該第一通用裝置可包含形成於該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構。該半導體裝置亦包含隔離結構，其係位於該第一通用裝置上方，其中該隔離結構可進一步沿著該基板的頂表面延伸。該半導體裝置可具有第二通用裝置，其係形成於該隔離結構上方且係經由該隔離結構而與該第一通用裝置間隔開。該第二通用裝置可包含位於該隔離結構上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構。在該半導體裝置中，該第一通用裝置可為下列其中一者：根據第一施加偏置電壓的第一n型電晶體、以及根據第二施加偏置電壓的第一p型電晶體。該第二通用裝置可為下列其中一者：根據第三施加偏置電壓的第二n型電晶體、以及根據第四施加偏置電壓的第二p型電晶體。
在該半導體裝置中，該第一通道區域可進一步平行於該基板之頂表面而定位，使得流經該第一通道區域的第一電流係垂直於該基板之頂表面，並且該第二通道區域可進一步平行於該基板之頂表面而定位，使得流經該第二通道區域的第二電流係垂直於該基板之頂表面。
在某些實施例中，該第一S/D區域及該第三S/D區域可由相同的n型磊晶材料製成，該第二S/D區域及該第四S/D區域可由相同的p型磊晶材料製成，並且該第一通道區域及該第二通道區域可由相同的本質磊晶材料製成。
在某些實施例中，該第一閘極結構可包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體。該第二閘極結構可包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體。該第一高k層及該第二高k層可由相同的高k材料製成，該第一過渡堆疊體及該第二過渡堆疊體可由相同的過渡層製成，並且該第一金屬堆疊體及該第二金屬堆疊體可由不同的金屬層製成。
在某些實施例中，該第一閘極結構可包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體。該第二閘極結構可包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體。該第一高k層及該第二高k層可由相同的高k材料製成，該第一過渡堆疊體及該第二過渡堆疊體可由相同的過渡層製成，並且該第一金屬堆疊體及該第二金屬堆疊體可由相同的金屬層製成。
根據揭示內容的另一態樣，提供一種半導體裝置。該半導體裝置可包含一通用裝置，其係形成於一基板上方，其中該通用裝置可包含形成於該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構。該半導體裝置可包含一電晶體，其係形成於該通用裝置上方，其中該電晶體可包含位於該通用裝置上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構。在該半導體裝置中，該通用裝置可為下列其中一者：根據第一施加偏置電壓的n型電晶體、以及根據第二施加偏置電壓的p型電晶體。
該半導體裝置可更包含一隔離結構，其係位於該通用裝置與該電晶體之間，使得該通用裝置與該電晶體係經由該隔離結構而彼此間隔開。
在某些實施例中，該第一S/D區域可由n型磊晶材料製成，該第二S/D區域、該第三S/D區域、及該第四S/D區域可由相同的p型磊晶材料製成，並且該第一通道區域及該第二通道區域可由相同的本質磊晶材料製成。
在某些實施例中，該第一S/D區域可由p型磊晶材料製成，該第二S/D區域、該第三S/D區域、及該第四S/D區域係由相同的n型磊晶材料製成，並且該第一通道區域及該第二通道區域係由相同的本質磊晶材料製成。
在該半導體裝置中，該第一閘極結構可包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體。該第二閘極結構可包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體。該第一高k層及該第二高k層可由相同的高k材料製成，該第一過渡堆疊體及該第二過渡堆疊體可由相同的過渡層製成，並且該第一金屬堆疊體及該第二金屬堆疊體可由不同的金屬層製成。
根據揭示內容的另一態樣，提供一種半導體裝置。該半導體裝置可包含第一通用裝置，其係形成於一基板上方，其中該第一通用裝置可包含位在該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構。該半導體裝置可包含隔離結構，其係位於該第一通用裝置上方，且進一步沿著該基板的頂表面延伸。該半導體裝置可包含第二通用裝置，其係形成於該隔離結構上方且係經由該隔離結構而與該第一通用裝置間隔開。該第二通用裝置可包含位於該隔離結構上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構。在該半導體裝置中，矽化物層可位於該第一閘極結構與該第二閘極結構之間，且係進一步圍繞該第二S/D區域及該第三S/D區域，使得該第二S/D區域可耦合至該第三S/D區域。該第一通用裝置可為下列其中一者：根據第一施加偏置電壓的第一n型電晶體、以及根據第二施加偏置電壓的第一p型電晶體。該第二通用裝置可為下列其中一者：根據第三施加偏置電壓的第二n型電晶體、以及根據第四施加偏置電壓的第二p型電晶體。
在某些實施例中，該第一S/D區域及該第三S/D區域可由相同的n型磊晶材料製成，並且該第二S/D區域及該第四S/D區域可由相同的p型磊晶材料製成。
在某些實施例中，該第一通道區域可由第一本質磊晶材料製成，並且該第二通道區域可由第二本質磊晶材料製成。
在該半導體裝置中，該第一閘極結構可包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體。此外，該第二閘極結構可包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體。該第一高k層及該第二高k層可由相同的高k材料製成，該第一過渡堆疊體及該第二過渡堆疊體可由相同的過渡層製成，並且該第一金屬堆疊體及該第二金屬堆疊體可由不同的金屬層製成。
根據揭示內容的又另一態樣，提供一種製造半導體裝置的方法。在該方法中，可在半導體基板的第一層上形成介電層堆疊體，其中該介電層堆疊體可包含由至少三種不同介電材料製成的膜層，該至少三種不同介電材料具有各自的蝕刻選擇性，且該等膜層的中間層可由該至少三種不同介電材料中之一者所製成並且係設置在該介電層堆疊體的中間位置。可在該介電層堆疊體中形成開口，使得該半導體基板的該第一層露出。可在該開口內磊晶生長通道材料堆疊體，以形成自該半導體基板的該第一層延伸的垂直通道。可蝕刻該介電層堆疊體以形成沿著該垂直通道之側壁設置的側壁結構，其中該側壁結構可由該至少三種不同介電材料的膜層所形成。可進一步將該垂直通道劃分成彼此隔離的下部通道及上部通道。後續可基於該下部通道而形成下部通用裝置，且可基於該上部通道而形成上部通用裝置。該下部通用裝置可為下列其中一者：根據第一偏置電壓的第一n型電晶體、以及根據第二偏置電壓的第一p型電晶體，並且該上部通用裝置可為下列其中一者：根據第三偏置電壓的第二n型電晶體、以及根據第四偏置電壓的第二p型電晶體。
為了磊晶生長該通道材料堆疊體，可在該半導體基板的該第一層上方形成第一源極/汲極(S/D)區域。可在該第一S/D區域上方形成第一通道區域。可在該第一通道區域上方形成第二S/D區域。可在該第二S/D區域上方形成本質層，其中該本質層可被該中間層所包圍。再者，可在該本質層上方形成第三S/D區域。可在該第三S/D區域上方形成第二通道區域，且可在該第二通道區域上方形成第四S/D區域。
為了蝕刻該介電層堆疊體，可在該介電層堆疊體中且在該垂直通道周圍形成渠溝。該渠溝可使得該半導體基板的該第一層露出，並且形成沿著該垂直通道之側壁設置的該側壁結構，且該垂直通道可被該側壁結構所包圍。
為了將該垂直通道劃分，可藉由在該側壁結構中將該中間層替換為一隔離結構而形成該隔離結構。該隔離結構可進一步延伸穿過該垂直通道的該本質層，以將該垂直通道分隔為該下部通道及該上部通道。因此，該下部通道可包含該第一S/D區域、該第一通道區域、及該第二S/D區域，並且該上部通道可包含該第三S/D區域、該第二通道區域、及該第四S/D區域。
為了形成基於該下部通道的該下部通用裝置及基於該上部通道的該上部通用裝置，可移除該等膜層之設置在該第一通道區域周圍的第一介電層。此外，可移除該等膜層之設置在該第二通道區域周圍的第二介電層。可在該第一通道區域周圍形成第一閘極結構，其中該第一閘極結構可包括圍繞該第一通道區域的第一高k層、在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體。可在該第二通道區域周圍形成第二閘極結構，其中該第二閘極結構可包括圍繞該第二通道區域的第二高k層、在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體。該第一高k層及該第二高k層可由相同的高k材料製成，該第一過渡堆疊體及該第二過渡堆疊體可由相同的過渡層製成，並且該第一金屬堆疊體及該第二金屬堆疊體可由不同的金屬層製成。
在該方法中，該第一S/D區域及該第三S/D區域可由相同的n型磊晶材料製成，該第二S/D區域及該第四S/D區域可由相同的p型磊晶材料製成，並且該第一通道區域及該第二通道區域可由相同的本質磊晶材料製成。
以下揭示內容提供用以施行本文標的之不同特徵的許多不同的實施例或範例。以下說明元件與配置的特定實例以簡化本發明。當然，其僅為範例且意不在限制本發明。此外，本發明在各種實例中可重覆參考標號及/或字母。此重覆係基於簡化與清晰的目的，其本身並不代表各種實施例及/或配置討論之間的關係。
再者，在文中可為了說明便利性而使用空間相關的詞如「在…之下」、「在…下方」、「較低」、「在…上方」、「較高」等說明圖中所示之一元件或特徵部與另一元件或特徵部之間的關係。空間相關的詞彙意在包含除了圖中所示的位向外，設備於使用中或操作時的不同位向。設備可具有其他位向(旋轉90度或其他位向)，因此文中所用的空間相關詞彙可以類似方式解釋。
在本說明書中提及「一實施例(one embodiment)」或「一實施例(an embodiment)」係指與該實施例相關的特定特徵、結構、材料、或特性係包含於本發明的至少一實施例中，但不表示其存在於每個實施例中。因此，在本說明書之各種場合中出現「在一實施例中」未必指涉相同實施例。此外，在一或多個實施例中可以任何適合的方式結合該特定特徵、結構、材料、或特性。
本文之技術包括包含通用3D裝置的3D立式電晶體架構、以及其製造方法，其使得 3D 立式電晶體架構中的各個通用裝置能夠根據所施加的偏壓而用作NMOS裝置或PMOS裝置。本文之實施例與任何現有的邏輯電路佈局相容，其可進一步增加電路佈局及封裝密度。本文之技術可調制裝置的通道以匹配用於電路調諧的驅動電流。歸因於所使用的沉積方法，可以低於 10A之精度實現對通道長度的精確控制。在本揭示內容中，提供形成通用3D裝置的方法及通用3D裝置的結構。本文的通用3D裝置可提供低次臨界斜率及穩健的斷態漏電流。雖然本文之技術可應用於許多不同的裝置，但為了簡單和清楚起見，基於3D反相器結構而提供例示實施例。
可以若干製造流程來描述實施例。流程 A 描述藉由3D隔離而堆疊和分隔的兩個通用 3D 裝置，其中兩個通用 3D 裝置可用作 NMOS 裝置類型或 PMOS 裝置類型。流程 B 說明相互堆疊的兩個裝置，且其可包括一個通用裝置，其中一或多個 NMOS 或 PMOS 裝置係透過3D隔離而隔開。應注意，兩個裝置亦可在無 3D 隔離的情況下加以堆疊。在流程 C 中，說明具有 3D 隔離的 3D 反相器，其使用通用 3D 裝置但以電氣聯接(electrical hookup)界定裝置類型。可理解，上述流程可在不同類型的電路上加以組合俾涵蓋所有裝置及方法請求項。
圖1-12顯示流程A的各個中間步驟，流程A描述藉由3D隔離而分隔的兩個通用3D裝置，其中兩個通用3D裝置可用作NMOS裝置類型或PMOS裝置類型。本文之實施例可使得包括通用3D裝置的3D立式電晶體架構能夠用作NMOS裝置或PMOS裝置。
圖1顯示應用於堆疊在NMOS(或N型)通用裝置102上方的PMOS(或P型)通用裝置104的偏壓方案100。應注意，對於 NMOS 通用裝置 102 與 PMOS 通用裝置104而言，源極/汲極(S/D)及通道堆疊係相同的，但PMOS通用裝置104與NMOS通用裝置102的閘電極(或閘極結構)可為不同的。因此，閘電極可確立裝置類型。亦應注意，圖1中的閘電極區域係顯示為比實際電氣聯接更大。
如圖1所示，可透過隔離結構106將PMOS通用裝置104與NMOS通用裝置102間隔開。NMOS通用裝置102可包括形成於基板(未圖示)上方的第一源極/汲極(S/D)區域108、形成於第一S/D區域108上方的第一通道區域109、形成於第一通道區域109周圍的第一閘極結構110、以及形成於第一通道區域109上方的第二S/D區域112。PMOS通用裝置104可包括形成於隔離結構106上方的第三S/D區域114、形成於第三S/D區域114上方的第二通道區域115、形成於第二通道區域115周圍的第二閘極結構116、以及形成於第二通道區域 115 上方的第四 S/D 區域 118。
在一些實施例中，第一S/D區域108及第三S/D區域114可由相同的n型磊晶材料製成，第一通道區域109及第二通道區域115可由相同的本質磊晶材料(intrinsic epitaxial material)製成，第二S/D區域112及第四S/D區域118可基於相同的p型磊晶材料而形成。然而，第一閘極結構110及第二閘極結構116可基於具有不同功函數的不同材料而形成。
根據偏壓方案100，在NMOS通用裝置102中，可將正S/D電壓(例如V D)施加在第一S/D區域108上，可將正閘極電壓(例如V G)施加在第一閘極結構110上，並且可將第二S/D區域112接地(例如Vs等於零)。因此，第一S/D區域108可作為汲極端子，第二S/D區域112可作為源極端子，並且可形成流向基板(未圖示)的正通道電流(例如I 0)。在PMOS通用裝置104中，可將負S/D電壓(例如V D)施加在第四S/D區域118上，可將負閘極電壓(V G)施加在第二閘極結構116上，並且可將第三S/D區域114接地(例如Vs等於零)。因此，第四S/D區域118可作為汲極端子，第三S/D區域114可作為源極端子，並且可形成流動遠離基板(未圖示)的負通道電流。因此，如圖1所示，NMOS通用裝置102及PMOS通用裝置104可具有相似的結構，但可根據偏壓方案100中施加的偏置電壓而分別作為NMOS裝置及PMOS裝置。
根據一些實施例，圖2-12為用於製造通用裝置之第一製造流程(例如流程A)中的各個中間步驟的剖面圖。在圖2中，可在基板201上沉積介電層堆疊體200。在一範例中，基板201可為絕緣層上覆矽(SOI)基板，其可包括第一半導體層202、絕緣層204、及第二半導體層206。第一半導體層202及第二半導體層206可包含矽(Si)、鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、或鑽石。或者，第一半導體層202及第二半導體層206可包含化合物半導體及/或合金半導體，例如磷化矽(SiP)、碳化磷化矽(SiPC)、絕緣層上覆矽(SOI)結構、III-VI材料等或其組合。絕緣層204可由介電材料製成，例如氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、高K介電材料、碳化矽等或其組合。
介電層堆疊體200(或堆疊體200)可包括由各種介電材料製成的複數介電層。在圖2的例示實施例中，介電層堆疊體200可包括介電層208-228。可基於具有各自的蝕刻選擇性之至少三種不同的介電材料而形成堆疊體200。例如，介電層208、216、220、及228可由第一介電材料製成。介電層212及224可由第二介電材料製成。介電層210、214、222、及226可由第三介電材料製成。介電層218可基於第四介電材料而形成並且用作一中間層。在堆疊體200中，可進一步在介電層228上形成硬遮罩層230，其可用作後續製造步驟中的遮罩層。硬遮罩層230可為氮化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氮化鈦等，或其組合。
在一些實施例中，介電層相對於彼此而具選擇性，可蝕刻/去除一個膜層而不會蝕刻或去除其餘膜層。亦即，存在一或更多蝕刻劑及/或蝕刻條件，使得可藉由蝕刻處理蝕刻介電層之給定者而不會蝕刻(或顯著蝕刻)其他介電層。在堆疊體200中應用的例示性介電質配置可包括基於SiOx、基於SiOxNy、基於SiCxNy、基於高介電常數材料、基於低介電常數材料(例如SiCOH)、及基於高介電常數OxNy的氧化物。針對基於高介電常數材料的介電層，可調整元素以形成不同類型之具不同選擇性的高k介電層。蝕刻處理可為濕式蝕刻或乾式蝕刻。為了進一步增進選擇性選項，全濕式、全乾式、或濕式與乾式之組合亦為三種或更多材料的選擇性配置提供更多選項。
應注意，可藉由一隔離結構將兩個通用裝置隔開，該隔離結構可基於介電層(或中間層)218而形成。此外，可基於介電層224的第一高度L1及介電層212的第二高度L2而界定兩個通用裝置的通道長度。作為選項，第一高度L1及第二高度L2可為相同或不同的長度。
在各種實施例中，可藉由合適的沉積處理(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、電子束蒸發、濺鍍、擴散、或其任何組合)而沉積介電層208-228及硬遮罩層230之各者。
在圖3中，可施加圖案化處理以在硬遮罩層230上形成具有圖案的光阻層232。在一些實施例中，圖案化處理包括微影處理(例如，光微影或電子束微影)，其可更包含光阻塗佈(例如，旋塗式塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋乾及/或硬烘烤)、其他合適的微影技術、及/或其組合。光阻層232及硬遮罩層230可聯合而在形成圖案化之光阻層232之後施加於堆疊體200上的蝕刻處理期間用作一蝕刻遮罩。
蝕刻處理可為乾式蝕刻、濕式蝕刻、或其組合。蝕刻處理可基於光阻層232之圖案而在介電層堆疊體200中形成開口，從而可使基板201的第二半導體層206露出。在圖3的例示實施例中，提供兩個開口302及304。第一開口302可具有臨界尺寸(CD) D1，且第二開口304可具有CD D2。D1與D2可為相同或不同的。
在圖4中，可去除光阻層232，然後進行兩個通用裝置(或通用3D裝置)的磊晶(epi) (或磊晶(epitaxial))堆疊體形成步驟(藉由磊晶進行膜層生長)，其中未來的隔離係在兩個通用3D裝置之間。如圖4所示，可藉由磊晶生長而形成兩個磊晶堆疊體402及404。磊晶堆疊體之各者可包括由N+磊晶/本質磊晶/P+磊晶/本質磊晶/N+磊晶/本質磊晶/P+磊晶形成的堆疊體。在另一範例中，磊晶堆疊體之各者可包括由P+磊晶/本質磊晶/N+磊晶/本質磊晶/P+磊晶/本質磊晶/N+磊晶形成的堆疊體。為簡單和清楚起見，基於磊晶堆疊體402而提供後續製造步驟。
如圖4所示，磊晶堆疊體402可包括形成於基板201上方的第一N+磊晶層406、形成於第一N+磊晶層406上方且被介電層212圍繞的第一本質磊晶層408、形成於第一本質磊晶層408上方的第一P+磊晶層410、亦可為本質磊晶層且形成於第一P+磊晶層410上方的中間層412、形成於中間層412上方的第二N+磊晶層414、形成於第二N+磊晶層414上方的第二本質磊晶層416、以及形成於第二本質磊晶層416上方的第二P+磊晶層418。
在一些實施例中，N+磊晶層(例如406及414)可藉由原位沉積/摻雜處理而形成，其中可在沉積磊晶層的期間引入n型摻雜劑(例如磷)。亦可藉由結合磊晶生長處理及離子植入處理而形成N+磊晶層，其中磊晶層可先藉由磊晶生長處理而形成，並且藉由離子植入處理進行摻雜。類似地，P+磊晶層(例如，410及418)可藉由原位沉積/摻雜處理而形成(其中可在沉積磊晶層的期間引入p型摻雜劑(例如硼))、或者藉由結合磊晶生長處理及離子植入處理而形成。
在一些實施例中，第一N+磊晶層406及第一P+磊晶層410可分別用作第一S/D區域及第二S/D區域，且第一本質磊晶層408可用作形成於基板201上方之第一通用裝置的第一通道區域。第二N+磊晶層414及第二P+磊晶層418可分別用作第三S/D區域及第四S/D區域，且第二本質磊晶層416可用作堆疊於第一通用裝置上方之第二通用裝置的第二通道區域。
在圖5中，可在硬遮罩層230及第二P+磊晶層418上形成蝕刻遮罩(例如光阻層)506。隨後可施加蝕刻處理以蝕刻介電層堆疊體，俾形成沿著磊晶堆疊體之側壁設置的側壁結構。側壁結構可由介電層208-230形成。例如，磊晶堆疊體402可被側壁結構502圍繞，且磊晶堆疊體404可被側壁結構504圍繞，其中側壁結構502及504係由介電層208-228形成。蝕刻處理可允許接取通用裝置的未來的隔離結構、閘電極、及源極/汲極區域。
在圖6中，可去除蝕刻遮罩506，然後選用性地進行選擇性介電質沉積或生長。如圖6所示，可在第二P+磊晶層(例如418)上方選擇性地形成介電層602。介電層602可進一步沉積在基板201上。
在圖7中，替代性地，可去除蝕刻遮罩506並且可形成3D隔離結構(或隔離結構)420以延伸穿過中間層412。如圖7所示，可利用與用於形成介電層216及220之介電材料相同的介電材料來取代介電層(或中間層)218。介電材料可進一步延伸穿過中間層412以形成隔離結構420，其可設置於中間層412內。因此，第一P+磊晶層410與第二N+磊晶層414可透過隔離結構420而彼此間隔開。隔離結構420可藉由任何合適的技術而形成，例如2020年11月11日提交的美國專利申請案第17/094,947號中所描述的技術。
在圖8中，可藉由蝕刻處理去除介電層212及224，且隨後可選擇性地沉積高k層。如圖8所示，高k層422可選擇性地形成於第二P+磊晶層418上方。高k層422亦可選擇性地沉積於第一本質磊晶層408及第二本質磊晶層416的周圍。高k層422可進一步被設置在基板201上。在一些實施例中，高k層可包括HfO 2、ZrO 2、HfSiNO 2、ZrSiNO 2、Y 2O 3、Y 3O 4、Si 3N 4、TiO2、HfZrO、Ta 2O 3、HfSiO 4、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、氮氧化物(SiON)、其組合、或其他合適的材料。
在一些實施例中，高k層422可包括一或更多介電層。例如，高k層422可包括選擇性地沉積在第一本質磊晶層408及第二本質磊晶層416周圍的初始介電層、形成於初始介電層周圍的中間介電層、以及形成於中間介電層周圍的最終介電層。初始介電層可為SiO 2、Al 2O 3、Al 2O 3O xN y、SiO xN y等。中間層可為HfO 2、ZrO 2、HfSiNO 2、ZrSiNO 2、Y 2O 3、Y 3O 4、Si 3N 4等。最終介電層可為SiO 2、Al 2O 3等。可藉由ALD、PVD、CVD、氧化、擴散、及/或其他合適的沉積方法而形成高k層422。
圖9顯示在高k層422周圍形成閘電極堆疊體以完成通用裝置的製造。閘電極堆疊體可包括在高k層周圍的過渡堆疊體、以及在過渡堆疊體周圍的金屬堆疊體。應注意，圖 9 中顯示兩種不同的金屬閘電極堆疊體，其包括用於 NMOS 的金屬閘電極堆疊體及用於 PMOS 的金屬閘電極堆疊體。然而，例示實施例亦可包括僅用於NMOS的金屬閘電極或僅用於PMOS的金屬閘電極、或任何組合。一旦在磊晶堆疊體402及404中形成閘電極堆疊體，即可相應地形成兩個通用裝置堆疊體(或堆疊體)900A及900B。例如，堆疊體900A可包括堆疊在基板201上方的下部(或第一)通用裝置902及上部(或第二)通用裝置904。堆疊體900B可包括堆疊在基板201上方的下部(或第一)通用裝置906及上部(或第二)通用裝置908。在一些實施例中，可形成層間介電質(ILD)432以填充兩個通用裝置堆疊體900A與900B之間的間隙。ILD 432可包括SiO、SiN、SiON、SiCN等或其組合。
仍參照圖9，下部通用裝置902可包括第一閘電極(或閘極結構)，其包含圍繞第一通道區域(或第一本質磊晶層)408的高k層422、在高k層422之上且圍繞第一通道區域408的第一過渡堆疊體424、以及在第一過渡堆疊體424之上且圍繞第一通道區域408的第一金屬堆疊體426。第一過渡堆疊體424可包括TiN、TaN等。第一金屬堆疊體426可包括與NMOS相容的功函數層(例如TiC、AlTiC、AlTiO)、或其他合適的功函數層。第一金屬堆疊體426亦可包含一或更多襯墊(例如TiN)以及可由鎢、釕、鈷等製成的閘極填充層。
上部通用裝置904可包括圍繞第二通道區域(或第二本質磊晶層)416的第二閘電極(或閘極結構)。第二閘極結構可包括圍繞第二通道區域416的高k層422、在第二高k層422之上且圍繞第二通道區域416的第二過渡堆疊體428、以及在第二過渡堆疊體428之上且圍繞第二通道區域416的第二金屬堆疊體430。第二過渡堆疊體428可包括TiN、TaN等。第二金屬堆疊體430可包括與PMOS相容的功函數層(例如TiC、TiON、AlTiN、AlTiC、AlTiO)、或其他功函數層。第二金屬堆疊體430亦可包含一或更多襯墊(例如TiN)以及可由鎢、釕、鈷等製成的閘極填充層。
為了簡單和清楚起見，以上製造步驟係基於堆疊體900A而提供。應注意，堆疊體900B可具有與堆疊體900A類似的配置。
仍參照圖9，下部通用裝置902可包括形成於基板201上方的第一S/D區域(或第一N+磊晶層)406、位於第一S/D區域406上方的第一通道區域408、位於第一通道區域408上方的第二S/D區域(或第一P+磊晶層)410、以及位於第一S/D區域406與第二S/D區域410之間且圍繞第一通道區域408的第一閘極結構。隔離結構420可位於下部通用裝置902上方，並且進一步沿著基板201的頂表面延伸。上部通用裝置904可形成於隔離結構420上方並且經由隔離結構420而與下部通用裝置902間隔開。上部通用裝置904可包括位於隔離結構420上方的第三S/D區域(或第二N+磊晶層)414、位於第三S/D區域414上方的第二通道區域416、位於第二通道區域416上方的第四S /D 區域(或第二P+磊晶層)418、以及位於第三S/D區域414與第四S/D區域418之間且圍繞第二通道區域416的第二閘極結構。根據所施加的偏置電壓，下部通用裝置902可為NMOS裝置或PMOS裝置。根據所施加的偏置電壓，上部通用裝置904可為NMOS裝置或PMOS裝置。在圖9的例示實施例中，下部通用裝置902可為NMOS，且上部通用裝置904可為PMOS。因此，圖9圖示堆疊在NMOS之上的PMOS。
圖10顯示兩個通用裝置堆疊體900A及900B的替代性實施例。如圖10所示，兩個通用裝置堆疊體900A及900B可包括兩種不同的閘電極配置。根據閘電極配置，堆疊體900A係由PMOS(例如902)上疊PMOS(例如904)形成，且堆疊體900B係由NMOS(例如，906)上疊NMOS(例如908)形成。
圖 11 顯示具有兩種不同閘電極配置的另一選擇。堆疊體900A係由NMOS(例如902)上疊PMOS(例如904)形成，且堆疊體900B係由NMOS(例如906)上疊NMOS(例如908)形成。如可理解，可考量許多其他組合。
圖12顯示出堆疊體900A可由NMOS(例如902)上疊PMOS(例如904)形成，且堆疊體900B可由PMOS(例如906)上疊PMOS(例如908)形成。
圖13-23顯示用於製造通用裝置之第二製造流程(例如流程B)中的各個中間步驟的剖面圖。流程B顯示用於製造具有位於一或更多NMOS或PMOS裝置下方的通用裝置之裝置堆疊體的製造流程，其中通用裝置及一或更多NMOS或PMOS裝置可藉由3D隔離結構而隔開。在流程B的例示實施例中，裝置堆疊體包括位於堆疊體底部的通用裝置及位於堆疊體頂部的PMOS。當然，其他組合亦係可能的。流程B的另一例示實施例可包括形成一反相器，在通用裝置與一或更多NMOS或PMOS裝置之間未引入3D隔離結構。
在圖13中，可在基板1301上方形成介電層堆疊體(或堆疊體)1300。介電層堆疊體1300可包括複數介電層1308-1328及硬遮罩層1330。介電層1308-1328可類似於圖2中的介電層208-228。基板1301可包含第一半導體層1302、絕緣層1304、及第二半導體層1306，其類似於圖2中的基板201。此外，硬遮罩層1330可形成於介電層1328之上。硬遮罩層1330亦可類似於圖2中的硬遮罩層230。
在圖14中，可藉由塗佈光阻層1332以遮蔽堆疊體1300，並且藉由基於光阻層1332之圖案的蝕刻處理而蝕刻堆疊體1300。蝕刻處理可在堆疊體1300中形成開口(例如1402及1403)。開口可使基板1301露出。
在圖15中，可分別在所界定的開口1402及1404中生長磊晶堆疊體1502及1504。圖15顯示形成兩個磊晶堆疊體的範例，其中在該兩個磊晶堆疊體之間具有未來的隔離結構。磊晶堆疊體之各者可包括N+磊晶/本質磊晶/P+磊晶/本質磊晶/P+磊晶/本質磊晶/P+磊晶的堆疊體。例如，磊晶堆疊體1502可包括形成於基板1301上方的第一N+磊晶層1506、形成於第一N+磊晶層1506上方的第一本質磊晶層1508、形成於第一本質磊晶層1508上方的第一P+磊晶層1510、亦可為本質磊晶層且形成於第一P+磊晶層1510上方的中間層1512、形成於中間層1512上方的第二P+磊晶層1514、形成於第二P+磊晶層1514上方的第二本質磊晶層1516、以及形成於第二本質磊晶層1516上方的第三P+磊晶層1518。
在一些實施例中，第一N+磊晶層1506及第一P+磊晶層1510可分別作為第一S/D區域及第二S/D區域，且第一本質磊晶層1508可作為形成於基板1301上方之通用裝置的第一通道區域。第二P+磊晶層1514及第三P+磊晶層1518可分別作為第三S/D區域及第四S/D區域，且第二本質磊晶層1516可作為堆疊在通用裝置上之PMOS裝置的第二通道區域。
在圖16中，可執行蝕刻步驟以基於遮罩層1606而蝕刻堆疊體1300。蝕刻步驟可在磊晶通道(或磊晶堆疊體)1502及1504周圍留下一介電層環。該介電層環可作為分別沿著磊晶堆疊體1502及1504之側壁設置的側壁結構1602及1604。側壁結構1602及1604可由介電層1308-1330形成。
在一實施例中，如圖17所示，可去除遮罩層1606並且可操作選擇性介電質沉積或生長以在第二P+磊晶層(例如1518)上方選擇性地沉積介電層1702。介電層1702可進一步沉積在基板1301上。
在另一實施例中，如圖18所示，可去除遮罩層1606，並且可如圖7中所述地施行3D隔離結構1520。如圖18所示，可形成3D隔離結構(或隔離結構)1520以延伸穿過中間層1512。3D隔離結構1520可由與用於形成介電層1316及1320之介電材料相同的介電材料所製成。此外，介電層1318可由用於形成3D隔離結構1520的介電材料取代。
在圖19中，可去除介電層1702、介電層1312及1324，且隨後可選擇性地沉積高k層1522。如圖19所示，高k層1522可選擇性地形成於第二P+磊晶層1518上方。高k層1522亦可選擇性地沉積在第一本質磊晶層1508及第二本質磊晶層1516的周圍。高k層1522可進一步被設置在基板1301上。在一些實施例中，高k層可包括HfO 2、ZrO 2、HfSiNO 2、ZrSiNO 2、Y 2O 3、Y 3O 4、Si 3N 4、TiO2、HfZrO、Ta 2O 3、HfSiO 4、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、氮氧化物(SiON)、其組合、或其他合適的材料。
圖20顯示用以形成裝置堆疊體的完整閘電極堆疊體(或閘極結構)的實施例，該等裝置堆疊體包含N型通用裝置上疊PMOS。或者，裝置堆疊體可包括 NMOS及P型通用裝置。當然，裝置堆疊體可包含PMOS、NMOS、P型通用裝置、及N型通用裝置的其他組合。在圖20的例示實施例中，提供兩個裝置堆疊體2000A及2000B。裝置堆疊體之各者可包括位於相應N型通用裝置上方的相應PMOS。例如，裝置堆疊體2000A可包括N型通用裝置2002上疊PMOS 2004，且裝置堆疊體2000B可包括N型通用裝置2006上疊PMOS 2008。
N型通用裝置2002或2006可包括第一閘電極(或閘極結構)，其包括圍繞第一通道區域1508的高k層1522、在高k層1522之上且圍繞第一通道區域1508的第一過渡堆疊體1524、以及在第一過渡堆疊體1524之上且圍繞第一通道區域1508的第一金屬堆疊體1526。第一過渡堆疊體1524可包括TiN、TaN等。第一金屬堆疊體1526可包括與NMOS相容的功函數層(例如TiC、AlTiC、AlTiO)、或其他合適的功函數層。第一金屬堆疊體1526亦可包括一或更多襯墊(例如TiN)以及可由鎢、釕、鈷等製成的閘極填充層。
PMOS 2004或2008可包括圍繞第二通道區域1516的第二閘電極(或閘極結構)。第二閘極結構可包括圍繞第二通道區域1516的高k層1522、在第二高k層1522之上且圍繞第二通道區域1516的第二過渡堆疊體1528、以及在第二過渡堆疊體1528之上且圍繞第二通道區域1516的第二金屬堆疊體430。第二過渡堆疊體1528可包含TiN、TaN等。第二金屬堆疊體1530可包括與PMOS相容的功函數層，例如TiC、TiON、AlTiN、AlTiC、AlTiO、或其他功函數層。第二金屬堆疊體1530亦可包括一或更多襯墊(例如TiN)以及可由鎢、釕、鈷等製成的閘極填充層。
圖21顯示用以形成裝置堆疊體的完整閘電極堆疊體(或閘極結構)的實施例，該等裝置堆疊體包含被隔離結構隔開的P型通用裝置上疊NMOS。如圖21所示，提供兩個裝置堆疊體2100A及2100B。裝置堆疊體之各者可包括位於相應P型通用裝置之上的相應NMOS。例如，裝置堆疊體2100A可包含P型通用裝置2102上疊NMOS 2104，且裝置堆疊體2100B可包含P型通用裝置2106上疊NMOS 2108。P型通用裝置2102或2106可包含第一閘電極(或閘極結構)，其包括圍繞第一通道區域(或第一本質磊晶層)1508的高k層1522、在高k層1522之上且圍繞第一通道區域1508的第一過渡堆疊體1524、以及在第一過渡堆疊體1524之上且圍繞第一通道區域1508的第一金屬堆疊體1526。NMOS 2104 或 2108 可包含圍繞第二通道區域(或第二本質磊晶層)1516的第二閘電極(或閘極結構)。第二閘極結構可包括圍繞第二通道區域1516的高k層1522、在第二高k層1522之上且圍繞第二通道區域1516的第二過渡堆疊體1528、以及在第二過渡堆疊體1528之上且圍繞第二通道區域 1516的第二金屬堆疊體1530。
應注意，裝置堆疊體2100A或2100B可包括形成於基板1301上方的第一P+磊晶層1506、形成於第一P+磊晶層1506上方的第一本質磊晶層1508、形成於第一本質磊晶層1508上方的第一N+磊晶層1510、形成於第一N+磊晶層1510上方且被隔離結構1520隔開的中間層1512、形成於中間層1512上方的第二N+磊晶層1514、形成於第二N+磊晶層1514上方的第二本質磊晶層1516、以及形成於第二本質磊晶層1516上方的第三N+磊晶層1518。
圖22顯示基於N型通用裝置上疊PMOS而形成反相器的製造程序，其中3D隔離結構被省略。與圖20中的裝置堆疊體2000A及2000B相比，圖22中的裝置堆疊體2200A及2200B不包括3D隔離結構(例如1520)。因此，在2200A的堆疊體中，第一P+磊晶層1510與第二P+磊晶層1514係直接彼此連接。第一P+磊晶層1510可作為通用裝置2202的汲極端子，且第二P+磊晶層1514可作為PMOS 2204的源極端子。
圖 23 顯示基於 P 型通用裝置上疊NMOS而形成反相器的製造程序，其中3D隔離結構被省略。與圖21中的裝置堆疊體2100A及2100B相比，圖23中的裝置堆疊體(或堆疊體)2300A及2300B不包括3D隔離結構。因此，在堆疊體2300A中，第一N+磊晶層1510與第二N+磊晶層1514係直接彼此連接。
圖24-35顯示製造通用裝置之第三製造流程(例如流程C)中的各個中間步驟的剖面圖。流程 C 說明製造通用裝置堆疊體的製造流程，其中裝置類型係基於電聯接(或電偏壓)而加以定義。
如圖24-27所示，應用與圖13-16中之製造步驟類似的製造步驟。例如，在圖24中，可在基板2401上方形成介電層堆疊體(或堆疊體)2400。介電層堆疊體2400可包括複數介電層2408-2428及硬遮罩層2430。在圖25中，可藉由塗佈光阻層2432以遮蔽堆疊體2400，並且藉由基於光阻層2432之圖案的蝕刻處理而蝕刻堆疊體2400。蝕刻處理可在堆疊體2400中形成開口(例如2502及2503)。開口可使基板2401露出。在圖26中，可分別在所界定的開口2502及2504中生長磊晶堆疊體2602及2604。
磊晶堆疊體2602可包括形成於基板2401上方的第一N+磊晶層2606、形成於第一N+磊晶層2606上方的第一本質磊晶層2608、形成於第一本質磊晶層2608上方的第一P+磊晶層2610、亦可為本質磊晶層且形成於第一P+磊晶層2610上方的中間層2612、形成於中間層2612上方的第二N+磊晶層2614、形成於第二N+磊晶層2614上方的第二本質磊晶層2616、以及形成於第二本質磊晶層2616上方的第二P+磊晶層2618。應注意，第一P+磊晶層2610及第二P+磊晶層2618可由SiGe製成。第二本質磊晶層2616可由SiGe或Ge磊晶層製成而未經摻雜。
在圖27中，可執行蝕刻步驟以基於遮罩層2706而蝕刻堆疊體2400。蝕刻步驟可形成分別沿著磊晶堆疊體2602及2604之側壁設置的側壁結構2702及2704。側壁結構2702及2704可由介電層2408-2430形成。
在圖28中，可在基板2401之未受遮蔽的基板區域中植入n型摻雜劑。如圖28所示，可在基板2401中的第二半導體層2406之未經覆蓋區域中形成摻雜區域2802-2806。
圖29顯示遮罩去除然後在半導體材料上進行介電質的選擇性沉積或選擇性生長。如圖29所示，可去除遮罩層2706，並且可操作選擇性介電質沉積或生長以在第二P+磊晶層(例如2618)上方選擇性地沉積介電層2902。介電層2902可進一步沉積在基板2401的摻雜區域2802-2806上。
圖30顯示藉由形成介電質以將垂直通道(或磊晶堆疊體)隔離成兩個通道而進行的半導體材料之垂直通道(或磊晶堆疊體)內之隔離。如圖30所示，可形成3D隔離結構2620以延伸穿過中間層2612。3D隔離結構2620可由與用於形成介電層2416及2420之介電材料相同的介電材料所製成。此外，可將介電層2418替換為用以形成3D隔離結構2620的介電材料。
圖 31 顯示去除介電層然後進行高k沉積。如圖31所示，可將介電層2902、介電層2412及2424去除，且隨後可選擇性地沉積高k層2622。高k層2622可選擇性地形成於第二P+磊晶層2618上方。高k層2622亦可選擇性地沉積在第一本質磊晶層2608及第二本質磊晶層2616的周圍。高k層2622可進一步被設置在基板2401上。
圖 32 顯示具有兩種不同金屬閘極堆疊體選項之完成的閘電極堆疊體，其造成NMOS(或 N 型通用裝置)上疊PMOS(或P型通用裝置)。如圖32所示，提供兩個裝置堆疊體3200A及3200B。裝置堆疊體之各者可包括位於相應NMOS(或N型通用裝置)上方的相應PMOS(或P型通用裝置)。例如，裝置堆疊體3200A可包括NMOS/N型通用裝置3202上疊PMOS/P型通用裝置3204，且裝置堆疊體3200B可包括NMOS/N 型通用裝置3206上疊PMOS/P型通用裝置3208。
NMOS/N型通用裝置3202或3206可包含第一閘電極(或閘極結構)，其包括圍繞第一通道區域2608的高k層2622、在高k層2622之上且圍繞第一通道區域2608的第一過渡堆疊體2624。第一過渡堆疊體2624可包含TiN、TaN等。應注意，在圖32中，第一金屬堆疊體並未沉積在第一過渡堆疊體2624之上。因此，間隙3210可位在介電層2410與2414之間且圍繞第一過渡堆疊體2624。
PMOS/P型通用裝置3204或3208可包括圍繞第二通道區域2616的第二閘電極(或閘極結構)。第二閘極結構可包括圍繞第二通道區域2616的高k層2622、在第二高k層2622之上且圍繞第二通道區域2616的第二過渡堆疊體2628、以及在第二過渡堆疊體2628之上且圍繞第二通道區域2616的第二金屬堆疊體2630。第二過渡堆疊體2628可包含TiN、TaN等。第二金屬堆疊體2630可包括與PMOS相容的功函數層，例如TiC、TiON、AlTiN、AlTiC、AlTiO、或其他功函數層。第二金屬堆疊體2630亦可包含一或更多襯墊(例如TiN)以及可由鎢、釕、鈷等製成的閘極填充層。
圖 33 顯示金屬沉積然後進行蝕刻以填充NMOS/N型通用裝置。金屬可為Ru、W、Mo、或其他用於NMOS/N型通用裝置之功函數的可相容金屬。如圖33所示，可沉積金屬層以填充間隙3210，從而可在第一過渡堆疊體2624之上且在第一通道區域2608周圍形成第一金屬堆疊體2626。第一金屬堆疊體2626亦可包含與NMOS相容的功函數層，例如TiC、AlTiC、AlTiO、或其他合適的功函數層。功函數層可與第一過渡堆疊體2624相接觸。第一金屬堆疊體2626亦可包含位於金屬層與功函數層之間的一或更多襯墊(例如TiN)。
圖34顯示去除介電層然後在未經覆蓋的矽區域上形成矽化物，接著進行介電質沉積和蝕刻。應注意，反相器通道的 Vout 區域可與矽化物層搭接。如圖34所示，可去除介電層2408、2416、及2420。隨後，可在第二P+磊晶層2618以及基板的未覆蓋區域上選擇性地沉積矽化物層3402。矽化物層3402可形成於介電層2414與2422之間。矽化物層3402可進一步被設置在第一P+磊晶層2610、中間層2612、及第二N+磊晶層2614的周圍。因此，第一P+磊晶層2610與第二N+磊晶層2614可彼此連接。
根據本揭示內容的一些實施例，矽化物層可包括鎳矽化物、鈦矽化物、鈷矽化物等。矽化物區域的厚度可在約2 nm至約8 nm之間的範圍內。
可形成ILD 2632以填充兩個通用裝置堆疊體3200A與3200B之間的間隙。ILD 2632可包括SiO、SiN、SiON、SiCN等或其組合。此外，可施加圖案化處理以在ILD 2632中形成複數互連開口(未圖示)。互連開口可使圖34中之裝置的S/D區域及閘極結構露出。圖案化處理可包括光微影處理及蝕刻處理。光微影處理可在ILD 2632上形成帶有圖案的光阻層。蝕刻處理可進一步將光阻層的圖案轉移至ILD 2632中，以形成複數互連開口。隨後可將金屬層沉積於互連開口中，以形成複數互連結構。可使互連結構連接至圖34中之裝置的S/D區域及閘極結構。偏置電壓可因此透過互連結構而施加在裝置的S/D區域及閘極結構上。
圖 35 顯示一橫截面，其帶有連接至源極、汲極和閘極以及電源的完整金屬連接(或互連結構)。如圖35所示，第一互連結構3502可連接至NMOS/N型通用裝置3202的第一閘電極及PMOS/P型通用裝置3204的第二閘電極。第二互連結構3504可連接至第二P+磊晶層2618，其可作為PMOS/P型通用裝置3204的汲極端子。第三互連結構3506可經由矽化物層3402而耦合至NMOS/N型通用裝置3202的第一P+磊晶層2610、以及PMOS/P型通用裝置3204的第二N+磊晶層2614。根據所施加的偏置電壓，第一P+磊晶層2610可作為NMOS/N型通用裝置3202的汲極端子，且第二N+磊晶層2614可作為PMOS/P型通用裝置3204的源極端子。此外，第四互連結構3514可經由矽化物層3402而耦合至NMOS/N型通用裝置3202的第一N+磊晶層2606。第一N+磊晶層2606可作為NMOS/N型通用裝置3202的源極端子。
在圖35的實施例中，可將輸入電壓Vin施加至第一互連結構3502，可將汲極電源電壓Vdd施加至第二互連結構3504，可將輸出電壓Vout施加至第三互連結構3506，並且可將​​源極電源電壓Vss施加至第四互連結構3514。因此，根據上述施加電壓，可基於PMOS/P型通用裝置3204及NMOS/N型通用裝置3202而實現一反相器。
類似地，可將輸入電壓Vin施加至互連結構3508，可將Vdd施加於互連結構3510上，可將Vout施加至互連結構3512，並且可將Vss​​施加至互連結構3516。因此，根據上述施加電壓，可基於PMOS/P型通用裝置3208及NMOS/N型通用裝置3206而形成另一反相器。
在前述中，已提出特定細節，例如處理系統之特定幾何以及其中所使用之各種元件及處理之敘述。然而，吾人應了解，本文之技術可實行於不同於這些特定細節之其他實施例，且此等細節係用於解釋之目的而非用以設限制。本文揭露之實施例已參照附圖敘述。同樣地，為了作解釋，已提到特定數目、材料、及配置以供徹底理解。然而，在無這些特定細節的情況下，亦可能實行實施例。實質上具有相同功能性結構之元件係由類似的參考符號表示，因此可能省略所有多餘的敘述。
已將各種技術描述為多重的分散操作以協助理解各實施例。不應將描述之順序解釋為隱含有這些操作必須係順序相依之意。這些操作確實並不需依描述之順序執行。所述之操作可依不同於所述之實施例的順序執行。在額外之實施例中，可執行各種額外之操作及/或可省略所述之操作。
本文所提及之「基板」或「目標基板」基本上指涉依據本發明受處理之物體。該基板可包含任何材料部分或元件之結構，特別係半導體或其他電子元件，以及可係例如一基底基板結構，如半導體晶圓、標線片，或是在基底基板結構之上方或覆蓋其上之膜層例如一薄膜。因此，基板並不限於任何特定基底結構、基底層或覆蓋層、經圖案化或未經圖案化，而係考量包含任何此類膜層或基底結構，以及任何膜層及/或基底結構之組合。該敘述可參考基板之特定類型，但僅為了說明之目的。
熟悉本技藝者亦將理解，可對前述之該技術之操作做出許多變化，而依然能達到本發明之相同目的。本發明之範圍擬包含此類變化。因此，不擬將本發明之實施例之以上敘述視為限制性者。而擬將對於本發明之實施例的任何限制於以下申請專利範圍說明。
100:偏壓方案 102:NMOS通用裝置 104:PMOS通用裝置 106:隔離結構 108:第一源極/汲極(S/D)區域 109:第一通道區域 110:第一閘極結構 112:第二源極/汲極(S/D)區域 114:第三源極/汲極(S/D)區域 115:第二通道區域 116:第二閘極結構 118:第四源極/汲極(S/D)區域 200:堆疊體 201:基板 202:第一半導體層 204:絕緣層 206:第二半導體層 208:介電層 210:介電層 212:介電層 214:介電層 216:介電層 218:介電層 220:介電層 222:介電層 224:介電層 226:介電層 228:介電層 230:硬遮罩層 232:光阻層 302:開口 304:開口 402:磊晶堆疊體 404:磊晶堆疊體 406:第一N+磊晶層 408:第一本質磊晶層 410:第一P+磊晶層 412:中間層 414:第二N+磊晶層 416:第二本質磊晶層 418:第二P+磊晶層 420:隔離結構 422:高k層 424:第一過渡堆疊體 426:第一金屬堆疊體 428:第二過渡堆疊體 430:第二金屬堆疊體 502:側壁結構 504:側壁結構 506:蝕刻遮罩 602:介電層 900A:堆疊體 900B:堆疊體 902:下部通用裝置 904:上部通用裝置 906:下部通用裝置 908:上部通用裝置 1300:堆疊體 1301:基板 1302:第一半導體層 1304:絕緣層 1306:第二半導體層 1308:介電層 1312:介電層 1316:介電層 1318:介電層 1320:介電層 1324:介電層 1328:介電層 1330:硬遮罩層 1332:光阻層 1402:開口 1403:開口 1404:開口 1502:磊晶堆疊體 1504:磊晶堆疊體 1506:第一N+磊晶層 1508:第一本質磊晶層 1510:第一P+磊晶層 1512:中間層 1514:第二P+磊晶層 1516:第二本質磊晶層 1518:第三P+磊晶層 1520:3D隔離結構 1522:高k層 1524:第一過渡堆疊體 1526:第一金屬堆疊體 1528:第二過渡堆疊體 1530:第二金屬堆疊體 1602:側壁結構 1604:側壁結構 1606:遮罩層 1702:介電層 2000A:裝置堆疊體 2000B:裝置堆疊體 2002:N型通用裝置 2004:PMOS 2006:N型通用裝置 2008:PMOS 2100A:裝置堆疊體 2100B:裝置堆疊體 2102:P型通用裝置 2104:NMOS 2106:P型通用裝置 2108:NMOS 2200A:裝置堆疊體 2200B:裝置堆疊體 2202:通用裝置 2204:PMOS 2300A:堆疊體 2300B:堆疊體 2400:堆疊體 2401:基板 2406:第二半導體層 2408:介電層 2410:介電層 2412:介電層 2414:介電層 2416:介電層 2418:介電層 2420:介電層 2422:介電層 2424:介電層 2430:硬遮罩層 2432:光阻層 2502:開口 2503:開口 2504:開口 2602:磊晶堆疊體 2604:磊晶堆疊體 2606:第一N+磊晶層 2608:第一本質磊晶層 2610:第一P+磊晶層 2612:中間層 2614:第二N+磊晶層 2616:第二本質磊晶層 2618:第二P+磊晶層 2620:隔離結構 2622:高k層 2624:第一過渡堆疊體 2626:第一金屬堆疊體 2628:第二過渡堆疊體 2630:第二金屬堆疊體 2632:ILD 2702:側壁結構 2704:側壁結構 2706:遮罩層 2802:摻雜區域 2804:摻雜區域 2806:摻雜區域 2902:介電層 3200A:堆疊體 3200B:堆疊體 3202:NMOS/N型通用裝置 3204:PMOS/P型通用裝置 3206:NMOS/N型通用裝置 3208:PMOS/P型通用裝置 3210:間隙 3402:矽化物層 3502:第一互連結構 3504:第二互連結構 3506:第三互連結構 3508:互連結構 3510:互連結構 3512:互連結構 3514:第四互連結構 3516:互連結構
本揭示內容之態樣在結合附圖閱覽時可從以下詳細說明最佳地加以理解。應注意，根據該產業中的標準做法，各種特徵並未按比例繪製。事實上，為了討論的清楚起見，可任意增加或減少各種特徵的尺寸。
根據某些實施例，圖1為兩個通用裝置之垂直堆疊體的示意圖。
根據某些實施例，圖2-12為用於製造通用裝置之第一製造流程中的各個中間步驟的剖面圖。
根據某些實施例，圖13-23為用於製造通用裝置之第二製造流程中的各個中間步驟的剖面圖。
根據某些實施例，圖24-35為用於製造通用裝置之第三製造流程中的各個中間步驟的剖面圖。
2401:基板
2606:第一N+磊晶層
2610:第一P+磊晶層
2614:第二N+磊晶層
2618:第二P+磊晶層
2626:第一金屬堆疊體
2630:第二金屬堆疊體
2632:ILD
3200A:堆疊體
3200B:堆疊體
3202:NMOS/N型通用裝置
3204:PMOS/P型通用裝置
3206:NMOS/N型通用裝置
3208:PMOS/P型通用裝置
3402:矽化物層
3502:第一互連結構
3504:第二互連結構
3506:第三互連結構
3508:互連結構
3510:互連結構
3512:互連結構
3514:第四互連結構
3516:互連結構

Claims (20)

  1. 一種半導體裝置，包含： 第一通用裝置，其係形成於一基板上方，該第一通用裝置包含形成於該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構； 隔離結構，其係位於該第一通用裝置上方，該隔離結構進一步沿著該基板的頂表面延伸；以及 第二通用裝置，其係形成於該隔離結構上方且係經由該隔離結構而與該第一通用裝置間隔開，該第二通用裝置包含位於該隔離結構上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構，其中： 該第一通用裝置為下列其中一者：根據第一施加偏置電壓的第一n型電晶體、以及根據第二施加偏置電壓的第一p型電晶體，並且 該第二通用裝置為下列其中一者：根據第三施加偏置電壓的第二n型電晶體、以及根據第四施加偏置電壓的第二p型電晶體。
  2. 如請求項1之半導體裝置，其中： 該第一通道區域係進一步平行於該基板之頂表面而定位，使得流經該第一通道區域的第一電流係垂直於該基板之頂表面，並且 該第二通道區域係進一步平行於該基板之頂表面而定位，使得流經該第二通道區域的第二電流係垂直於該基板之頂表面。
  3. 如請求項1之半導體裝置，其中： 該第一S/D區域及該第三S/D區域係由相同的n型磊晶材料製成， 該第二S/D區域及該第四S/D區域係由相同的p型磊晶材料製成，並且 該第一通道區域及該第二通道區域係由相同的本質磊晶材料製成。
  4. 如請求項1之半導體裝置，其中： 該第一閘極結構包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體，並且 該第二閘極結構包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體，其中： 該第一高k層及該第二高k層係由相同的高k材料製成， 該第一過渡堆疊體及該第二過渡堆疊體係由相同的過渡層製成，並且 該第一金屬堆疊體及該第二金屬堆疊體係由不同的金屬層製成。
  5. 如請求項1之半導體裝置，其中： 該第一閘極結構包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體，並且 該第二閘極結構包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體，其中： 該第一高k層及該第二高k層係由相同的高k材料製成， 該第一過渡堆疊體及該第二過渡堆疊體係由相同的過渡層製成，並且 該第一金屬堆疊體及該第二金屬堆疊體係由相同的金屬層製成。
  6. 一種半導體裝置，包含： 一通用裝置，其係形成於一基板上方，該通用裝置包含形成於該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構；以及 一電晶體，其係形成於該通用裝置上方，該電晶體包含位於該通用裝置上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構，其中： 該通用裝置為下列其中一者：根據第一施加偏置電壓的n型電晶體、以及根據第二施加偏置電壓的p型電晶體。
  7. 如請求項6之半導體裝置，更包含： 一隔離結構，其係位於該通用裝置與該電晶體之間，使得該通用裝置與該電晶體係經由該隔離結構而彼此間隔開。
  8. 如請求項6之半導體裝置，其中： 該第一S/D區域係由n型磊晶材料製成， 該第二S/D區域、該第三S/D區域、及該第四S/D區域係由相同的p型磊晶材料製成，並且 該第一通道區域及該第二通道區域係由相同的本質磊晶材料製成。
  9. 如請求項6之半導體裝置，其中： 該第一S/D區域係由p型磊晶材料製成， 該第二S/D區域、該第三S/D區域、及該第四S/D區域係由相同的n型磊晶材料製成，並且 該第一通道區域及該第二通道區域係由相同的本質磊晶材料製成。
  10. 如請求項6之半導體裝置，其中： 該第一閘極結構包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體，並且 該第二閘極結構包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體，其中： 該第一高k層及該第二高k層係由相同的高k材料製成， 該第一過渡堆疊體及該第二過渡堆疊體係由相同的過渡層製成，並且 該第一金屬堆疊體及該第二金屬堆疊體係由不同的金屬層製成。
  11. 一種半導體裝置，包含： 第一通用裝置，其係形成於一基板上方，該第一通用裝置包含位在該基板上方的第一源極/汲極(S/D)區域、在該第一S/D區域上方的第一通道區域、在該第一通道區域上方的第二S/D區域、以及位於該第一S/D區域與該第二S/D區域之間且圍繞該第一通道區域的第一閘極結構； 隔離結構，其係位於該第一通用裝置上方，該隔離結構進一步沿著該基板的頂表面延伸； 第二通用裝置，其係形成於該隔離結構上方且係經由該隔離結構而與該第一通用裝置間隔開，該第二通用裝置包含位於該隔離結構上方的第三S/D區域、在該第三S/D區域上方的第二通道區域、在該第二通道區域上方的第四S/D區域、以及位於該第三S/D區域與該第四S/D區域之間且圍繞該第二通道區域的第二閘極結構；以及 矽化物層，其係位於該第一閘極結構與該第二閘極結構之間，且係進一步圍繞該第二S/D區域及該第三S/D區域，使得該第二S/D區域係耦合至該第三S/D區域，其中： 該第一通用裝置為下列其中一者：根據第一施加偏置電壓的第一n型電晶體、以及根據第二施加偏置電壓的第一p型電晶體，並且 該第二通用裝置為下列其中一者：根據第三施加偏置電壓的第二n型電晶體、以及根據第四施加偏置電壓的第二p型電晶體。
  12. 如請求項11之半導體裝置，其中： 該第一S/D區域及該第三S/D區域係由相同的n型磊晶材料製成，並且 該第二S/D區域及該第四S/D區域係由相同的p型磊晶材料製成。
  13. 如請求項11之半導體裝置，其中： 該第一通道區域係由第一本質磊晶材料製成，並且 該第二通道區域係由第二本質磊晶材料製成。
  14. 如請求項11之半導體裝置，其中： 該第一閘極結構包含圍繞該第一通道區域而定位的第一高k層、位在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及設置在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體，並且 該第二閘極結構包含圍繞該第二通道區域而定位的第二高k層、位在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及設置在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體，其中： 該第一高k層及該第二高k層係由相同的高k材料製成， 該第一過渡堆疊體及該第二過渡堆疊體係由相同的過渡層製成，並且 該第一金屬堆疊體及該第二金屬堆疊體係由不同的金屬層製成。
  15. 一種製造半導體裝置的方法，包含： 在半導體基板的第一層上形成介電層堆疊體，該介電層堆疊體包含由至少三種不同介電材料製成的膜層，該至少三種不同介電材料具有各自的蝕刻選擇性，該等膜層的中間層係由該至少三種不同介電材料中之一者所製成並且係設置在該介電層堆疊體的中間位置； 在該介電層堆疊體中形成開口，使得該半導體基板的該第一層露出； 在該開口內磊晶生長通道材料堆疊體，以形成自該半導體基板的該第一層延伸的垂直通道； 蝕刻該介電層堆疊體以形成沿著該垂直通道之側壁設置的側壁結構，該側壁結構係由該至少三種不同介電材料的膜層所形成； 將該垂直通道劃分成彼此隔離的下部通道及上部通道；以及 形成基於該下部通道的下部通用裝置及基於該上部通道的上部通用裝置，其中： 該下部通用裝置為下列其中一者：根據第一偏置電壓的第一n型電晶體、以及根據第二偏置電壓的第一p型電晶體，並且 該上部通用裝置為下列其中一者：根據第三偏置電壓的第二n型電晶體、以及根據第四偏置電壓的第二p型電晶體。
  16. 如請求項15之製造半導體裝置的方法，其中磊晶生長該通道材料堆疊體之步驟包含： 在該半導體基板的該第一層上方形成第一源極/汲極(S/D)區域； 在該第一S/D區域上方形成第一通道區域； 在該第一通道區域上方形成第二S/D區域； 在該第二S/D區域上方形成本質層，該本質層係被該中間層所包圍； 在該本質層上方形成第三S/D區域； 在該第三S/D區域上方形成第二通道區域；以及 在該第二通道區域上方形成第四S/D區域。
  17. 如請求項16之製造半導體裝置的方法，其中蝕刻該介電層堆疊體之步驟更包含： 在該介電層堆疊體中且在該垂直通道周圍形成渠溝，其中： 該渠溝使得該半導體基板的該第一層露出，並且形成沿著該垂直通道之側壁設置的該側壁結構，以及 該垂直通道係被該側壁結構所包圍。
  18. 如請求項17之製造半導體裝置的方法，其中將該垂直通道劃分之步驟更包含： 藉由在該側壁結構中將該中間層替換為一隔離結構而形成該隔離結構，該隔離結構進一步延伸穿過該垂直通道的該本質層，以將該垂直通道分隔為該下部通道及該上部通道，其中： 該下部通道包含該第一S/D區域、該第一通道區域、及該第二S/D區域，並且 該上部通道包含該第三S/D區域、該第二通道區域、及該第四S/D區域。
  19. 如請求項18之製造半導體裝置的方法，其中形成基於該下部通道的該下部通用裝置及基於該上部通道的該上部通用裝置之步驟更包含： 移除該等膜層之設置在該第一通道區域周圍的第一介電層、及該等膜層之設置在該第二通道區域周圍的第二介電層； 在該第一通道區域周圍形成第一閘極結構，該第一閘極結構包括圍繞該第一通道區域的第一高k層、在該第一高k層之上且圍繞該第一通道區域的第一過渡堆疊體、以及在該第一過渡堆疊體之上且圍繞該第一通道區域的第一金屬堆疊體；以及 在該第二通道區域周圍形成第二閘極結構，該第二閘極結構包括圍繞該第二通道區域的第二高k層、在該第二高k層之上且圍繞該第二通道區域的第二過渡堆疊體、以及在該第二過渡堆疊體之上且圍繞該第二通道區域的第二金屬堆疊體，其中： 該第一高k層及該第二高k層係由相同的高k材料製成， 該第一過渡堆疊體及該第二過渡堆疊體係由相同的過渡層製成，並且 該第一金屬堆疊體及該第二金屬堆疊體係由不同的金屬層製成。
  20. 如請求項16之製造半導體裝置的方法，其中： 該第一S/D區域及該第三S/D區域係由相同的n型磊晶材料製成， 該第二S/D區域及該第四S/D區域係由相同的p型磊晶材料製成，並且 該第一通道區域及該第二通道區域係由相同的本質磊晶材料製成。
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