TW202226345A - 用於高性能邏輯的多數個3d垂直cmos裝置 - Google Patents

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Abstract

本文的技術包含用於製造垂直通道電晶體之垂直堆疊的方法。垂直通道可由初始磊晶結構製成，並且在數個位置處電性隔離以將結構分割為複數的獨立垂直通道。技術允許調整PMOS與NMOS通道組成以及通道幾何形狀，以匹配驅動電流，從而提供先進電路調整。有優勢地，針對各類型的磊晶材料可實施一製程步驟以在相應源極/汲極區域之中摻雜磊晶材料。

Description

用於高性能邏輯的多數個3D垂直CMOS裝置
[相關申請案的交互參照] 本揭露主張以下優先權：美國臨時專利申請案第63/085,547號，申請於西元2020年9月30日；以及美國非臨時專利申請案第17/335,563號，申請於西元2021年6月1日，上述申請案的全部內容藉由引用全部納入於此。
本揭露關聯於微電子裝置，包含半導體裝置、電晶體、及積體電路，包含微製造方法。
本文提供的先前技術章節係用於大致呈現本揭露之背景為目的。在此先前技術章節中敘述的範圍內目前列名發明者之作品，以及在申請時點可能不適格為先前技術的實施方法之態樣，既不明確亦不暗含地被承認為對抗本揭露案的先前技術。
在半導體裝置的製造之中（例如特別在微觀或奈米尺度上），執行了各種不同的製造過程，諸如膜形成沉積、蝕刻遮罩生產、圖案化、材料蝕刻及移除、及摻雜處理。這些製程重複地實施以在一基板之上形成期待的半導體裝置元件。在微加工的情況下，電晶體被產生在一平面之中，有著在主動裝置平面上方形成的佈線/金屬化，並且因此表徵為二維（2D）電路或2D製造。微縮努力大大地增加了在2D電路之中每單位面積的電晶體數量，而隨著微縮進入個位數奈米的半導體裝置製造節點，這些微縮努力遭遇了更大的挑戰。半導體裝置製造商表現了對3維（3D）半導體電路的渴望，其中電晶體被堆疊在彼此的頂部之上。
3D集成，即複數裝置的垂直堆疊，目的為藉由就體積而非面積增加電晶體密度而克服這些微縮限制。儘管裝置堆疊已由採用3D NAND之快閃記憶體工業而成功地展示及實現，但應用於隨機邏輯設計係更困難的。因此，用於邏輯晶片（例如，CPU（中央處理單元）、GPU（圖像處理單元）、FPGA（場可程式化閘極陣列）、及SoC（系統單晶片））的3D集成係期望的。
本揭露關聯於半導體裝置，包含：一第一電晶體，設置於一基板之上並且包含一第一通道，流經該第一通道的電流係垂直於該基板一表面；以及一第二電晶體，設置於該第一電晶體頂上並且包含一第二通道，流經該第二通道的電流係垂直於該基板之該平面，其中該第一電晶體及該第二電晶體形成一第一堆疊，該第一電晶體之該第一通道之長度係由該第一電晶體中之一第一介電層之厚度所界定，且該第二電晶體之該第二通道之長度係由該第二電晶體中之一第二介電層之厚度所界定。
本揭露額外關聯於一種製造半導體裝置之方法，包含：在包含一半導體材料的一基板之一表面之上形成一多層堆疊，該多層堆疊包含複數的介電層，該複數的介電層具有至少三種不同的介電材料，該等介電材料有著與彼此不同的蝕刻選擇性，該複數介電層之一第一介電層具有對應於第一通道長度的第一厚度，並且該複數介電層之第二介電層具有對應於第二通道長度的第二厚度；形成至少一開口，穿過該多層堆疊至該基板之該半導體材料之第一層；於該至少一開口之中磊晶成長一以上通道材料以形成通道，使得流經該通道的電流係垂直於該基板之該表面而流動；以及將該一以上通道材料周圍的該複數介電層之部分移除，但不移除緊鄰於在該至少一開口中之該複數介電層之部分，以形成環繞該複數介電層的側壁結構。
應注意到此「發明內容」章節未指定本揭露或發明申請專利範圍的全部實施例及/或增加新穎態樣。而是，此「發明內容」僅提供不同實施例以及相對應新穎點的初步討論。對於本發明及實施例之額外細節及/或可能觀點，讀者可參見「實施方式」章節及本揭露的相對應圖示的以下進一步討論。
以下揭露提供許多不同的實施例、或示例，以實現所提供申請標的之不同特徵。構件及佈置之特定示例敘述於下文以簡化本揭露。當然，這些僅係示例且不旨在為限制性的。舉例而言，在以下敘述之中於第二特徵部上方或之上的第一特徵部之形成可能包含其中第一及第二特徵部以直接接觸的方式加以形成的實施例，並且可能亦包含其中額外特徵部可能形成在該第一及第二特徵部之間的實施例，使得該第一及第二特徵部可能不直接接觸。此外，本揭露可能在各種不同示例之中重複參考數字及/或字母。此重複係為了簡潔及清晰之目的，並且其自身不代表所討論的各種不同實施例及/或配置之間的關係。進一步而言，如「頂」、「底」、「下方」、「以下」、「下」、「上方」、「上」及相似者等空間相對術語可能在此為了敘述之容易而用於敘述如圖之中繪示的一元件或特徵部對另外的元件或特徵部的關係。該等空間關係術語係旨在包含除了圖中顯示的取向之外，裝置在使用或操作中的不同取向。該等設備可能以其他方式取向（轉動90度或其他取向）並且在此使用的空間相對敘述符可能相似地據此加以詮釋。
如本文討論的不同步驟之討論順序已為了清晰目的加以呈現。通常而言，這些步驟可以任何合適的順序加以實施。此外，儘管本文的不同特徵、技術、配置等等每一者可能在此揭露內容之不同地方之中討論，該等概念每一者可獨立於彼此或與彼此組合而執行。因此，本發明可以不同方式實施或審視。
本文所述者為3D互補式金屬-氧化物-半導體（CMOS）裝置及方法。實施例包含垂直通道電晶體之垂直堆疊。垂直通道可由初始磊晶結構加以製造，並且在數個位置電性隔離以將該結構分割為複數的獨立垂直通道。實施例允許不同的通道長度，其高度地有利於單石地製造3D或堆疊裝置。本文所述技術允許調整PMOS及NMOS通道組成及通道幾何形狀以匹配驅動電流，從而提供先進電路調整。源極/汲極（S/D）裝置之行可具有用於整個垂直堆疊的磊晶（通常稱為「epi」）成長。再者，互補式場效電晶體（CFET）以及n型金屬-氧化物-半導體（NMOS）或p型金屬-氧化物-半導體（PMOS）電路與S/D元件之任何組合可使用本文所述技術達成。藉由組合依序成長的磊晶層，可製造複數堆疊裝置。
本文實施例包含可為N個電晶體高的垂直通道電晶體之垂直堆疊。亦即任意數量N的電晶體高。S/D形成可使用一個製程步驟加以執行，即便在橫跨該基板的不同位置之中有著不同類型的電晶體。任何半導體材料可用於此三個磊晶區域，其可界定該通道區域，以最佳化裝置性能。CFET堆疊可與所有可能的3D邏輯電晶體組合加以組合或整合，以實現緊密接近的電路元件，進而實現高速及最佳佈局。實施例包含以本文所述技術製作的全部的必要邏輯與記憶體電路元件（NMOS、PMOS、反向器、二極體等）。
現在將參考附隨圖示而敘述實施例。
在一示例之中，垂直通道可以磊晶成長為有著三個磊晶區域以及有著一個相鄰介電堆疊。在相同示例之中，該介電堆疊包含五種材料，有著二個以上通道長度用於不同的CMOS裝置。亦即，不同的CMOS裝置可包含不同直徑之通道。各堆疊可包含N個不同的通道長度及直徑或橫剖面積，其中不同的磊晶堆疊用於各裝置區域。實施例允許形成CFET裝置或3D或堆疊裝置類型之任何組合。3D電晶體之個數可為N。在此示例之中，不同的3D CMOS裝置之組合可使用本文所述技術加以達成。
現在參考圖示，圖1係根據本揭露之實施例的包含不同介電類型之沉積層之橫剖面基板段。在一實施例之中，如見於圖1之中，多層堆疊100（本文稱為「堆疊100」）可包含基板105、設置於基板105頂上的氧化物195、以及設置於該氧化物195頂上的單晶半導體（SCS）110。以進一步自SCS 110移動的順序，堆疊100可包含第一介電質115、第三介電質125、第二介電質120、第三介電質125、第一介電質115、第四介電質130、第五介電質135、第三介電質125、第二介電質120、第三介電質125、第五介電質135、及沉積於第五介電質135頂上的硬遮罩140。
在一實施例之中，夾在該第三介電質125與該第五介電質135間之第二介電質120可包含第一（上）電晶體，並且在所述相應第一電晶體之中有著與第二介電質120之厚度相等的第一通道長度，以L1表示。夾在第三介電質125與第一介電質115間之第二介電質120可包含第二（下）電晶體，並且在所述相應第二電晶體之中有著與第二介電質120之厚度相等的第二通道長度，以L2表示。第一電晶體、第二電晶體、及形成的任何其他個數N之電晶體中之各者可與彼此隔離。為此目的，第四介電質130可用作在額外電晶體中之隔離區域，並且第二介電質120可用以在該額外電晶體之中界定通道區域（如它們對第一電晶體與第二電晶體所做）。
基板105可包含在氧化物195上之SCS 110（如所示），或僅包含在晶圓上之下伏氧化物層（氧化物195）。堆疊100可使用對另一者為選擇性的各種介電材料之依序沉積加以形成，意指給定材料可在基本上不蝕刻其他材料的情況下加以蝕刻。亦即，存在一以上蝕刻劑及/或蝕刻條件，使得第一介電質115、第二介電質120、第三介電質125、第四介電質130、及第五介電質135之給定一者可在不蝕刻（或實質上蝕刻）另一者的情況下加以蝕刻。第一介電質115、第二介電質120、第三介電質125、第四介電質130、及第五介電質135可藉由本領域中通常知識者已知的製程加以沉積。有優勢地，第一通道長度L1及第二通道長度L2可藉由改變在相應電晶體中之第二介電質120之厚度而調整，並且在額外電晶體中之額外通道長度可藉由改變沉積於額外電晶體中之第二介電質120之額外層之厚度而界定。
例示介電質方案可包含氧化物基礎SiOx、SiOxNy基礎、高k基礎、及高k的OxNy基礎。對於高k材料，用氧化物改變與高k一起使用的元件也可以造成亦在不同類型的高k之內的選擇性。可使用濕式蝕刻或乾式蝕刻。為了進一步增強選擇性選項，所有的濕式蝕刻、所有的乾式蝕刻、或濕式及乾式蝕刻之組合亦可提供對於三種以上材料之選擇性方案的更多選項。如前所述，如果蝕刻選項在各種介電質之間提供足夠的期望選擇性，則堆疊100可包含一數量之複製電晶體層級N。
在一實施例之中，在形成堆疊100之後，蝕刻遮罩145可形成於硬遮罩140頂上，以在堆疊100之中介定開口而形成垂直通道。為此目的，圖2係橫剖面基板段，繪示根據本揭露之實施例的堆疊100之蝕刻。在一實施例之中，蝕刻遮罩145可沉積於堆疊100之上，並且舉例而言使用光微影術而依序圖案化。蝕刻遮罩145可用以藉由例如蝕刻而在堆疊100之中產生開口。堆疊100被蝕刻直到達到該下伏半導體材料，其可係SCS 110或任何其他半導體材料/組合。應注意到，蝕刻遮罩145之尺寸可界定結果裝置之橫剖面積。
圖3係根據本揭露之實施例的繪示磊晶成長的橫剖面基板段。在一實施例之中，裝置可成長於藉由蝕刻而定義的凹部之中。蝕刻遮罩145可被移除，接著成長第一磊晶層310（本文亦稱為「第一磊晶310」）、第二磊晶層320（本文亦稱為「第二磊晶320」）、及第三磊晶層330（本文亦稱為「第三磊晶330」）。對第一磊晶310、第二磊晶320、及第三磊晶330而言，任何半導體元件或化合物可加以選擇而用於給定磊晶層之成長。各種選項係可得的，並且在本領域中已知。舉例而言，二磊晶層可係相同的，或全部三磊晶層可係相同的。舉例而言，各層可係加以原位摻雜或本徵成長。第一磊晶310、第二磊晶320、及第三磊晶330之組成可立基於期望的電路特徵部（例如，NMOS對PMOS、通道區域、及S/D區域）之上。此外，在第一磊晶310、第二磊晶320、及/或第三磊晶330之內可以有一摻雜劑梯度。舉例而言，在第一磊晶310中可有著高達三摻雜層級之子集的梯度，其可能在N+、本徵、至P+之範圍。此外，第二磊晶320及第三磊晶330可包含一子集的摻雜層級，其與第一磊晶310摻雜層級子集相同或完全不同。注意到，如所示，第一磊晶310、第二磊晶320、及第三磊晶330之寬度可由D1界定。如所示，此成長界定見於例如第一磊晶310及第三磊晶330的通道區域，其中第二磊晶320將上述例示通道區域分隔，其中第二磊晶320與分隔該二個電晶體之第四介電質130對準。
圖4係根據本揭露之實施例繪示閘極區域定義的橫剖面基板段。在一實施例之中，蝕刻遮罩145可加以形成，並且再次圖案化以覆蓋通道區域的新成長磊晶層（即第一磊晶310、第二磊晶320、及第三磊晶330）。應注意到，蝕刻遮罩145可延伸超出新成長磊晶層之寬度D1的一段距離。蝕刻遮罩145可加以形成以在一蝕刻步驟蝕刻穿過硬遮罩140與介電層而下至SCS 110時保護預定區域。這可在第一磊晶310、第二磊晶320、及第三磊晶330（即通道區域）周圍（或在其側部）留下一厚度的介電層堆疊。該蝕刻步驟之後可接著進行摻雜該下伏SCS 110之步驟。在此示例之中，如果第二（下）電晶體將成為NMOS裝置，則摻雜可係N+植入。對於在第二（下）電晶體處的PMOS裝置而言，可執行P+植入。
圖5係根據本揭露之實施例的繪示介電質沉積的橫剖面基板段。在一實施例之中，蝕刻遮罩145可接著被移除，之後接著在未覆蓋半導體材料（亦即，下伏層及垂直通道區域之頂部）之上沉積選擇性氧化物150。亦顯示，一可選的電性隔離區域亦可藉由第四介電質130加以形成，以將第一（上）電晶體隔離於該第二（下）電晶體，並且隔離於複數垂直通道。對於堆疊100包含額外電晶體的示例而言，該隔離區域可形成於各電晶體之間。在其餘的圖示之中包含及顯示可選的隔離區域，但應理解到可能不需要形成隔離區域。因此，可以此方式產生二個以上垂直通道。
圖6係根據本揭露實施例繪示N+磊晶成長的橫剖面基板段。在圖6之中，第一介電質115被移除，接著成長N+磊晶160，以形成第二（下）電晶體的S/D區域。應注意到，對複數堆疊垂直電晶體而言可以此方式形成S/D區域，取決於在給定堆疊中之垂直電晶體之數量。此外，在電晶體陣列之中以及在不同層級處之S/D區域可全部同時形成。
圖7係根據本揭露之實施例繪示保護性氧化物沉積的橫剖面基板段。在形成S/D區域之後，可沉積選擇性氧化物150以覆蓋N+磊晶160 S/D區域。相似地，在N+磊晶160 S/D區域受到保護之後，第五介電質135可被移除，接著成長P+磊晶170以形成第一（上）電晶體的P+磊晶170 S/D區域。有優勢地，P+磊晶170 S/D區域之摻雜可在N+磊晶160 S/D區域仍受保護時實施。
圖8係根據本揭露之實施例繪示第二保護性氧化物沉積的橫剖面基板段。在一實施例之中，P+磊晶170 S/D區域可接著以選擇性氧化物150之沉積加以覆蓋。在此時，可實施一可選的矽化，其中該選擇性氧化物150被移除且矽化物形成於相同的位置之中。替代地，金屬對準矽化可在較晚的時間且先於電性接點形成之前執行。
圖9係根據本揭露之實施例繪示閘極形成的橫剖面基板段。在一實施例之中，第二介電質120可被移除，接著沿暴露通道區域而在相同位置之中沉積高k閘極介電質175。接著，金屬閘極180可加以沉積並且蝕刻以完成閘極電極區域形成。可理解到，藉由電晶體堆疊之選擇性遮蔽及/或介電側壁材料之選擇性移除，可對NMOS與PMOS形成不同的金屬堆疊。
圖9亦繪示在介電材料之二堆疊之間的植入SCS 110層中之可選切割。應注意到，這可在使用蝕刻遮罩145的介電層之沉積之前或者在SCS 110之植入期間加以實施。以如此的方式，該切割將電晶體之二個結果堆疊予以電性隔離。雖然通常為可選的，在以下情況下該切割是推薦的：例如，電晶體之一堆疊包含了下NMOS電晶體且電晶體之相鄰堆疊包含下PMOS電晶體。
圖10-12係根據本揭露之實施例繪示3D CMOS組合之示例的橫剖面基板段。本文技術所提供的益處及特徵包含允許3D裝置之堆疊為N個電晶體高。全部的S/D形成摻雜劑類型皆可使用一製程步驟實施，即便在不同3D位置之中有不同類型的電晶體。亦即，無論堆疊100中之電晶體數量為何，可根據各磊晶類型而實施一製程步驟──一個用於N+磊晶160 S/D區域，而一個用於P+磊晶170 S/D區域。任何材料（即半導體材料）可用於三個以上的磊晶區域，因為這定義通道區域以最佳化裝置性能。CFET堆疊可與所有可能組合加以結合，以實現電路元件的緊密接近，進而實現針對垂直CMOS之高速及最佳佈局。此外，任何的邏輯及記憶體電路元件可加以製造（即，NMOS、PMOS、反向器、二極體等）。
圖10繪示根據本揭露之實施例的3D CMOS組合之示例。在一實施例之中，各示例包含4-電晶體3D堆疊。其他堆疊可有著更多的電晶體。左堆疊包含了在CFET對之頂部之上的二NMOS裝置之堆疊。對NMOS裝置而言，第一磊晶310可係Si，第二磊晶320可係Si，並且第三磊晶330可係Si。對於CFET對而言，第一磊晶310可係SiC、第二磊晶320可係Si、並且第三磊晶330可係SiGe。右堆疊包含了在CFET對之頂部之上的二PMOS裝置之堆疊。對於PMOS裝置而言，第一磊晶310可係SiGe、第二磊晶320可係Si、且第三磊晶330可係SiGe。對於CFET對而言，第一磊晶310可係Si、第二磊晶320可係Si、且第三磊晶330可係Ge。
圖11繪示根據本揭露之實施例的3D CMOS組合之額外示例。在一實施例之中，各示例包含4-電晶體3D堆疊。左堆疊包含在NMOS裝置之頂部上之三個PMOS裝置之堆疊。對於PMOS裝置而言，第一磊晶310可係Ge、第二磊晶320可係Si、且第三磊晶330可係Ge。對NMOS裝置而言，第一磊晶310可係SiC、第二磊晶320可係Si、且第三磊晶330可係SiGe。右堆疊包含了在二個PMOS裝置之堆疊上方的CFET對。對CFET對而言，第一磊晶310可係Si、第二磊晶320可係Si、且第三磊晶330可係Ge。對PMOS裝置而言，第一磊晶310可係SiGe、第二磊晶320可係Si、且第三磊晶330可係SiGe。
圖12繪示根據本揭露之實施例的3D CMOS組合之額外示例。在一實施例之中，例示垂直通道電晶體堆疊可包含八個電晶體在給定堆疊之中。因此可產生N個電晶體高的堆疊。應理解到，各種磊晶區域之3D堆疊可能包含未提及的其他元件。
圖13係根據本揭露之實施例的製造半導體裝置之方法1300的流程圖。
在步驟1305之中，堆疊100係形成在基板105之表面之上，堆疊100包含複數的介電層、SCS 110、及氧化物195。
在步驟1310之中，至少一開口穿過堆疊100而形成。
在步驟1315之中，一以上通道材料被成長在該至少一開口之中。舉例而言，第一磊晶310、第二磊晶320、及第三磊晶330加以成長，但額外磊晶材料亦可成長於其中。
在步驟1320之中，在成長磊晶層周圍的複數介電層之部分被移除。應注意到，藉由使用有著延伸超出成長的磊晶層之寬度的額外突出部的蝕刻遮罩145，鄰近於成長的磊晶層的複數介電層之部分可加以保留，以形成側壁結構。
在步驟1325之中，部分的側壁結構被移除。
在步驟1330之中，源極、汲極、及閘極結構被形成於側壁結構之被移除部分之中。應注意到，在形成源極及汲極結構之前，可選的矽化物可形成於通道材料之未覆蓋部分之上。
在前文說明之中，特定細節已被闡明，例如一處理系統的特定幾何形狀及在此使用的各種不同構件及製程的說明。然而，應理解到，本文的技術可以在脫離這些具體細節的其他實施例中實踐，並且這樣的細節係出於解釋而非限制之目的。本文揭露的實施例已參考附隨圖式加以敘述。相同地，為了解釋之目的，特定數字、材料、及配置已被闡明以提供透徹理解。除此之外，實施例可能在沒有如此特定細節的情況下被實踐。有著本質上相同功能結構的構件以相似參考字元所標記，並且因此可能省略任何的冗贅說明。
各種不同技術已作為複數的獨立作業加以描述，以協助對各種不同實施例的理解。描述的順序不應被認為意味著這些作業必然係依附順序的。確實，這些作業不需要以呈現順序加以實施。所述作業可能以不同於所述實施例的順序加以實施。各種不同額外作業可能被實施，且/或所述作業可能在額外實施例之中被省略。
本文使用的「基板」或「目標基板」普遍地指涉根據本發明加以處理的一物體。該基板可能包含一裝置的任何材料部份或結構，特別是半導體或其他電子裝置，且可能例如係一基底基板結構，諸如一半導體晶圓、倍縮光罩、或在一基底基板結構之上或覆蓋一基底基板結構的一層，例如一薄膜。因此，基板不侷限於任何特定基底結構、下覆層或覆蓋層、圖案化或非圖案化，毋寧是，基板係被認為包含任何的如此的層或基底結構，以及層及/或基底結構的任何組合。本實施方法章節可能參考特定類型的基板，但這僅係為了說明之目的。
在本技藝中通常技藝者亦將理解到可以對上文解釋的技巧的操作作出許多改變而仍達到與本發明相同的目標。如此的變化係旨在由本揭露的範圍所包含。如此，本發明的實施例的以上敘述不旨在為限制性的。毋寧是，任何對本發明的實施例之限制係呈現在以下發明申請專利範圍之中。
100:堆疊 105:基板 110:單晶半導體（SCS） 115:第一介電質 120:第二介電質 125:第三介電質 130:第四介電質 135:第五介電質 140:硬遮罩 145:蝕刻遮罩 150:選擇性氧化物 160:N+磊晶 170:P+磊晶 175:高k閘極介電質 180:金屬閘極 195:氧化物 310:第一磊晶層（第一磊晶） 320:第二磊晶層（第二磊晶） 330:第三磊晶層（第三磊晶） 1300:方法 1305:步驟 1310:步驟 1315:步驟 1320:步驟 1325:步驟 1330:步驟
提出作為示例的本揭露之各種實施例將參考附隨圖示詳細敘述，其中相似編號指涉相似元件，並且其中：
圖1係根據本揭露之實施例的包含不同介電層之沉積層的橫剖面基板段。
圖2係根據本揭露之實施例的繪示堆疊100之蝕刻的橫剖面基板段。
圖3係根據本揭露之實施例的繪示磊晶成長的橫剖面基板段。
圖4係根據本揭露之實施例的繪示閘極區域定義的橫剖面基板段。
圖5係根據本揭露之實施例的繪示介電沉積的橫剖面基板段。
圖6係根據本揭露之實施例的繪示N+磊晶成長的橫剖面基板段。
圖7係根據本揭露之實施例的繪示保護性氧化物沉積的橫剖面基板段。
圖8係根據本揭露之實施例的繪示第二保護性氧化物沉積的橫剖面基板段。
圖9係根據本揭露之實施例的繪示閘極形成的橫剖面基板段。
圖10繪示根據本揭露實施例的3D CMOS組合之示例。
圖11繪示根據本揭露實施例的3D CMOS組合之額外示例。
圖12繪示根據本揭露實施例的3D CMOS組合之額外示例。
圖13係根據本揭露實施例的一種製造半導體裝置的方法的流程圖。
115:第一介電質
120:第二介電質
125:第三介電質
130:第四介電質
135:第五介電質
140:硬遮罩
150:選擇性氧化物
160:N+磊晶
170:P+磊晶
175:高k閘極介電質
180:金屬閘極
195:氧化物
310:第一磊晶層(第一磊晶)
320:第二磊晶層(第二磊晶)
330:第三磊晶層(第三磊晶)

Claims (20)

  1. 一種半導體裝置，包含： 一第一電晶體，設置於一基板之上並且包含一第一通道，流經該第一通道的電流係垂直於該基板一表面；以及 一第二電晶體，設置於該第一電晶體頂上並且包含一第二通道，流經該第二通道的電流係垂直於該基板之該平面，其中 該第一電晶體及該第二電晶體形成一第一堆疊， 該第一電晶體之該第一通道之長度係由該第一電晶體中之一第一介電層之厚度所界定，及 該第二電晶體之該第二通道之長度係由該第二電晶體中之一第二介電層之厚度所界定。
  2. 如請求項1之半導體裝置，進一步包含一第一閘極堆疊及一第二閘極堆疊，該第一閘極堆疊形成於該第一通道周圍，該第二閘極堆疊形成於該第二通道周圍。
  3. 如請求項2之半導體裝置，其中該第一電晶體之類型係PMOS或NMOS，並且該第二電晶體之類型係NMOS或PMOS。
  4. 如請求項3之半導體裝置，其中該第一電晶體之類型係PMOS或NMOS，並且該第二電晶體之類型與該第一電晶體之類型呈互補。
  5. 如請求項1之半導體裝置，其中該第一通道之該長度不同於該第二通道之該長度。
  6. 如請求項1之半導體裝置，其中： 一通道區域延伸於該第一電晶體與該第二電晶體之間，並且該通道區域包含了在該第一電晶體中之該第一介電層、以及在該第二電晶體中之該第二介電層，以及 該通道區域包含一第三介電層，該第三介電層設置於該第一電晶體中之該第一介電層與該第二電晶體中之該第二介電層之間，該第三介電層配置為使該第一電晶體及該第二電晶體呈電性隔離。
  7. 如請求項6之半導體裝置，進一步包含至少一額外電晶體，其包含形成於該第二電晶體頂上的一相應的額外通道，該通道區域延伸於該第一電晶體、該第二電晶體、及該第三電晶體之間，該通道區域包含了在該額外電晶體中形成該額外通道的至少一額外介電層，該第三介電層之一額外層設置於該至少一額外介電層之間，該第三介電層之該額外層係配置為將該第二電晶體電性隔離於該至少一額外電晶體。
  8. 如請求項1之半導體裝置，進一步包含： 一第三電晶體及一第四電晶體形成的一第二堆疊，設置成相鄰於該第一堆疊，該第四電晶體設置於該第三電晶體頂上，該第三電晶體包含與該第一電晶體共平面的一第三通道，流經該第三通道的電流係垂直於該基板之該表面，該第四電晶體包含與該第二電晶體共平面的一第四通道，並且流經該第四通道的電流係垂直於該基板之該表面，其中 該第三電晶體之該第三通道之長度係由在該第三電晶體中之該第一介電層之厚度所界定，及 該第四電晶體之該第四通道之長度係由在該第四電晶體中之該第二介電層之厚度所界定。
  9. 如請求項8之半導體裝置，進一步包含： 一氧化物層，設置於該基板頂上；以及 一單晶半導體（SCS）層，設置於該氧化物層頂上並且在該第一電晶體下方，該SCS層被摻雜，其中 該SCS層係基於該第一電晶體之類型加以摻雜，並且 該第一電晶體及該第三電晶體係經由延伸於該第一電晶體與該第三電晶體之間的摻雜的該SCS層之一部分加以電性連接。
  10. 如請求項9之半導體裝置，其中該第一電晶體之類型互補於該第三電晶體之類型，並且延伸於該第一電晶體與該第三電晶體之間的摻雜的該SCS層之該部分被移除，以將該第一電晶體電性隔離於該第三電晶體。
  11. 一種製造半導體裝置之方法，包含： 在包含一半導體材料的一基板之一表面之上形成一多層堆疊，該多層堆疊包含複數的介電層，該複數的介電層具有至少三種不同的介電材料，該等介電材料有著與彼此不同的蝕刻選擇性，該複數介電層之一第一介電層具有對應於第一通道長度的第一厚度，並且該複數介電層之第二介電層具有對應於第二通道長度的第二厚度； 形成至少一開口，穿過該多層堆疊至該基板之該半導體材料之第一層； 於該至少一開口之中磊晶成長一以上通道材料以形成通道，使得流經該等通道的電流係垂直於該基板之該表面而流動；以及 將該一以上通道材料周圍的該複數介電層之部分移除，但不移除緊鄰於在該至少一開口中之該複數介電層之部分，以形成環繞該複數介電層的側壁結構。
  12. 如請求項11之製造半導體裝置之方法，進一步包含： 移除該側壁結構之預定部分；以及 在該側壁結構之被移除的該預定部分之中形成源極、汲極、及閘極結構。
  13. 如請求項12之製造半導體裝置之方法，其中，在該側壁結構之被移除的該預定部分之中形成源極、汲極、及閘極結構之步驟進一步包含： 移除該至少三種不同的介電材料之第一介電材料，並且在該第一介電材料之被移除的該部分之中成長第一類型磊晶材料； 沉積一選擇性氧化物於該第一類型磊晶材料上方；以及 移除該至少三種不同的介電材料之第二介電材料，並且在該第二介電材料之被移除的該部分之中成長第二類型磊晶材料。
  14. 如請求項13之製造半導體裝置之方法，其中，在該側壁結構之被移除的該預定部分之中形成源極、汲極、及閘極結構之步驟進一步包含：在不將該第一類型磊晶材料摻雜於該第一介電材料之被移除的該部分之中的情況下，將該第二類型磊晶材料摻雜於該第二介電材料之被移除的該部分之中。
  15. 如請求項13之製造半導體裝置之方法，其中，在該側壁結構之被移除的該預定部分之中形成源極、汲極、及閘極結構之步驟進一步包含： 沉積一選擇性氧化物於該第二類型磊晶材料上方； 移除該至少三種不同的介電材料之第三介電材料，並且在該第二介電材料之被移除的該部分之中成長第三類型磊晶材料。
  16. 如請求項15之製造半導體裝置之方法，進一步包含：在成長該第三類型磊晶材料之前，沿未覆蓋的該一以上通道材料形成矽化物。
  17. 如請求項15之製造半導體裝置之方法，其中該第一類型磊晶材料與該第二類型磊晶材料包含該源極及汲極結構，並且該第三類型磊晶材料包含該閘極結構。
  18. 如請求項11之製造半導體裝置之方法，其中： 一第一電晶體係形成於該多層堆疊之中，該第一電晶體包含一第一通道，該第一通道係由該一以上通道材料之第一通道材料所構成， 一第二電晶體係形成於設置在該第一電晶體頂上的該多層堆疊之中，該第二電晶體包含一第二通道，該第二通道係由該一以上通道材料之第二通道材料所構成，以及 該第一電晶體及該第二電晶體形成一第一堆疊。
  19. 如請求項18之製造半導體裝置之方法，其中： 一第三電晶體係形成於該多層堆疊之中，該第三電晶體包含與該第一電晶體共平面的第三通道，並且該第三通道係以該一以上通道材料之該第一通道材料所構成，以及 一第四電晶體係形成於設置在該第三電晶體頂上的該多層堆疊之中，該第四電晶體包含與該第二電晶體共平面的第四通道，並且該第四通道係由該一以上通道材料之該第二通道材料所構成。
  20. 如請求項18之製造半導體裝置之方法，其中，成長該一以上通道材料之步驟進一步包含：在該一以上通道材料之該第一通道材料與該第二通道材料之間成長該一以上通道材料之第三通道材料，該第三通道材料係配置為將該第一電晶體之該第一通道電性隔離於該第二電晶體之該第二通道。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826301B (zh) * 2023-01-13 2023-12-11 旺宏電子股份有限公司 半導體結構及其製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612563A (en) * 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
WO2016031014A1 (ja) * 2014-08-28 2016-03-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
US20180138209A1 (en) * 2016-11-15 2018-05-17 Globalfoundries Inc. Semiconductor substrate with metallic doped buried oxide
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US10468532B1 (en) * 2018-05-07 2019-11-05 International Business Machines Corporation Nanosheet substrate isolation scheme by lattice matched wide bandgap semiconductor
US10490667B1 (en) * 2018-05-15 2019-11-26 International Business Machines Corporation Three-dimensional field effect device
US11177254B2 (en) * 2018-10-13 2021-11-16 Applied Materials, Inc. Stacked transistor device
US10777468B1 (en) * 2019-03-21 2020-09-15 International Business Machines Corporation Stacked vertical field-effect transistors with sacrificial layer patterning
US11177369B2 (en) * 2019-09-25 2021-11-16 International Business Machines Corporation Stacked vertical field effect transistor with self-aligned junctions
US11695058B2 (en) * 2020-05-01 2023-07-04 Tokyo Electron Limited Method of expanding 3D device architectural designs for enhanced performance
US11393813B2 (en) * 2020-05-22 2022-07-19 Tokyo Electron Limited Method of architecture design for enhanced 3D device performance
US11410992B2 (en) * 2020-07-01 2022-08-09 Tokyo Electron Limited 3D semiconductor apparatus manufactured with a cantilever structure and method of manufacture thereof
US11302587B2 (en) * 2020-09-10 2022-04-12 Tokyo Electron Limited Method for fabricating a 3D semiconductor apparatus having two vertically disposed seminconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826301B (zh) * 2023-01-13 2023-12-11 旺宏電子股份有限公司 半導體結構及其製造方法

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