TWI826301B - 半導體結構及其製造方法 - Google Patents

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Abstract

在此提供了一種半導體結構。該半導體結構具有一裝置定義區。裝置定義區包含一第一部分和一第二部分彼此分離。該半導體結構包括一堆疊。堆疊包括複數個第一導電層和複數個第一介電層交替設置。堆疊具有一開口在裝置定義區穿過該堆疊。該半導體結構進一步包括一第二導電層、一第一導電柱、一第三導電層、一第二導電柱、和一第三導電柱。第二導電層沿著開口的一側壁設置。第一導電柱在裝置定義區的第一部分設置在開口中。第三導電層沿著裝置定義區的第二部分的一邊緣設置在開口中。第二導電柱和第三導電柱設置在第二部分並彼此分離。

Description

半導體結構及其製造方法
本揭露是關於半導體結構及其製造方法。本揭露特別是關於包括三維動態隨機存取記憶體結構的半導體結構及其製造方法。
隨著半導體產業的發展，各種電子裝置的三維(three dimensional, 3D)結構被提出，以達到增加密度、減小體積等目的。對於某些類型的電子裝置如動態隨機存取記憶體(dynamic random access memory, DRAM)來說，實現3D結構的方式是將二維(two dimensional, 2D)結構逐層堆疊。這種3D結構允許在微小的佔地面積中存在更多的電子裝置，但不利於成本的降低。
本揭露著眼於3D結構的改進，使得如動態隨機存取記憶體之類的電子裝置可以以低成本的方式被製造出來。
在本揭露的一個態樣，提供了一種半導體結構。該半導體結構具有一裝置定義區。裝置定義區包含一第一部分和一第二部分彼此分離。該半導體結構包括一堆疊。堆疊包括複數個第一導電層和複數個第一介電層交替設置。堆疊具有一開口在裝置定義區穿過該堆疊。該半導體結構進一步包括一第二導電層、一第一導電柱、一第三導電層、一第二導電柱、和一第三導電柱。第二導電層沿著開口的一側壁設置。第一導電柱在裝置定義區的第一部分設置在開口中。第三導電層沿著裝置定義區的第二部分的一邊緣設置在開口中。第二導電柱和第三導電柱設置在第二部分並彼此分離。
在本揭露的另一個態樣，提供了一種半導體結構的製造方法。該半導體結構具有一裝置定義區。裝置定義區包含一第一部分和一第二部分彼此分離。該半導體結構的製造方法包括下列步驟。首先，形成一堆疊，堆疊包括複數個第一導電層和複數個第一介電層交替設置，堆疊具有一開口在裝置定義區穿過該堆疊。接著，形成一第二導電層沿著開口的一側壁。形成一第一導電柱在裝置定義區的第一部分於該開口中。形成一第三導電層沿著裝置定義區的第二部分的一邊緣於該開口中。形成一第二導電柱和一第三導電柱在第二部分，第二導電柱和第三導電柱彼此分離。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
以下將配合所附圖式對各種實施例進行更詳細的敘述。敘述內容和圖式的提供只是用於說明，並不意欲造成限制。為了清楚起見，元件可能並未依照實際比例加以繪示。此外，在某些圖式中可能省略一些元件和/或符號。可以預期的是，一實施例中的元件和特徵，可以被有利地納入於另一實施例中，而未作進一步的闡述。
本揭露的一個態樣是關於半導體結構。該半導體結構具有一裝置定義區。裝置定義區包含一第一部分和一第二部分彼此分離。該半導體結構包括一堆疊。堆疊包括複數個第一導電層和複數個第一介電層交替設置。堆疊具有一開口在裝置定義區穿過該堆疊。該半導體結構進一步包括一第二導電層、一第一導電柱、一第三導電層、一第二導電柱、和一第三導電柱。第二導電層沿著開口的一側壁設置。第一導電柱在裝置定義區的第一部分設置在開口中。第三導電層沿著裝置定義區的第二部分的一邊緣設置在開口中。第二導電柱和第三導電柱設置在第二部分並彼此分離。
第1A~1C圖示出一種示例性的半導體結構10及其動態隨機存取記憶體結構100。第1A圖是半導體結構10的俯視圖，為了清楚起見，其中移除了最上層的第一介電層108。第1B圖是半導體結構10的立體圖，為了清楚起見，其中誇大了某些元件的一些部分，並省略了某些元件的一些部分。第1C圖是動態隨機存取記憶體結構100的動態隨機存取記憶胞(DRAM cell)的一種示例性的電路圖。
半導體結構10具有一裝置定義區D。在此，裝置定義區D可以理解為半導體結構10中形成有3D結構的如動態隨機存取記憶體之類的電子裝置的區域，並因此可以定義成涵蓋形成動態隨機存取記憶體結構100的元件和元件之部分的所在面積。裝置定義區D包含一第一部分P1和一第二部分P2彼此分離。
半導體結構10可以包括一基板102。可以使用任何適合的基板，且其上可以設置有任何適合的層，包含但不限於電路層、層間介電層等等，無須特別限制。
半導體結構10包括一堆疊104，其可以設置在基板102上。堆疊104包括複數個第一導電層106和複數個第一介電層108交替設置。堆疊104的堆疊方向實質上垂直於基板102(即，圖式中的Z方向)。換言之，第一導電層106和第一介電層108堆疊在實質上垂直於基板102的堆疊方向上。堆疊104具有一開口O在裝置定義區D穿過堆疊104。
半導體結構10可以進一步包括一第二介電層110設置在開口O的一側壁上。半導體結構10包括一第二導電層112。第二導電層112是設置在第二介電層110上。如此，第二導電層112便可以沿著開口O的該側壁設置。在半導體結構10中，如第1B圖所示，第二導電層112在堆疊104的堆疊方向上不連續地延伸。更具體地說，第二導電層112可以包括複數個不連續部分分別對應該些第一導電層106。
半導體結構10包括一第一導電柱114。第一導電柱114在裝置定義區D的第一部分P1設置在開口O中。在一些實施例中，第一部分P1的範圍實質上是根據第一導電柱114而定，且第一導電柱114形成第一部分P1的一邊緣。第一導電柱114可以在堆疊方向上連續地延伸跨越整個堆疊104。
半導體結構10可以進一步包括一第三介電層116，設置成第二部分P2的最外層。在這種情況下，第二部分P2的範圍實質上是根據第三介電層116而定，且第三介電層116形成第二部分P2的一邊緣。半導體結構10包括一第三導電層118。第三導電層118是設置在第三介電層116上。如此，第三導電層118便可以沿著裝置定義區D的第二部分P2的該邊緣設置在開口O中。第三介電層116和第三導電層118可以在堆疊方向上連續地延伸跨越整個堆疊104。
半導體結構10包括一第二導電柱120和一第三導電柱122。第二導電柱120和第三導電柱122設置在第二部分P2並彼此分離。類似於第一導電柱114，第二導電柱120和第三導電柱122可以在堆疊方向上連續地延伸跨越整個堆疊104。
半導體結構10可以進一步包括一第一介電材料124，填充開口O除了第一部分P1和第二部分P2之外的剩餘空間。半導體結構10可以進一步包括一第二介電材料126，填充第二部分P2的剩餘空間。
根據一些實施例，半導體結構10可以進一步包括一定位件，設置在裝置定義區D的中心部分。第一部分P1和第二部分P2是位在定位件128的相對二側。
動態隨機存取記憶體結構100設置在基板102上，並可以由上述元建構成。舉例來說，第一導電層106、第二導電層112、和第一導電柱114形成動態隨機存取記憶體結構100的複數個第一電晶體T1，第二導電層112、第三導電層118、第二導電柱120、和第三導電柱122形成動態隨機存取記憶體結構100的複數個第二電晶體T2。具體地說，動態隨機存取記憶體結構100包括複數個動態隨機存取記憶胞。該些動態隨機存取記憶胞可以是2T0C記憶胞。換言之，該些動態隨機存取記憶胞的每一者可以是由一第一電晶體T1和一第二電晶體T2所組成，而不包括電容器。一相應的第一導電層106、第二導電層112對應於相應的第一導電層106的一部分、和第一導電柱114形成該第一電晶體T1。第二導電層112對應於相應的第一導電層106的該部分、第三導電層118、第二導電柱120、和第三導電柱122形成該第二電晶體T2。更具體地說，相應的第一導電層106可以形成第一電晶體T1的一第一端t11，第一導電柱114可以形成第一電晶體T1的一第二端t12，第二導電層112對應於相應的第一導電層106的該部分可以形成第一電晶體T1的一通道和一第三端t13。第二導電層112對應於相應的第一導電層106的該部分可以形成第二電晶體T2的一第一端t21，第二導電柱120可以形成第二電晶體T2的一第二端t22，第三導電柱122可以形成第二電晶體T2的一第三端t23，第三導電層118可以形成第二電晶體T2的一通道。
如第1C圖所示，第一電晶體T1可以是一寫入電晶體，第二電晶體T2可以是一讀取電晶體。第一電晶體T1的第一端t11可以是第一電晶體T1的閘極端，在一些實施例中可以進一步連接至一寫入字元線WWL。第一電晶體T1的第二端t12可以是第一電晶體T1的汲極端，在一些實施例中可以進一步連接至一寫入位元線WBL。第一電晶體T1的第三端t13可以是第一電晶體T1的源極端，在一些實施例中可以進一步連接至第二電晶體T2的第一端t21。第二電晶體T2的第一端t21可以是第二電晶體T2的閘極端。一儲存節點SN可以形成在第一電晶體T1的第三端t13與第二電晶體T2的第一端t21之間。第二電晶體T2的第二端t22可以是第二電晶體T2的汲極端，在一些實施例中可以進一步連接至一讀取字元線RWL。第二電晶體T2的第三端t23可以是第二電晶體T2的源極端，在一些實施例中可以進一步連接至一讀取位元線RBL。
在此提供了第n個動態隨機存取記憶胞操作的具體示例，並在表1中列出，以供進一步的了解，但本揭露不受限於此。對於寫入邏輯狀態「1」，可以從對應的第n條寫入字元線WWL施加-1V~5V的電壓V WWLn，並打開寫入電晶體的外側通道。寫入位元線WBL施加的電壓V WBL可以是-2V~0V，儲存節點SN因此放電至-2V~0V。讀取位元線RBL和讀取字元線RWL可以讀取小於10 -11A (1E-11 A)的讀取電流I read。讀取電流I read可以從讀取位元線RBL進入動態隨機存取記憶胞，而讀取字元線RWL可以接地。對於保持邏輯狀態「1」，將電壓V WWLn保持在-5V~-1V，而關閉寫入電晶體。儲存節點SN仍保持在-2V~0V。讀取位元線RBL和讀取字元線RWL仍讀取小於10 -11A (1E-11 A)的讀取電流I read。對於寫入邏輯狀態「0」，可以施加-1V~5V的電壓V WWLn，以打開寫入電晶體。接著，可以將電壓V WBL設置在1V~3V，以將儲存節點SN充電至1V~3V。在這種情況下，讀取位元線RBL和讀取字元線RWL可以讀取大於10 -9A (1E-9 A)的讀取電流I read。對於保持邏輯狀態「0」，將電壓V WWLn保持在-5V~-1V，而關閉寫入電晶體。儲存節點SN仍保持在1V~3V。讀取位元線RBL和讀取字元線RWL仍讀取大於10 -9A (1E-9 A)的讀取電流I read。 表1
邏輯狀態 操作 V SN V WWLn V WBL I read
1 寫入 -2V~0V -1V~5V -2V~0V ＜10 -11A
讀取 -5V~-1V 0V
0 寫入 1V~3V -1V~5V 1V~3V ＞10 -9A
讀取 -5V~-1V 0V
第一電晶體T1和第二電晶體T2可以是氧化銦鎵鋅(IGZO)電晶體。IGZO電晶體具有低的截止電流，因此有利於提高記憶胞的資料保存能力。此外，與其他類型的電晶體相比，IGZO電晶體對應的後段製程電子元件需要的空間更小。利用本揭露的堆疊動態隨機存取記憶體結構，可以提供高密度的3D動態隨機存取記憶體裝置。
根據一些實施例，相應的第一導電層106可以進一步作為一寫入字元線WWL。根據一些實施例，第一導電柱114可以進一步作為一寫入位元線WBL。根據一些實施例，第二導電柱120可以進一步作為一讀取字元線RWL。根據一些實施例，第三導電柱122可以進一步作為一讀取位元線RBL。
如上所述，第一導電層106、第二導電層112、第一導電柱114、第三導電層118、第二導電柱120、和第三導電柱122形成動態隨機存取記憶體結構100的複數個第一電晶體T1和複數個第二電晶體T2。如此，便可以將裝置定義區D定義成至少涵蓋第一導電層106靠近第二導電層112的部分、第二導電層112、第一導電柱114、第三導電層118、第二導電柱120、和第三導電柱122的所在面積。應該明白的是，除了上述元件之外，動態隨機存取記憶胞可以理解為包括其他元件，如第二介電層110、第三介電層116、第一介電材料124、第二介電材料126、定位件128、和/或其他任何適合的元件。舉例來說，第二介電層110和第三介電層116可以分別作為第一電晶體T1和第二電晶體T2的閘極介電層。
第2圖示出另一種示例性的半導體結構10A及其動態隨機存取記憶體結構100A。第2圖是半導體結構10A的立體圖，為了清楚起見，其中誇大了某些元件的一些部分，並省略了某些元件的一些部分。動態隨機存取記憶體結構100A與動態隨機存取記憶體結構100的不同之處在於，第二介電層110A和第二導電層112A在堆疊104的堆疊方向上連續地延伸。進一步地說，它們可以跨越所有的第一介電層108。半導體結構10A的其他細節類似於半導體結構10，在此不再贅述。
第3圖示出又一種示例性的半導體結構10B及其動態隨機存取記憶體結構100B。第3圖是半導體結構10B的俯視圖，為了清楚起見，其中移除了最上層的第一介電層108。動態隨機存取記憶體結構100B與動態隨機存取記憶體結構100的不同之處在於，動態隨機存取記憶體結構100B不包括定位件128。半導體結構10B的其他細節類似於半導體結構10，在此不再贅述。
第4圖示出再一種示例性的半導體結構10C及其動態隨機存取記憶體結構。第4圖是半導體結構10C的俯視圖，為了清楚起見，其中移除了最上層的第一介電層108。半導體結構10C與半導體結構10的不同之處在於，半導體結構10C包括複數個動態隨機存取記憶體結構100，設置在基板102上。該些動態隨機存取記憶體結構100共用同一個堆疊104。動態隨機存取記憶體結構100可以以交錯排列的方式設置，但本揭露不受限於此。半導體結構10C的其他細節類似於半導體結構10，在此不再贅述。
本揭露的另一個態樣是一種半導體結構的製造方法。該半導體結構具有一裝置定義區。裝置定義區包含一第一部分和一第二部分彼此分離。該半導體結構的製造方法包括下列步驟。首先，形成一堆疊，堆疊包括複數個第一導電層和複數個第一介電層交替設置，堆疊具有一開口在裝置定義區穿過該堆疊。接著，形成一第二導電層沿著開口的一側壁。形成一第一導電柱在裝置定義區的第一部分於該開口中。形成一第三導電層沿著裝置定義區的第二部分的一邊緣於該開口中。形成一第二導電柱和一第三導電柱在第二部分，第二導電柱和第三導電柱彼此分離。
請參照第5A~5M圖，其示出本揭露一種示例性的製造方法，用於製造半導體結構10。為了清楚起見，第5A~5E圖以剖面圖說明結構，第5F~5M圖以移除了硬遮罩層210的俯視圖說明結構，其中第5F圖和第5E圖說明的是製造方法的同一個階段。在這個示例性的製造方法中，利用了犧牲材料取代製程形成第一導電層106和第一介電層108的堆疊104，但應該明白本揭露不受限於此。
首先，如第5A圖所示，提供一基板102。可以使用任何適合的基板，須特別限制。選擇性地，可以形成一層間介電層202或其他任何適合的層在基板102上。層間介電層202可以由氧化物形成。形成一初始堆疊204在基板102和層間介電層202(如果有的話)上。初始堆疊204包括一犧牲材料的複數個層206和一介電材料的複數個層208交替設置。犧牲材料可以是氮化矽。介電材料可以是氧化物。根據一些實施例，可以形成一硬遮罩層210在初始堆疊204上。硬遮罩層210可以由氧化物形成。
如第5B圖所示，形成一開口O穿過初始堆疊204。選擇性地，在形成第二介電層110之前，可以從開口O回拉犧牲材料的層206，如第5C圖所示。如此，便形成該些犧牲材料的層206的複數個回拉部分P。回拉製程可以藉由使用H 3PO 4作為蝕刻劑的濕蝕刻或藉由反應性離子蝕刻來進行。
如第5D圖所示，可以形成一第二介電層110在開口O的一側壁上，特別是可以形成在回拉部分P中。第二介電層110可以由氧化物形成。可以形成一第二導電層112在第二介電層110上。如此，便可以形成第二導電層112沿著開口O的該側壁。第二導電層112可以由一導電材料形成。可以明白的是，在另一些製造半導體結構10A的實施例中，未形成回拉部分P，並可以形成第二介電層110A和第二導電層112A在堆疊方向上連續地延伸，跨越整個初始堆疊204。
如第5E圖和第5F圖所示，填充一第一介電材料124至開口O中。第一介電材料124可以是氧化物。選擇性地，在填充第一介電材料124至開口O中之前，可以形成一定位件128在裝置定義區D(示於第1A圖)的中心部分。在一些實施例中，定位件128的形成有利於定位在後續製程中形成的元件，特別是將形成在裝置定義區D的第一部分P1和第二部分P2的該些元件。定位件128可以由氮化矽形成。
如第5G圖所示，形成一第一導電柱114在裝置定義區D的第一部分P1於開口O中。更具體地說，形成第一導電柱114在第一部分P1穿過第一介電材料124。在一些實施例中，第一部分P1的範圍實質上是根據第一導電柱114而定，且第一導電柱114形成第一部分P1的一邊緣。第一導電柱114可以在堆疊方向上連續地延伸跨越整個初始堆疊204。第一導電柱114可以由N型重摻雜多晶矽形成。
如第5H圖所示，形成一開孔H在裝置定義區D的第二部分P2穿過第一介電材料124。在一些實施例中，第二部分P2的範圍實質上是根據將在後續製程中形成的第三介電層116而定，並形成開孔H移除在第二部分P2的所有第一介電材料124。開孔H可以藉由對第二導電層112的導電材料具有高選擇性的反應性離子刻蝕來形成。
如第5I圖所示，可以形成一第三介電層116在開孔H的一側壁上。第三介電層116可以形成裝置定義區D的第二部分P2的一邊緣。第三介電層116可以由氧化物形成。如第5J圖所示，可以形成一第三導電層118在第三介電層116上。如此，便可以形成第三導電層118沿著裝置定義區D的第二部分P2的該邊緣於開口O中。第三導電層118可以由一導電材料形成。
接著，如第5K圖所示，填充一第二介電材料126至開孔H中。第二介電材料126可以是氧化物。第二介電材料126與第一介電材料124可以相同。
如第5L圖所示，形成一第二導電柱120和一第三導電柱122在第二部分P2。第二導電柱120和第三導電柱122彼此分離。可以形成第二導電柱120和第三導電柱122穿過第二介電材料126。更具體地說，第二導電柱120和第三導電柱122以在堆疊方向上連續地延伸跨越整個初始堆疊204。第二導電柱120和第三導電柱122可以由N型重摻雜多晶矽形成。
如第5M圖所示，可以以一導電材料取代初始堆疊204的犧牲材料，以形成堆疊104。包括複數個第一導電層106和複數個第一介電層108交替設置的所述堆疊104由此形成。
如此，便形成了半導體結構10。根據一些實施例，第一導電層106、第二導電層112、和第一導電柱114形成動態隨機存取記憶體結構100的複數個第一電晶體T1，第二導電層112、第三導電層118、第二導電柱120、和第三導電柱122形成動態隨機存取記憶體結構100的複數個第二電晶體T2。更具體地說，動態隨機存取記憶體結構100可以包括複數個動態隨機存取記憶胞，該些動態隨機存取記憶胞的每一者是由一第一電晶體T1和一第二電晶體T2所組成。一相應的第一導電層106、第二導電層112對應於相應的第一導電層106的一部分、和第一導電柱114形成該第一電晶體T1。第二導電層112對應於相應的第一導電層106的該部分、第三導電層118、第二導電柱120、和第三導電柱122形成該第二電晶體T2。在一些實施例中，相應的第一導電層106形成第一電晶體T1的一第一端t11，第一導電柱114形成第一電晶體T1的一第二端t12，第二導電層112對應於相應的第一導電層106的該部分形成第一電晶體T1的一通道和一第三端t13。並且，第二導電層112對應於相應的第一導電層106的該部分形成第二電晶體T2的一第一端t21，第二導電柱120形成第二電晶體T2的一第二端t22，第三導電柱122形成第二電晶體T2的一第三端t23，第三導電層118形成第二電晶體T2的一通道。在一些實施例中，相應的第一導電層106進一步作為一寫入字元線WWL，第一導電柱114進一步作為一寫入位元線WBL，第二導電柱120進一步作為一讀取字元線RWL，第三導電柱122進一步作為一讀取位元線RBL。半導體結構10的其他細節已敘述如上，在此不再贅述。
如上所述，根據本揭露的半導體結構可以藉由以相同製程來製造3D動態隨機存取記憶體結構中的所有動態隨機存取記憶胞而非逐層製造的製程來形成。這種製程也被稱為位元成本可擴展製程(bit cost scalable process)，其成本較傳統的3D半導體製程來得低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,10A,10B,10C:半導體結構 100,100A,100B:動態隨機存取記憶體結構 102:基板 104:堆疊 106:第一導電層 108:第一介電層 110,110A:第二介電層 112,112A:第二導電層 114:第一導電柱 116:第三介電層 118:第三導電層 120:第二導電柱 122:第三導電柱 124:第一介電材料 126:第二介電材料 128:定位件 202:層間介電層 204:初始堆疊 206:層 208:層 210:硬遮罩層 D:裝置定義區 H:開孔 O:開口 P:回拉部分 P1:第一部分 P2:第二部分 RBL:讀取位元線 RWL:讀取字元線 SN:儲存節點 T1:第一電晶體 t11:第一端 t12:第二端 t13:第三端 T2:第二電晶體 t21:第一端 t22:第二端 t23:第三端 WBL:寫入位元線 WWL:寫入字元線
第1A~1C圖是說明一種示例性的半導體結構及其動態隨機存取記憶體結構的示意圖。 第2圖是說明另一種示例性的半導體結構及其動態隨機存取記憶體結構的示意圖。 第3圖是說明又一種示例性的半導體結構及其動態隨機存取記憶體結構的示意圖。 第4圖是說明再一種示例性的半導體結構及其動態隨機存取記憶體結構的示意圖。 第5A~5M圖是說明一種示例性的半導體結構的製造方法的各個階段的示意圖。
10:半導體結構
100:動態隨機存取記憶體結構
102:基板
104:堆疊
106:第一導電層
108:第一介電層
110:第二介電層
112:第二導電層
114:第一導電柱
116:第三介電層
118:第三導電層
120:第二導電柱
122:第三導電柱
124:第一介電材料
126:第二介電材料
128:定位件

Claims (10)

  1. 一種半導體結構，具有一裝置定義區，該裝置定義區包含一第一部分和一第二部分彼此分離，該半導體結構包括： 一堆疊，包括複數個第一導電層和複數個第一介電層交替設置，該堆疊具有一開口在該裝置定義區穿過該堆疊； 一第二導電層，沿著該開口的一側壁設置； 一第一導電柱，在該裝置定義區的該第一部分設置在該開口中； 一第三導電層，沿著該裝置定義區的該第二部分的一邊緣設置在該開口中；以及 一第二導電柱和一第三導電柱，設置在該第二部分並彼此分離。
  2. 如請求項1所述之半導體結構，更包括： 一第二介電層，設置在該開口的該側壁上，其中該第二導電層是設置在該第二介電層上；以及 一第三介電層，設置成該第二部分的最外層，其中該第三導電層是設置在該第三介電層上。
  3. 如請求項1所述之半導體結構，更包括： 一第一介電材料，填充該開口除了該第一部分和該第二部分之外的剩餘空間；以及 一第二介電材料，填充該第二部分的剩餘空間。
  4. 如請求項1所述之半導體結構，更包括： 一定位件，設置在該裝置定義區的中心部分，其中該第一部分和該第二部分是位在該定位件的相對二側。
  5. 如請求項1所述之半導體結構，其中該第二導電層在該堆疊的堆疊方向上不連續地延伸。
  6. 如請求項1所述之半導體結構，其中該第二導電層在該堆疊的堆疊方向上連續地延伸。
  7. 一種半導體結構的製造方法，其中該半導體結構具有一裝置定義區，該裝置定義區包含一第一部分和一第二部分彼此分離，該半導體結構的製造方法包括： 形成一堆疊，該堆疊包括複數個第一導電層和複數個第一介電層交替設置，該堆疊具有一開口在該裝置定義區穿過該堆疊； 形成一第二導電層沿著該開口的一側壁； 形成一第一導電柱在該裝置定義區的該第一部分於該開口中； 形成一第三導電層沿著該裝置定義區的該第二部分的一邊緣於該開口中；以及 形成一第二導電柱和一第三導電柱在該第二部分，其中該第二導電柱和該第三導電柱彼此分離。
  8. 如請求項7所述之半導體結構的製造方法，包括： 形成一初始堆疊在一基板上，該初始堆疊包括一犧牲材料的複數個層和一介電材料的複數個層交替設置； 形成該開口穿過該初始堆疊； 形成一第二介電層在該開口的該側壁上； 形成該第二導電層在該第二介電層上； 填充一第一介電材料至該開口中； 形成一開孔在該裝置定義區的該第二部分穿過該第一介電材料； 形成一第三介電層在該開孔的一側壁上； 形成該第三導電層在該第三介電層上； 填充一第二介電材料至該開孔中； 形成該第二導電柱和該第三導電柱穿過該第二介電材料；以及 以一導電材料取代該初始堆疊的該犧牲材料，以形成該堆疊。
  9. 如請求項8所述之半導體結構的製造方法，進一步包括： 在形成該第二介電層之前，從該開口回拉該犧牲材料的該些層。
  10. 如請求項8所述之半導體結構的製造方法，進一步包括： 在填充該第一介電材料至該開口中之前，形成一定位件在該裝置定義區的中心部分。
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