CN112309458A - 记忆体电路 - Google Patents

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Abstract

记忆体电路包括记忆体单元和源极线晶体管。记忆体单元包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管。第二晶体管和第三晶体管形成一反相器其电性连接到第一晶体管的漏极。反相器配置为储存具有不同的施加的电压的两个状态。第四晶体管电性连接到反相器的节点。源极线晶体管电性连接到第四晶体管。

Description

记忆体电路
技术领域
本揭示内容是关于具有四个晶体管(4T)的记忆体单元的记忆体电路。
背景技术
一般而言，记忆体是指在临时或永久的基础上用于储存数据或程式(指令的序列)的物理装置，以在电子的数字计算装置中使用。计算装置以二进制代码表示信息，写作多个0和1的序列。每个二进制数字(或“位元”)可能用可以处于两个稳定状态中的任一个(以表示0和1)的任何物理系统来储存。这可能是通断开关(on-off)、可以储存或损失电荷的电容器、极性向上或向下的磁体、或者可以有无凹坑的表面。今天，功能作微形电子开关的电容器和晶体管用于临时储存，并且具有磁性涂层的磁盘或磁带、或具有凹坑的图案的塑料盘用于长期储存。主计算记忆体利用由硅基的晶体管组成的集成电路。有两种主要类型的记忆体：挥发性和非挥发性。
挥发性记忆体是一种使用电力以维持所储存的信息的计算记忆体。大多数现代半导体挥发性记忆体是静态随机存取记忆体(SRAM)或动态随机存取记忆体(DRAM)任一种。静态随机存取记忆体只要连接电源，就会保留其内容。静态随机存取记忆体在小型嵌入式系统中很常见，并且在许多其他的系统中也使用静态随机存取记忆体。典型的静态随机存取记忆体使用六个晶体管(6T)以储存每个记忆体位元。
发明内容
本揭示内容的一些实施方式提供了一种记忆体电路，包含：记忆体单元和源极线晶体管。记忆体单元包含：第一晶体管、第二晶体管、第三晶体管、和第四晶体管。其中第二晶体管和第三晶体管形成一反相器其电性连接至第一晶体管的漏极，其中反相器配置为储存具有不同的施加的电压的两个状态。第四晶体管电性连接到反相器的节点。源极线晶体管电性连接到第四晶体管。
附图说明
本揭示内容的各方面，可由以下的详细描述，并与所附附图一起阅读，而得到最佳的理解。要注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论上的清楚起见，各个特征的尺寸可能任意地增加或减小。
图1是一示意图，绘示根据本揭示内容的一些实施方式的示例性记忆体电路；
图2是图1中的记忆体单元的放大视图；
图3示出了根据本揭示内容的一些实施方式的在图2中的反相器的电压传递特性(voltage transfer characteristic，VTC)迟滞回圈；
图4是一示意图，绘示根据本揭示内容的一些实施方式的在写入操作时的示例性记忆体电路；
图5是一示意图，绘示根据本揭示内容的一些实施方式的在读取操作时的示例性记忆体电路；
图6是一示意图，绘示根据本揭示内容的一些实施方式的在另一读取操作时的示例性记忆体电路；
图7显示根据本揭示内容的一些实施方式的负电容场效晶体管(NCFET)反相器的漏极电流(Ids)相对于栅极电压(Vin)的特性；
图8是一示意图，绘示根据本揭示内容的一些实施方式的示例性记忆体电路100'；
图9A至图17绘示根据本揭示内容的一些实施方式的方法，其在制造记忆体电路的各个阶段；
图18A和图18B是根据一些实施方式的记忆体电路的晶体管的透视图；
图19是根据一些实施方式的记忆体电路的晶体管的透视图；
图20是沿着在图19中的线B-B的截面视图；
图21A和图21B是根据一些实施方式的晶体管的截面视图；
图22是图1的记忆体电路和6个晶体管(6T)静态随机存取记忆体单元电路(6TSRAM cell circuit)的性能比较。
【符号说明】
100、100'：记忆体电路
100a、100a'、100b、100b'、100c、100c'、100d、100d'、100e、100e'、100f、100f'、100g、100g'、100h、100h'、100i、100i'：记忆体单元
110：第一晶体管
110d：漏极
110g：栅极
110s：源极
120：第二晶体管
120d：漏极
120g：栅极
120s：源极
130：第三晶体管
130d：漏极
130g：栅极
130s：源极
140、140'：第四晶体管
140d、140d'：漏极
140g、140g'：栅极
140s、140s'：源极
150a、150b、150c：源极线晶体管
500a、500b、500d、500e：记忆体单元
510：第一晶体管
520：第二晶体管
530：第三晶体管
540：第四晶体管
550a、550b：源极线晶体管
610：基板
612、614：半导体鳍片
616、618：虚拟鳍片
622、624：源极/漏极接垫
630：隔离特征
640、640'、640"：栅极结构
642：界面层
642t：厚度
644：铁电层
644t：厚度
646：栅极电极
648：金属层
652：接垫区域
654：颈部
660：层间介电质
670：栅极间隔物
712：金属线
720：第一介电层
732：金属线
740：第二介电层
752、754：源极接垫
760：第三介电层
A：区域
BL0、BL1、BL2：位元线
ca、cb、cd、ce：区域
D、G：接触
GND：接地线
H：高度
I：反相器
Ids：漏极电流
Lg：通道长度
Ln、Lp：线
M：记忆体区域
n：节点
nw：N阱区域
P：周围区域
Pa、Pb：交叉点
pw：P阱区域
S：接触
SL0、SL1、SL2：源极线
Vdd：工作电压
Vdd'：电源线
Vhigh：电压
Vin：栅极电压
Vlow：电压
Vm：电压
Vm1：电压
Vm2：电压
Vout：输出电压
W：宽度
WL0、WL1、WL2：字元线
WWL0、WWL1、WWL2：写入字元线
具体实施方式
以下的揭示内容提供了许多不同的实施方式或实施例，以实现所提供的主题的不同的特征。之后描述组件和配置的具体实施例，以简化本揭示内容。当然，这些仅是实施例，并不意图限制。例如，在随后的描述中，形成第一特征在第二特征或在第二特征上方或之上，可能包括第一和第二特征以直接接触而形成的实施方式，且也可能包括附加的特征可能形成于介在第一和第二特征之间，因此第一和第二特征可能不是直接接触的实施方式。此外，本揭示内容可能在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，重复本身并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，为了便于描述一个元件或特征与另一个元件或特征之间，如附图中所绘示的关系，在此可能使用空间上的相对用语，诸如“之下”、“低于”、“下部”、“高于”、“上部”、和类似的用语。除了附图中所绘示的方向以外，空间上的相对用语旨在涵盖装置在使用中或操作中的不同方向。设备可能有其他方向(旋转90度或其他方向)，并且在此所使用的空间上的相对描述用语也可能相应地解释。
在本文中使用“近似”、“约”、“大约地”、或“基本上”，一般应表示在一给定值或范围的20百分比之内、或10百分比之内、或5百分比之内。本文给定的数值量是大约的，意味着如果没有明确说明，可以推断出术语“近似”、“约”、“大约地”、或“基本上”。
本揭示内容的实施方式提供了一种具有单个反相器的四个晶体管(4T)记忆体电路，以实现具有两个储存状态的记忆体装置。在一些实施方式中，晶体管可能在选自由平面装置(planar devices)、多栅极装置(multi-gate devices)、鳍式场效晶体管(FinFETs)、纳米片栅极场效晶体管(nanosheet-gate FETs)、和栅极全环场效晶体管(gate-all-around FETs)所组成的群组上实现。
图1是一示意图，绘示根据本揭示内容的一些实施方式的示例性记忆体电路100。在图1中，记忆体电路100包括多个记忆体单元100a、100b、100c、100d、100e、100f、100g、100h、和100i，为了储存储据，每个记忆体单元包括四个晶体管。记忆体单元100a至100i中的每个记忆体单元可能与字元线WL0、WL1、和WL2中的其中一个字元线，位元线BL0、BL1、和BL2中的其中一个位元线，写入字元线WWL0、WWL1、和WWL2中的其中一个写入字元线，和源极线SL0、SL1、和SL2中的其中一个源极线耦合。例如，记忆体单元100a可能与字元线WL0、位元线BL0、写入字元线WWL0、和源极线SL0耦合。记忆体单元100b可能与字元线WL0、位元线BL0、写入字元线WWL1、和源极线SL1耦合。记忆体单元100c可能与字元线WL0、位元线BL0、写入字元线WWL2、和源极线SL2耦合。记忆体单元100d可能与字元线WL1、位元线BL1、写入字元线WWL0、和源极线SL0耦合。记忆体单元100e可能与字元线WL1、位元线BL1、写入字元线WWL1、和源极线SL1耦合。记忆体单元100f可能与字元线WL1、位元线BL1、写入字元线WWL2、和源极线SL2耦合。记忆体单元100g可能与字元线WL2、位元线BL2、写入字元线WWL0、和源极线SL0耦合。记忆体单元100h可能与字元线WL2、位元线BL2、写入字元线WWL1、和源极线SL1耦合。记忆体单元100i可能与字元线WL2、位元线BL2、写入字元线WWL2、和源极线SL2耦合。要注意的是，虽然仅描绘了一些记忆体单元100a至100i，但是其他记忆体单元(图未示)可以与记忆体电路100的多个线(字元线、位元线、写入字元线、和/或源极线)耦合。记忆体电路100的一部分可能具有8、16、32、64、128、或更多纵行，其可以沿X轴和Y轴两个方向排列。
在图1中，字元线WL0至WL2和位元线BL0至BL2可能基本上沿相同的方向延伸。例如，字元线WL0至WL2和位元线BL0至BL2基本上沿X轴方向延伸。此外，写入字元线WWL0至WWL2和源极线SL0至SL2可能基本上沿相同的方向延伸。例如，写入字元线WWL0至WWL2和源极线SL0至SL2基本上沿Y轴方向延伸。换句话说，字元线WL0至WL2(位元线BL0至BL2)、和写入字元线WWL0至WWL2(源极线SL0至SL2)沿不同的方向延伸。例如，字元线WL0至WL2(位元线BL0至BL2)基本上垂直于写入字元线WWL0至WWL2(源极线SL0至SL2)。
图2是图1中的记忆体单元100a的放大视图。参看图1和图2。记忆体单元100a至100i中的每个记忆体单元包括第一晶体管110、第二晶体管120、第三晶体管130、和第四晶体管140。第一晶体管110、第二晶体管120、和第四晶体管140具有相同的导电类型，而第三晶体管130具有不同的导电类型。例如，第一晶体管110、第二晶体管120、和第四晶体管140是N型晶体管，而第三晶体管130是P型晶体管。或者，第一晶体管110、第二晶体管120、和第四晶体管140是P型晶体管，而第三晶体管130是N型晶体管。第二晶体管120和第三晶体管130形成记忆体单元的反相器I，并且反相器I的节点n连接到第四晶体管140的栅极140g。在一些实施方式中，第一晶体管110、第二晶体管120、第三晶体管130、和第四晶体管140是增强模式晶体管(enhancement mode transistor)。
第一晶体管110的源极110s连接到字元线中的其中一条字元线(亦即，在这个记忆体单元100a中，连接到字元线WL0)，第一晶体管110的栅极110g连接到写入字元线中的其中一条写入字元线(亦即，在这个记忆体单元100a中，连接到写入字元线WWL0)，并且第一晶体管110的漏极110d连接到第二晶体管120的栅极120g和第三晶体管130的栅极130g。第二晶体管120的源极120s连接到接地线GND，并且第二晶体管120的漏极120d连接到第三晶体管130的漏极130d。第三晶体管130的源极130s连接到电源线Vdd'。漏极120d和漏极130d更连接到第四晶体管140的栅极140g。第四晶体管140的源极140s连接到源极线中的其中一条源极线(亦即，在这个记忆体单元100a中，连接到源极线SL0)，并且第四晶体管140的漏极140d连接到位元线中的其中一条位元线(亦即，在这个记忆体单元100a中，连接到位元线BL0)。此外，第四晶体管140与写入字元线电性隔离(亦即，在这个记忆体单元100a中，与写入字元线WWL0电性隔离)。也就是说，第四晶体管140和写入字元线WWL0彼此没有电性连接。
在图2中，反相器I(亦即，第二晶体管120和第三晶体管130)具有电压传递特性(VTC)迟滞行为，如图3中所示。在一些实施方式中，中间电压Vm具有基本上最大的杂讯容限Nm(＝min[Nm1,Nm2])。在一些实施方式中，电压传递特性表现为顺时针的迟滞回圈，并且在一些其他实施方式中，电压传递特性表现为逆时针的迟滞回圈。在一些实施方式中，第二晶体管120和第三晶体管130可能都是铁电场效晶体管(FeFET)，或者两者都是负电容场效晶体管(NCFET)，使得所得到的反相器具有电压传递特性迟滞行为。利用这种配置，反相器可以储存具有不同的施加的电压的两个状态，以下将更为详细地描述。在一些实施方式中，第一晶体管110和第四晶体管140可能是铁电场效晶体管(FeFET)、负电容场效晶体管(NCFET)、金属氧化物半导体场效晶体管(MOS FET)、或其他合适的晶体管。
参看图1。在一些实施方式中，记忆体单元100a至100i设置在记忆体电路100的记忆体区域M中，并且记忆体电路100更包括与记忆体区域M相邻的周围区域P。源极线SL0至SL2延伸到周围区域P，并且记忆体电路100更包括设置在周围区域P之上的多个源极线晶体管150a、150b、和150c。在一些实施方式中，源极线晶体管150a至150c的源极可能是接地的。源极线SL0至SL2分别地连接到源极线晶体管150a至150c，使得源极线晶体管150a至150c可以分别地对源极线SL0至SL2充电。在一些实施方式中，源极线晶体管150a至150c是增强模式晶体管，并且具有与第一晶体管110(第二晶体管120、和/或第四晶体管140)相同的导电类型。也就是说，假如第一晶体管110(第二晶体管120、和/或第四晶体管140)是n型晶体管，则源极线晶体管150a至150c是n型晶体管，反之亦然。在一些实施方式中，源极线晶体管150a至150c可能是金属氧化物半导体场效晶体管(MOSFET)。在一些其他实施方式中，然而，源极线晶体管150a至150c可能是铁电场效晶体管(FeFET)或负电容场效晶体管(NCFET)，以改善记忆体电路100的读取存取时间。
图4是一示意图，绘示根据本揭示内容的一些实施方式的在写入操作时的示例性记忆体电路100。参看图3和图4。更详细而言，记忆体单元100a至100i中的每个记忆体单元具有其可以处于的三种不同状态：在单元闲置时待机、在数据已被请求时读取、以及在更新内容时写入。记忆体单元(这里使用记忆体单元100e作为示例)执行三种不同状态(待机、读取、写入)如下。
写入：起始于经由将要写入的值施加于字元线WL1和写入字元线WWL1，开始记忆体单元100e的写入周期。对于具有顺时针的电压传递特性迟滞回圈的反相器I，如果希望要储存0，则高于电压Vm1的脉冲电压Vhigh被施加到字元线WL1，亦即，将字元线WL1设置为脉冲电压Vhigh，和将写入字元线WWL1设置为Vdd(工作电压)。对于具有逆时针的电压传递特性迟滞回圈的反相器I，如果希望要储存0，则低于电压Vm1的脉冲电压Vlow被施加到字元线WL1，亦即，将字元线WL1设置为脉冲电压Vlow，和将写入字元线WWL1设置为Vdd。第一晶体管110因此导通(经由写入字元线WWL1)，并且电流通过第一晶体管110至第二晶体管120的栅极和第三晶体管130的栅极。如图3所示，当此电压施加到这些栅极时，反相器I的输出电压Vout基本上为0。因此，状态“0”被储存在反相器I的节点n中(亦即，第二晶体管120的漏极和第三晶体管130的漏极)。在记忆体单元100e的写入操作期间，字元线WL0和WL2被充电为具有电压Vm，并且写入字元线WWL0和WWL2被充电为0。此外，位元线BL0至BL2，和源极线SL0至SL2是浮动的(floating)。
另一方面，对于具有顺时针的电压传递特性迟滞回圈的反相器I，如果希望要储存1，则将低于电压Vm1的脉冲电压Vlow施加到字元线WL1，亦即，将字元线WL1设置为脉冲电压Vlow，和将写入字元线WWL1设置为Vdd。对于具有逆时针的电压传递特性迟滞回圈的反相器I，如果希望要储存1，则将高于电压Vm2的脉冲电压Vhigh施加到字元线WL1，亦即将字元线WL1设置为脉冲电压Vhigh，和将写入字元线WWL1设置为Vdd。因此，第一晶体管110导通，并且电流通过第一晶体管110至第二晶体管120的栅极和第三晶体管130的栅极。如图3所示，当此电压施加到栅极时，反相器I的输出电压Vout基本上为1。因此，状态“1”被储存在反相器I的节点n中。在记忆体单元100e的写入操作期间，字元线WL0和WL2被充电为具有电压Vm，并且写入字元线WWL0和WWL2被充电为0。此外，位元线BL0至BL2和源极线SL0至SL2是浮动的。
这样的配置具有良好的无写入干扰特性。更详细更言，对于记忆体单元100b(100h)，字元线WL0(WL2)被充电为Vm，并且写入字元线WWL1被充电为Vdd。当记忆体单元100b(100h)的第一晶体管110导通时，亦即，电流通过第一晶体管110时，因为电压Vm被施加到反相器I，所以反相器I的节点n仍然处于初始状态。如图3所示，当电压Vm被施加到反相器时，输出电压基本上维持在其初始值。在一些实施方式中，在记忆体单元100b(100h)的反相器I的节点n处的电压变化(在写入之前和在写入期间)小于约1e-1V，例如，约1.1e-2V，这远小于介于“0”状态和“1”状态之间的电压差异(约1V)。因此，记忆体单元100b和100h可以被视为是无写入干扰，亦即，记忆体单元100b和100h处于待机(或闲置)状态。
此外，对于记忆体单元100d(100f)，字元线WL1被充电为Vhigh(或Vlow)，并且写入字元线WWL0(WWL2)被充电为0。因此，记忆体单元100d(100f)的第一晶体管110关闭，亦即，电流不通过第一晶体管110。因此，反相器I的节点n仍然处于其初始状态。在一些实施方式中，在记忆体单元100d(100f)的反相器I的节点n处的电压变化(在写入之前和写入期间)小于约1e-5V，例如，约5.7e-6V，这远小于介于“0”状态和“1”状态之间的电压差异(约1V)。因此，记忆体单元100d和100f可以被视为是无写入干扰，亦即，记忆体单元100d和100f处于待机(或闲置)状态。
此外，由于其他记忆体单元(亦即，记忆体单元100a、100c、100g、和100i)的字元线被设置为Vm，并且其他记忆体单元的写入字元线被设置为0，因此其他记忆体单元(亦即，在这个情况为记忆体单元100a、100c、100g、和100i)也具有良好的无写入干扰特性。在一些实施方式中，记忆体电路100的写入时间可能小于约2皮秒(ps)，例如，约1.9皮秒(ps)(如在图22所示)，其远小于典型的静态随机存取记忆体(SRAM)单元电路。
读取：图5为一示意图，绘示根据本揭示内容的一些实施方式的在读取操作时的示例性记忆体电路100。假设记忆体单元100e的内容为1，并且记忆体单元100b和100h的内容为0，这些内容储存在它们的节点处。经由将所有位元线BL0-BL2预充电为Vdd，然后将源极线晶体管150b的栅极充电为Vdd，同时将源极线晶体管150a和150c的其他栅极设置为0，开始读取周期。因此，源极线晶体管150b导通，并且源极线晶体管150a和150c关闭。由于记忆体单元100e的节点n储存1，所以记忆体单元100e的第四晶体管140导通，而其他记忆体单元100b和100h的其他第四晶体管140关闭(因为它们储存0)。源极线晶体管150b的接地信号通过源极线SL1，并且记忆体单元100e的第四晶体管140将位元线BL1放电至接地(或0V)。另一方面，记忆体单元100b和100h的第四晶体管140关闭，因此位元线BL0和BL2仍然处于其预充电值(Vdd)。在一些实施方式中，在记忆体单元100b(100h)的反相器I的节点n处的电压变化(在读取之前和在读取期间)小于约1e-8V，例如，大约9e-9V，这远小于Vdd(约1.1V)。因此，这样的配置被视为是无读取干扰。这样的无读取干扰特性可能对于节点位置有助益。更详细而言，由于储存节点位在第四晶体管140的栅极140g处，介于节点n与位元线BL0至BL2之间没有电性连接，预充电的位元线BL0至BL2将不会干扰储存在节点n处的电压。此外，在读取操作之后，源极线晶体管150b关闭，因此源极线SL1是浮动的。浮动的源极线SL1禁止电流从位元线BL0至BL2流到接地(ground)。因此，储存节点在写入和读取期间都具有良好的稳定性。
在读取操作中，字元线WL0至WL2被设置为Vm，并且写入字元线WWL0至WWL2被设置为0，因此记忆体单元100a至100i的节点处于其初始状态。在一些实施方式中，位元线BL0至BL2的输出信号可能经由感测放大器而放大。在一些实施方式中，记忆体电路100的读取存取时间可能小于约2奈秒(ns)，例如，约1.3奈秒(ns)(如图22所示)。在一些其他实施方式中，进一步改善记忆体电路100的读取存取时间可能经由：增加源极线晶体管150a、150b、和150c的鳍片数目，增加源极线晶体管150a、150b、和150c的通道宽度，和/或在读取操作期间(对于平面结构装置)，施加顺向背栅极偏压(forward back-gate bias)至源极线晶体管150a、150b、和150c。此外，当第一晶体管110、第四晶体管140、和/或源极线晶体管150a至150c是铁电场效晶体管(FeFET)或负电容场效晶体管(NCFET)时，可以进一步改善记忆体电路100的读取存取时间。
图6为示意图，绘示根据本揭示内容的一些实施方式的在另一个读取操作时的示例性记忆体电路100。此外，假设记忆体单元100e的内容为0，并且记忆体单元100b和100h的内容为0，这些内容储存在它们的节点处。经由对所有位元线BL0至BL2预充电为Vdd，然后将源极线晶体管150b的栅极充电为Vdd，同时将源极线晶体管150a和150c的其他栅极设置为0，开始读取周期。因此，源极线晶体管150b导通，并且源极线晶体管150a和150c关闭。由于记忆体单元100e的节点n储存0，所以记忆体单元100e的第四晶体管140关闭，而其他记忆体单元100b和100h的其他第四晶体管140也关闭(因为它们储存0)。源极线晶体管150b的接地信号不通过记忆体单元100e的第四晶体管140，因此位元线BL1处于其预充电的值(Vdd)。类似地，位元线BL0和BL2仍处于其预充电的值(Vdd)。因此，这样的配置被视为是无读取干扰。
图7示出了根据本揭示内容的一些实施方式的负电容场效晶体管(NCFET)反相器的漏极电流(Ids)与栅极电压(Vin)的特性。在图7中，线Ln代表N型负电容场效晶体管(例如，在图2中的第二晶体管120)的电流电压曲线(IV curve)，并且线Lp代表P型负电容场效晶体管(例如，在图2中的第三晶体管130)的电流电压曲线。线Ln和线Lp具有不同的特性，并且这两条线形成两个交叉点Pa和Pb，这意味此负电容场效晶体管反相器可能储存具有不同的施加的电压的两个不同状态。这样，具有在图7中所示的特性的负电容场效晶体管反相器可以用作在图2中的反相器I。此外，在图7中所示的负电容场效晶体管在室温下具有低于60mV/dec的次临界摆幅(subthreshold swing，SS)。
图8是示意图，绘示根据本揭示内容的一些实施方式的示例性记忆体电路100'。记忆体电路100'和100(见图1)之间的差异与第四晶体管的配置有关。在
图8中的记忆体电路100'包括记忆体单元100a'、100b'、100c'、100d'、100e'、100f'、100g'、100h'、和100i'、以及源极线晶体管150a至150c。以记忆体单元100a'为例，第四晶体管140'的栅极140g'连接到源极线SL0，第四晶体管140'的源极140s'连接到第二晶体管120的漏极和第三晶体管130的漏极，并且第四晶体管140'的漏极140d'连接到位元线BL0。由于记忆体单元100b'至100i'的第四晶体管具有类似的配置，因此下文中不再重复其中的详细描述。记忆体电路100'具有与图1中的记忆体电路100相同的写入操作。对于读取操作，所选的记忆体单元的第四晶体管140'是导通的，如果节点储存“0”，则所选的记忆体单元的节点将对相应的位元线放电，并且如果节点储存“1”，则相应的位元线维持其初始值。
图9A至图17绘示根据本揭示内容的一些实施方式的方法，其在制造记忆体电路的各个阶段。在一些实施方式中，图1中所示的记忆体单元100a、100b、100d、和100e、以及源极线晶体管150a和150b可能使用在图9A至图17中所示的制程来制造。参看图9A和图9B，其中图9B是在图9A中所示的区域A的透视图。提供基板610。基板610包括记忆体区域M和与记忆体区域M相邻的周围区域P。记忆体单元500a(见图11A)将形成在记忆体区域M中的单元区域ca，记忆体单元500b(见图11A)将形成在记忆体区域M中的单元区域cb，记忆体单元500d(见图11A)将形成在记忆体区域M中的单元区域cd，记忆体单元500e(见图11A)将形成在记忆体区域M中的单元区域ce，并且源极线晶体管550a和550b(见图11A)将形成在周围区域P中。记忆体单元500a、500b、500d、和500e具有类似或相同的配置/结构。要注意的是，仅管图9B仅示出了在区域A中形成的结构，但是在图11A中所示的其他晶体管可能具有与在图9B、图10、和图11B中所示的相同或类似的制造制程和结构。
在一些实施方式中，基板610可能包括硅(Si)。或者，基板610可能包括锗(Ge)、硅锗、砷化镓(GaAs)、锗-锡(GeSn)、或其他合适的半导体材料。亦或者，基板610可能包括磊晶层。例如，基板610可能具有覆盖块体半导体(bulk semiconductor)的磊晶层。此外，基板610可能经过应变处理以提高性能。例如，磊晶层可能包括与那些块体半导体不同的半导体材料，例如经由包括选择性磊晶成长(selective epitaxial growth，SEG)的制程而形成覆盖块体硅的一层硅锗、或覆盖块体硅锗的一层硅。此外，基板610可能包括绝缘体上半导体(semiconductor-on-insulator，SOI)结构，例如埋入介电层(buried dielectric layer)。亦或者，基板610可能包括埋入介电层，例如埋入氧化物(BOX)层，例如其形成经由称为注氧隔离(separation by implantation of oxygen，SIMOX)技术、晶圆接合、选择性磊晶成长(SEG)、或其他合适的方法。在各个实施方式中，基板610可能包括各种基板结构和材料中的任何种类。
基板610包括N阱区域nw和P阱区域pw。单元区域ca、cb、cd、和ce中的每个单元区域包括三个N阱区域nw和一个P阱区域pw。N阱区域nw对应于形成第一晶体管510、第二晶体管520、和第四晶体管540的位置，并且P阱区域pw对应于形成第三晶体管530的位置。此外，一些N阱区域nw形成在基板610的周围区域P中，并且这些N阱区域nw对应于形成源极线晶体管550a和550b的位置。
基板610包括多个半导体鳍片612和614、虚拟鳍片616和618、和从基板610突出的源极/漏极接垫622和624。半导体鳍片612和614用作之后形成的晶体管的源极/漏极特征，并且虚拟鳍片616和618分别地邻近半导体鳍片612和614而形成。虚拟鳍片616和618在半导体装置中没有功能，但使装置制程更一致、更具有可再现性、并且更易于制造。半导体鳍片612和614在半导体装置中具有功能性。源极/漏极接垫622和624两者都电性连接且物理性连接到半导体鳍片612(614)的端部。可以在源极/漏极接垫622和624之上形成接触。半导体鳍片612和614沿不同方向延伸。例如，半导体鳍片612基本上垂直于半导体鳍片614。虚拟鳍片616在半导体鳍片612的相对侧上，并且虚拟鳍片618在半导体鳍片614的相对侧上。虚拟鳍片616基本上平行于半导体鳍片612，并且虚拟鳍片618基本上平行于半导体鳍片614。在一些实施方式中，半导体鳍片612和虚拟鳍片616具有不同的长度，例如，虚拟鳍片616比半导体鳍片612短。类似地，半导体鳍片614和虚拟鳍片618具有不同的长度，例如，虚拟鳍片618比半导体鳍片614短。要注意的是，在图9A和图9B中的半导体鳍片612和614以及虚拟鳍片616和618的数目是说明性的，并且不应限制本揭示内容的请求保护的范围。
半导体鳍片612和614、虚拟鳍片616和618、和源极/漏极接垫622和624可能例如经由使用微影技术来图案化和蚀刻基板610而形成。在一些实施方式中，在基板610上方形成一层的光阻材料(图未示)。根据所需的图案(在此处情况下为半导体鳍片612和614以及虚拟鳍片616和618)照射(曝光)此层的光阻材料，并且显影以移除一部分的光阻材料。剩余的光阻材料保护下方的材料免于后续的制程操作，例如蚀刻。应该注意的是，在蚀刻制程中，也可能使用其他遮罩，例如氧化物或硅氮化物遮罩。
在一些其他实施方式中，半导体鳍片612和614、虚拟鳍片616和618、以及源极/漏极接垫622和624可能以磊晶方式成长。例如，下方的材料的暴露部分，例如基板610的暴露部分，可能用在磊晶制程中以形成半导体鳍片612和614、虚拟鳍片616和618、和源极/漏极接垫622和624。在磊晶成长制程期间，可能使用遮罩以控制半导体鳍片612和614、虚拟鳍片616和618、以及源极/漏极接垫622和624的形状。
参看图10。在基板610之上形成多个隔离结构630，例如浅沟槽隔离(STI)，以隔开各种装置。隔离结构630的形成可能包括在基板610中蚀刻沟槽(亦即，图案化基板610以形成在图9A和图9B中所示的结构)，并且以诸如硅氧化物、硅氮化物、或硅氮氧化物的绝缘材料来填充沟槽。经填充的沟槽可能具有多层的结构，例如热氧化物衬垫层加上填充沟槽的硅氮化物。在一些实施方式中，隔离结构630可能使用一制程顺序来构建，例如：成长垫氧化物(pad oxide)，形成低压化学气相沉积(LPCVD)氮化物层，使用光阻和遮罩来图案化浅沟槽隔离(STI)开口，在基板610中蚀刻沟槽以形成半导体鳍片612和614、虚拟鳍片616和618、以及源极/漏极接垫622和624，选择性地成长热氧化物沟槽衬垫以改善沟槽介面，以化学气相沉积(CVD)氧化物来填充沟槽，使用化学机械平坦化(CMP)以移除过量的介电层，以及回蚀刻残留的介电层以形成隔离结构630，因此半导体鳍片612和614、虚拟鳍片616和618，以及源极/漏极接垫622和624的顶部部分从隔离结构630突出。
在图10中，半导体鳍片614具有从隔离结构630突出的一部分。半导体鳍片614的此部分具有高度H和宽度W。在一些实施方式中，高度H在约5纳米至约350纳米的范围内，例如，约30纳米；宽度W在约5纳米至约50纳米的范围内，例如，约10纳米。半导体鳍片612具有相同或类似的尺寸，在此不再重复。
参看图11A和图11B。栅极结构640共形地形成在半导体鳍片612(614)和虚拟鳍片616(618)上方。如图11B所示，栅极结构640包括界面层642、铁电层644、和栅极电极646。界面层642分别地覆盖半导体鳍片612(614)的部分(亦即，通道)和虚拟鳍片616(618)的部分。铁电层644形成在界面层642和隔离结构630上方，因此，在一些实施方式中，铁电层644与隔离结构630接触。栅极电极646形成在铁电层644上方，并且在一些实施方式中，栅极电极646与铁电层644接触。
在一些实施方式中，形成栅极结构640可能经由在半导体鳍片612和614、虚拟鳍片616和618、以及源极/漏极接垫622和624上方顺序地形成界面的膜(interfacial films)，在这些界面的膜和隔离结构630上方形成铁电材料，以及在此铁电材料(亦即，铁电膜)的上方形成导电材料。之后，图案化导电材料、铁电材料、和界面的膜，以形成栅极结构640。在一些实施方式中，界面层642可能包括二氧化硅、硅氮化物、高介电常数介电材料、或其他合适的材料。在各种实施例中，形成界面层642可能经由热氧化半导体鳍片612和614、虚拟鳍片616和618、以及源极/漏极接垫622和624，因此界面层642不形成在隔离结构630之上。或者，沉积界面层642可能经由原子层沉积(ALD)制程、化学气相沉积(CVD)制程，次大气压的化学气相沉积(a subatmospheric CVD，SACVD)制程、可流动化学气相沉积制程、物理气相沉积制程、或其他合适的制程。举例来说，可能使用界面层642以用于防止由后续的制程(例如，后续的导电材料和铁电膜的形成)对于半导体鳍片612和614的损坏。
铁电材料具有介于施加的电场和储存的电荷之间的非线性关系。具体地，铁电特性具有迟滞回圈的形式(如图3所示)，其在形状上与铁磁材料的迟滞回圈非常相似。半永久电偶极形成在铁电材料的晶体结构中。当跨越介电质施加外部电场时，偶极倾向于使它们自身与场方向对准，这是由在原子的位置的微小偏移和在晶体结构中电子电荷的分布的偏移而产生的。在移除电荷之后，偶极保持其极化状态。
在一些实施方式中，铁电膜(以及于是铁电层644)包括HfZrO、Pb3Ge5O11(PGO)、锆钛酸铅(lead zirconate titanate，PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O2(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆(zirconium silicate)、ZrAlSiO、HfO2、硅酸铪(hafnium silicate)、HfAlO、LaAlO、镧氧化物(lanthanum oxide)、以硅掺杂的HfO2、Ta2O5、或其组合。在一些实施方式中，对于具有顺时针的电压传递特性迟滞回圈的反相器，铁电层644的剩余极化(remnant polarization，Pr)和矫顽场(coercive field，Ec)不为零。对于HfZrO材料，剩余极化约为14μC/cm2，并且矫顽场约为1.3MV/cm。对于具有逆时针的电压传递特性迟滞回圈的反相器，铁电层644的剩余极化(Pr)和矫顽场(Ec)不为零。此外，介于半导体鳍片612(614)和界面层642之间的界面处的电荷密度大于约109cm-2。
在一些实施方式中，界面层642的厚度642t在介于约0纳米和约25纳米之间的范围内，例如，约0.8纳米。在一些实施方式中，铁电层644的厚度644t在介于约1纳米和约30纳米之间的范围内，例如，约5纳米。在一些实施方式中，栅极结构640的通道长度Lg在介于约10纳米至约10000纳米的范围之内，例如，约50纳米。在一些实施方式中，经由增厚铁电层644(增加厚度644t)和/或减薄界面层642(减小厚度642t)，可以扩大电压传递特性迟滞回圈。
在一些实施方式中，栅极电极646包括一或多个功函数层。功函数调整层由导电材料制成，例如：单层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC、或这些材料中的两种或多种的多层。对于n型晶体管(诸如第一晶体管510、第二晶体管520、第四晶体管540、和/或源极线晶体管550a和550b)，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、和TaSi中的一或多种作为功函数层，并且对于p型晶体管(诸如第三晶体管530)，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、和Co中的一或多种作为功函数层。
参看图11B。在一些实施方式中，栅极结构640包括两个接垫区域652、和介在接垫区域652之间的颈部654。颈部654具有小于接垫区域652的宽度(亦即，通道长度Lg)。可以在接垫区域652之上形成接触。接垫区域652形成在隔离结构630上方，并且颈部654跨越半导体鳍片612(614)和虚拟鳍片616(618)上方。
在图11A中，在基板610之上形成多个记忆体单元500a、500b、500d、和500e。以记忆体单元500a为例。记忆体单元500a包括第一晶体管510、第二晶体管520、第三晶体管530、和第四晶体管540。在一些实施方式中，第一晶体管510具有与第二晶体管520相同的配置，除了它们具有不同的取向。记忆体单元500b、500d、和500e具有与记忆体单元500a相同的配置/结构，因此这里不再重复其详细描述。此外，源极线晶体管550a和550b形成在基板610之上。源极线晶体管550a和550b可能具有在图11B中所示的配置。
要注意的是，在图11A中，第一晶体管510、第二晶体管520、第三晶体管530、第四晶体管540、和源极线晶体管550a和550b具有相同的配置。在一些其他的实施方式中，然而，第一晶体管510、第二晶体管520、第三晶体管530、第四晶体管540、和源极线晶体管550a和550b可能具有不同的配置。例如，第二晶体管520和第三晶体管530可能都是铁电场效晶体管(FeFETs)或负电容场效晶体管(NCFETs)。第一晶体管510、第四晶体管540、和源极线晶体管550a和550b可能是铁电场效晶体管(FeFETs)、负电容场效晶体管(NCFETs)、或金属氧化物半导体场效晶体管(MOSFETs)。
请参看图12。在图11A的结构上方(亦即，在基板610上方)形成层间介电质(ILD)660。形成层间介电质660可能经由化学气相沉积(CVD)、高密度电浆化学气相沉积、旋涂、溅射、或其他合适的方法。在一些实施方式中，层间介电质660包括硅氧化物。在一些其他实施方式中，层间介电质660可能包括硅氮氧化物、硅氮化物、或低介电常数材料。可能对层间介电质660执行退火制程，以固化层间介电质660。
在一些实施方式中，在形成层间介电质660之前，可能在图11A的结构上方共形地形成接触蚀刻停止层(contact etch stop layer，CESL)。在一些实施方式中，接触蚀刻停止层可能是一应力层或多个层。在一些实施方式中，接触蚀刻停止层具有拉伸应力，并且由Si3N4形成。在一些其他实施方式中，接触蚀刻停止层包括例如氮氧化物的材料。在又一些其他的实施方式中，接触蚀刻停止层可能具有包括多个层的复合结构，例如覆盖硅氧化物层的硅氮化物层。形成接触蚀刻停止层可以使用电浆增强化学气相沉积(PECVD)，然而，也可以使用其他常用的方法，例如低压化学气相沉积(LPCVD)、原子层沉积(ALD)、或类似的方法。
参看图13A和图13B，其中图13B是在图13A中的区域A的透视图。多个接触S、D、和G形成在层间介电质660中。接触S分别地形成在源极/漏极接垫622的上方，接触D分别地形成在源极/漏极接垫624的上方，并且接触G分别地形成在接垫区域652的上方。
在一些实施方式中，经由各种方式，包括干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合，来蚀刻层间介电质660，以形成多个开口。开口延伸穿过层间介电质660并且暴露源极/漏极接垫622、624、或接垫区域652。然后在开口中形成填充材料。填充材料连接到源极/漏极接垫622、624、或接垫区域652。在一些实施方式中，填充材料可能填充在开口中，并且经由执行化学机械平坦化制程来移除填充材料的过量部分，以形成接触S、D、和G。接触S、D、和G可能由钨、铝、铜、或其他合适的材料制成。
参看图11A、图13A、和图14。在图13A的结构(亦即，记忆体单元500a、500b、500d、500e、和源极线晶体管550a和550b)上方形成第一互连层。第一互连层包括各种金属线。在一些实施方式中，第一互连层包括写入字元线WWL0和WWL1、电源线Vdd'、和金属线712。写入字元线WWL0通过各自的接触G而电性连接到记忆体单元500a和500d的第一晶体管510的接垫区域652。写入字元线WWL1通过各自的接触G而电性连接到记忆体单元500b和500e的第一晶体管510的接垫区域652。电源线Vdd'通过各自的接触S而电性连接到记忆体单元500a、500b、500d、和500e的第三晶体管530的源极/漏极接垫622。此外，金属线712分别地设置在记忆体单元500a、500b、500d、和500e中。每条金属线712通过各自的接触D和G而电性连接到第二和第三晶体管520和530的源极/漏极接垫624和第四晶体管540的接垫区域652。第一互连层形成在基板610的记忆体区域M的上方。在一些实施方式中，形成第一互连层可能经由在层间介电质660上方形成毯覆的金属层，之后图案化此金属层以形成第一互连层。在一些实施方式中，第一互连层可能由金属材料形成，包括，例如：W、Ta、Ti、或Al、和/或包括，例如：合金、氮化物、硅化物、掺杂硅或碳的其化合物、例如：TiAl、TaAl、TiAlC、WSix、TiSix、TaSix、CoSix、或其组合。
参看图11A、图13A、和图15。在图14的结构(亦即，层间介电质660和第一互连层)上方形成第二互连层。更具体地，在层间介电质660和第一互连层上方形成第一介电层720。形成第一介电层720可能经由化学气相沉积(CVD)、高密度电浆化学气相沉积、旋涂、溅射、或其他合适的方法。在一些实施方式中，第一介电层720包括硅氧化物。在一些其他的实施方式中，第一介电层720可能包括硅氮氧化物、硅氮化物、或低介电常数材料。可能对第一介电层720执行退火制程，以固化第一介电层720。
之后，在第一介电层720上方形成第二互连层。第二互连层包括各种金属线。在一些实施方式中，第二互连层包括字元线WL0和WL1、位元线BL0和BL1、以及金属线732。字元线WL0通过各自的接触S和形成在其上的导孔，而电性连接到记忆体单元500a和500b的第一晶体管510的源极/漏极接垫622。字元线WL1通过各自的接触S和形成在其上的导孔,，而电性连接到记忆体单元500d和500e的第一晶体管510的源极/漏极接垫622。位元线BL0通过各自的接触D和形成在其上的导孔，而电性连接到记忆体单元500a和500b的第四晶体管540的源极/漏极接垫624。位元线BL1通过各自的接触D和形成在其上的导孔，而电性连接到记忆体单元500d和500e的第四晶体管540的源极/漏极接垫624。此外，金属线732分别地设置在记忆体单元500a、500b、500d、和500e中。每条金属线732通过各自的接触D和G以及形成在其上的导孔，而电性连接到第一晶体管510的源极/漏极接垫624与第二和第三晶体管520和530的接垫区域652。在基板610的记忆体区域M的上方形成第二互连层。
在一些实施方式中，在第一介电层720中形成多个开口，以暴露对应的接触S、D、和G。之后，在第一介电层720的开口中形成导孔，以互相连接第二互连层和对应的接触S、D、和G。之后形成第二互连层，经由例如，在第一介电层720上方形成毯覆的金属层，之后图案化此金属层，以形成第二互连层。在一些实施方式中，第二互连层可能由金属材料形成，包括，例如，W、Ta、Ti、或Al、和/或包括，例如，合金、氮化物、硅化物、掺杂硅或碳的其化合物，例如，TiAl、TaAl、TiAlC、WSix、TiSix、TaSix、CoSix、或其组合。
参看图11A、图13A、和图16。在图15的结构(亦即，第一介电层720和第二互连层)上方形成第三互连层。更具体而言，在第一介电层720和第二互连层上方形成第二介电层740。形成第二介电层740可能经由化学气相沉积(CVD)、高密度电浆化学气相沉积、旋涂、溅射、或其他合适的方法。在一些实施方式中，第二介电层740包括硅氧化物。在一些其他的实施方式中，第二介电层740可能包括硅氮氧化物、硅氮化物、或低介电常数材料。可能对于第二介电层740执行退火制程，以固化第二介电层740。
之后，在第二介电层740上方形成第三互连层。第三互连层包括各种金属线。在一些实施方式中，第三互连层包括源极线SL0和SL1，以及源极接垫752和754。源极线SL0通过各自的接触S和形成在其上的导孔，而电性连接到记忆体单元500a和500d的第四晶体管540的源极/漏极接垫622。源极线SL1通过各自的接触S和形成在其上的导孔，而电性连接到记忆体单元500b和500e的第四晶体管540的源极/漏极接垫622。源极接垫752通过各自的接触G和形成在其上的导孔，而电性连接到源极线晶体管550a的接垫区域652。源极接垫754通过各自的接触G和形成在其上的导孔，而电性连接到源极线晶体管550b的接垫区域652。源极线SL0和SL1形成在基板610的记忆体区域M的上方，并且延伸至周围区域P，并且源极接垫752和754形成在基板610的周围区域P的上方。
在一些实施方式中，在第一和第二介电层720和740中形成多个开口，以暴露对应的接触S和G。之后，在第一和第二介电层720和740的开口中形成导孔，以互相连接第三互连层和对应的接触S和G。之后形成第三互连层，经由例如，在第二介电层740上方形成毯覆的金属层，之后图案化此金属层，以形成第三互连层。在一些实施方式中，第三互连层可能由金属材料形成，包括，例如，W、Ta、Ti、或Al、和/或包括，例如，合金、氮化物、硅化物、掺杂硅或碳的其化合物，例如，TiAl、TaAl、TiAlC、WSix、TiSix、TaSix、CoSix、或其组合。
参看图11A、图13A、和图17。在图16的结构(亦即，第二介电层740和第三互连层)上方形成第四互连层。更具体而言，在第二介电层740和第三互连层上方形成第三介电层760。形成第三介电层760可能经由化学气相沉积(CVD)、高密度电浆化学气相沉积、旋涂、溅射、或其他合适的方法。在一些实施方式中，第三介电层760包括硅氧化物。在一些其他的实施方式中，第三介电层760可能包括硅氮氧化物、硅氮化物、或低介电常数材料。可能对第三介电层760执行退火制程，以固化第三介电层760。
之后，在第三介电层760上方形成第四互连层。第四互连层包括各种金属线。在一些实施方式中，第四互连层包括接地线GND。接地线GND通过各自的接触S和形成在其上的导孔，而电性连接到记忆体单元500a、500b、500d和500e的第二晶体管520的源极/漏极接垫622与源极线晶体管550a和550b的源极/漏极接垫622。在基板610的记忆体区域M和周围区域P的上方形成接地线GND。
在一些实施方式中，在第一、第二、和第三介电层720、740、和760中形成多个开口，以暴露对应的接触S。之后，在第一、第二、第三介电层720、740、和760的开口中形成导孔，以互相连接第四互连层和对应的接触S。之后，形成第四互连层，经由例如，在第三介电层760上方形成毯覆的金属层，之后图案化此金属层，以形成第四互连层。在一些实施方式中，第四互连层可能由金属材料形成，包括，例如：W、Ta、Ti、或Al、和/或包括，例如：合金、氮化物、硅化物、掺杂硅或碳的其化合物，例如：TiAl、TaAl、TiAlC、WSix、TiSix、TaSix、CoSix、或其组合。
要注意的是，上述第一、第二、第三、和第四互连层的形成是作为示例，形成互连层可能经由其他方法，例如，镶嵌、双镶嵌方法、或其他合适的方法。此外，上述第一、第二、第三、和第四互连层的形成顺序也是示例。在一些其他的实施方式中，第一互连层可能形成在高于第二互连层，第二互连层可能形成在高于第三互连层、和/或第三互连层可能形成在高于第四互连层。只要第一、第二、第三、和第四互连层处于不同的平面，则实施方式落入本揭示内容之内。
图18A和图18B是根据一些实施方式的在图1中的记忆体电路100(或在图8中的记忆体电路100')的晶体管的透视图。在图18A和图18B中所示的晶体管可能是在图1和图8中所示的第一晶体管110、第二晶体管120、第三晶体管130、第四晶体管140、140'、和/或源极线晶体管150a至150c。在图18A中，栅极结构640'包括界面层642、金属层648、铁电层644、和栅极电极646。金属层648在界面层642和隔离结构630上方，并与界面层642和隔离结构630接触。铁电层644在金属层648上方，并与金属层648接触。栅极电极646在铁电层644上方，并与铁电层644接触。也就是说，铁电层644夹置在介于金属层648和栅极电极646之间。在一些实施方式中，金属层648可能由金属材料制成，例如，Pt、Al、W、Ni、其合金(例如铝铜合金)、或金属化合物(例如，钛氮化物或钽氮化物)。在图18A中所示的晶体管可能是铁电场效晶体管(FeFET)，其中铁电层644具有非零的剩余极化和矫顽场，因此形成具有电压传递特性迟滞行为的反相器。在图18A中所示的晶体管可能是在室温下具有低于60mV/dec次临界摆辐的负电容场效晶体管(NCFET)，因此形成的反相器具有电压传递特性迟滞行为。
在图18B中，栅极结构640"包括铁电层644和栅极电极646。铁电层644在半导体鳍片612(614)、虚拟鳍片616(618)、和隔离结构630上方，并与半导体鳍片612(614)、虚拟鳍片616(618)、和隔离结构630接触。栅极电极646在铁电层644上方，并与铁电层644接触。在图18B中所示的晶体管可能是铁电场效晶体管(FeFET)，其中铁电层644中具有非零的剩余极化和矫顽场，因此形成的反相器具有电压传递特性迟滞行为。在图18B中所示的晶体管可能是具有低于60mV/dec次临界摆幅的负电容反相器(NCFET)，因此形成的反相器具有电压传递特性迟滞行为。
图19是根据一些实施方式的在图1中的记忆体电路100的晶体管(或是在图8中的记忆体电路100')的透视图，并且图20是沿着在图19中的线B-B的截面视图。在图19中所示的晶体管可能是在图1和图8中所示的第一晶体管110、第二晶体管120、第三晶体管130、第四晶体管140、140'、和/或源极线晶体管150a至150c。在图19和图20中，晶体管更包括围绕栅极结构的栅极间隔物670。也就是说，栅极间隔物670与界面层642、铁电层644、和栅极电极646接触。栅极间隔物670可能由一或多层的绝缘材料制成，绝缘材料例如是SiO2、SiN、和SiON。在一些实施方式中，栅极间隔物670可能由高介电常数材料(例如，具有大于3.9的介电常数)制成。例如，栅极间隔物670可能包括至少一层的Hf、Al、Zr、其金属氧化物或硅化物的组合，以及其多层。其他合适的材料包括La、Mg、Ba、Ti、Pb、Zr的金属氧化物的形式、金属合金氧化物的形式、和其组合。示例性的材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、和LaAlO3。形成栅极间隔物670的方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)、或类似的方法。高介电常数栅极间隔物670在其表面上具有大的电子量，并且这些电子增加了铁电层644的极化，因此增大电压传递特性迟滞回圈。
图21A和图21B是根据一些实施方式的晶体管的截面视图。在图21A中，栅极间隔物670围绕栅极结构640'。也就是说，栅极间隔物670与界面层642、金属层648、铁电层644、和栅极电极646接触。在图21B中，栅极间隔物670围绕栅极结构640"。也就是说，栅极间隔物670与铁电层644和栅极电极646接触。
基于以上讨论，可以看出本揭示内容提供了益处。然而，要了解的是，其他实施方式可能提供额外的益处，并且并非所有益处都必须在此揭示，并且并非所有的实施方式都需要特别的益处。一个益处是记忆体电路具有单个反相器以储存两个状态，并且因此可以减小记忆体电路的布局面积。另一个益处是上述记忆体电路是无写入干扰(并且是无读取干扰)。此外，利用铁电场效晶体管(FeFET)和/或负电容场效晶体管(NCFET)，可以减少记忆体电路的读取存取时间。
根据一些实施方式，记忆体电路包括记忆体单元和源极线晶体管。记忆体单元包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管。第二晶体管和第三晶体管形成一反相器其电性连接到第一晶体管的漏极。反相器配置为储存具有不同的施加的电压的两个状态。第四晶体管电性连接到反相器的节点。源极线晶体管电性连接到第四晶体管。
根据一些实施方式，记忆体电路包括记忆体单元、字元线、和位元线。记忆体单元包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管。第二晶体管和第三晶体管形成反相器，并且第二和第三晶体管的栅极都包括铁电材料。字元线电性连接到第一晶体管的源极。位元线电性连接到第四晶体管的漏极。
根据一些实施方式，一种用于制造记忆体电路的方法包括，在基板上方形成第一晶体管、第二晶体管、第三晶体管、和第四晶体管。至少第二和第三晶体管包括铁电材料。在第一晶体管、第二晶体管、第三晶体管、和第四晶体管上方形成层间介电质(ILD)。在层间介电质上方形成第一金属线，以互相连接第二和第三晶体管的漏极和第四晶体管的栅极。在层间介电质上方形成第二金属线，以互相连接第一晶体管的漏极与第二和第三晶体管的栅极。在层间介电质上方形成写入字元线，并且写入字元线电性连接到第一晶体管的栅极。写入字元线与第四晶体管电性隔离。在层间介电质上方形成字元线，并且字元线电性连接到第一晶体管的源极。在层间介电质上方形成位元线，并且位元线电性连接到第四晶体管。
本揭示内容的一些实施方式提供了一种记忆体电路，包含：记忆体单元和源极线晶体管。记忆体单元包含：第一晶体管、第二晶体管、第三晶体管、和第四晶体管。其中第二晶体管和第三晶体管形成一反相器其电性连接至第一晶体管的漏极，其中反相器配置为储存具有不同的施加的电压的两个状态。第四晶体管电性连接到反相器的节点。源极线晶体管电性连接到第四晶体管。
在一些实施方式的记忆体电路中，第二晶体管和第三晶体管都是铁电场效晶体管(FeFET)。
在一些实施方式的记忆体电路中，第二晶体管和第三晶体管都是负电容场效晶体管(NCFET)。
在一些实施方式的记忆体电路中，第一晶体管的漏极电性连接至第二晶体管的栅极和第三晶体管的栅极。
在一些实施方式的记忆体电路中，更包含一接地线，其中第二晶体管的源极电性连接至接地线。
在一些实施方式的记忆体电路中，更包含一电源线，并且第三晶体管的源极电性连接至电源线。
在一些实施方式的记忆体电路中，第四晶体管的栅极电性连接至反相器的节点。
在一些实施方式的记忆体电路中，第四晶体管的源极电性连接至反相器的节点。
在一些实施方式的记忆体电路中，第二晶体管和第三晶体管具有不同的导电类型。
在一些实施方式的记忆体电路中，第二晶体管和源极线晶体管具有相同的导电类型。
本揭示内容的一些实施方式提供了一种记忆体电路，包含：记忆体单元、写入字元线、字元线、以及位元线。记忆体单元，包含：第一晶体管、第二晶体管、第三晶体管、和第四晶体管。其中第二晶体管和第三晶体管形成一反相器，并且第二晶体管的栅极和第三晶体管的栅极都包含铁电材料。反相器电性连接至第一晶体管和第四晶体管。写入字元线电性连接到第一晶体管的栅极，其中写入字元线与第四晶体管电性隔离。字元线电性连接至第一晶体管的源极。位元线电性连接至第四晶体管的漏极。
在一些实施方式中的记忆体电路中，更包含源极线其电性连接至第四晶体管的源极。
在一些实施方式中的记忆体电路中，第四晶体管的栅极电性连接至反相器。
在一些实施方式中的记忆体电路中，更包含源极线其电性连接第四晶体管的栅极。
在一些实施方式中的记忆体电路中，字元线基本上平行于位元线。
在一些实施方式中的记忆体电路中，字元线和位元线位在相同的水平面。
本揭示内容的一些实施方式提供了一种制造记忆体电路的方法，包含：在基板上方形成第一晶体管、第二晶体管、第三晶体管、和第四晶体管，其中至少第二晶体管和第三晶体管包含铁电材料；形成层间介电质(ILD)其在第一晶体管、第二晶体管、第三晶体管、和第四晶体管上方；形成第一金属线其在层间介电质上方，以互相连接第二和第三晶体管的漏极、和第四晶体管的栅极；形成第二金属线其在层间介电质上方，以互相连接第一晶体管的漏极、和第二和第三晶体管的栅极；形成写入字元线其在层间介电质上方并且电性连接至第一晶体管的栅极，其中写入字元线与第四晶体管电性隔离；形成字元线其在层间介电质上方并且电性连接至第一晶体管的源极；以及形成位元线其在层间介电质上方并且电性连接至第四晶体管。
在一些实施方式中，制造记忆体电路的方法更包含：形成源极线晶体管其在基板上方；以及形成源极线其在层间介电质上方，以互相连接源极线晶体管和第四晶体管。
在一些实施方式中，制造记忆体电路的方法更包含形成接地线其在层间介电质上方，以互相连接源极线晶体管的源极和第二晶体管的源极。
在一些实施方式的制造记忆体电路的方法中，字元线和位元线在相同的水平面。
以上概述了数个实施方式，以便本领域技术人员可以较佳地理解本揭示内容的各个方面。本领域技术人员应该理解，他们可以容易地使用本揭示内容作为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现本文介绍的实施方式的相同优点。本领域技术人员亦会理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能在不脱离本揭示内容的精神和范围的情况下，进行各种改变、替换、和变更。

Claims (1)

1.一种记忆体电路，其特征在于，包含：
一记忆体单元，包含：
一第一晶体管；
一第二晶体管；
一第三晶体管，其中该第二晶体管和该第三晶体管形成一反相器其电性连接至该第一晶体管的一漏极，其中该反相器配置为储存具有不同的施加的电压的两个状态；和
一第四晶体管，其电性连接到该反相器的一节点；以及
一源极线晶体管，其电性连接到该第四晶体管。
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