JP4053510B2

JP4053510B2 - Ｓｒａｍ装置

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Publication number: JP4053510B2
Application number: JP2004085621A
Authority: JP
Inventors: 尊広松澤; 賢孝斎藤; 雅之平
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2004-03-23
Filing date: 2004-03-23
Publication date: 2008-02-27
Anticipated expiration: 2024-03-23
Also published as: US20050213415A1; US7088607B2; JP2005276277A

Description

本発明はメモリセルおよび半導体記憶装置に係り、特に、スタティック・ノイズマージンやライトマージン等の性能の改善を図ったスタティック型メモリセルおよびＳＲＡＭ装置に関するものである。

図１５は、一般的な１ポート型のＳＲＡＭ（static random access memory）におけるメモリセルの構成の一例を示す図である。
図１５に示すメモリセルは、６個のトランジスタ（ｎ型ＭＯＳトランジスタＱｎ１〜Ｑｎ４，ｐ型ＭＯＳトランジスタＱｐ１，Ｑｐ２）を有する。

これらのトランジスタのうち、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ３はインバータ回路ＩＶ１を構成し、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ４はインバータ回路ＩＶ２を構成する。

インバータ回路ＩＶ１およびＩＶ２は、互いの入力と出力とがリング状に接続されており、接続ノードＮ０およびＮ１の信号レベルを相補的なレベルに保つ。すなわち、一方のノードをハイレベル、他方のノードをローレベルに保つ。この信号保持機能によって、インバータ回路ＩＶ１およびＩＶ２は１ビットの情報を記憶する。

ノードＮ０は、ｎ型ＭＯＳトランジスタＱｎ１を介してビット線ＢＬに接続される。ノードＮ１は、ｎ型ＭＯＳトランジスタＱｎ２を介してビット線ＸＢＬに接続される。
ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２は、そのゲートがワード線ＷＬに接続されており、ワード線ＷＬがハイレベルのときオン、ローレベルのときオフする。

メモリセルの記憶データを保持する場合、ワード線ＷＬはローレベルに設定される。これにより、ノードＮ０，Ｎ１とビット線ＢＬ，ＸＢＬとが分離された状態になり、各ノードＮの信号レベルが保たれる。
一方、メモリセルにアクセスを行う場合、ワード線ＷＬはハイレベルに設定される。これにより、ノードＮ０，Ｎ１とビット線ＢＬ，ＸＢＬとが接続され、これらのビット線を通じて、メモリセルに対するデータの読み出しや書き込みが行われる。

メモリセルにデータを書き込む場合、書き込むデータの値に応じた相補信号がビット線対（ＢＬ，ＸＢＬ）に出力される。すなわち、ビット線ＢＬ，ＸＢＬの一方をハイレベル、他方をローレベルにする信号が出力される。この相補信号に応じて、ノードＮ０，Ｎ１のレベルが設定される。
また、メモリセルからデータを読み出す場合、ビット線ＢＬ，ＸＢＬをハイ・インピーダンスにした状態でワード線ＷＬがハイレベルに設定される。これにより、ノードＮ０，Ｎ１の信号レベルがビット線ＢＬ，ＸＢＬに現れる。

このように、図１５に示すメモリセルでは、共通のビット線対（ＢＬ，ＸＢＬ）を介してデータの書き込みと読み出しが行われる。
これに対し、２ポート型のＳＲＡＭにおいては、読み出し用と書き込み用にそれぞれ独立したワード線とビット線が設けられている。そのため、アドレスの異なるメモリセルに対して書き込みと読み出しを並行に行うことが可能である。

図１６は、一般的な２ポート型のＳＲＡＭにおけるメモリセルの構成の一例を示す図である。
図１６に示すメモリセルは、図１５と同じ６個のトランジスタを有するとともに、これに加えて、６個のトランジスタ（ｎ型ＭＯＳトランジスタＱｎ５〜Ｑｎ８、ｐ型ＭＯＳトランジスタＱｐ３，Ｑｐ４）を有する。

トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１，Ｑｐ２の接続関係と動作については、図１５に示すメモリセルと同じである。
ただし、ｎ型ＭＯＳトランジスタＱｎ１のビット線側の端子は、ｎ型ＭＯＳトランジスタＱｎ５を介してグランドＧに接続される。ｎ型ＭＯＳトランジスタＱｎ２のビット線側の端子は、ｎ型ＭＯＳトランジスタＱｎ６を介してグランドＧに接続される。ｎ型ＭＯＳトランジスタＱｎ５のゲートには書き込み用ビット線ＷＢＬが接続され、ｎ型ＭＯＳトランジスタＱｎ６のゲートには書き込み用ビット線ＸＷＢＬが接続される。
また、トランジスタＱｎ１およびＱｎ２のゲートは、書き込み用ワード線ＷＷＬに接続される。

一方、トランジスタＱｎ７，Ｑｎ８，Ｑｐ３，Ｑｐ４は、読み出し用ビット線ＲＢＬに記憶データを出力するための回路である。
ｎ型ＭＯＳトランジスタＱｎ７およびｐ型ＭＯＳトランジスタＱｐ３は、インバータ回路ＩＶ３を構成する。インバータ回路ＩＶ３は、ノードＮ１の信号を反転して読み出し用ビット線ＲＢＬに出力する。
このインバータ回路ＩＶ３とグランドＧとの間には、ｎ型ＭＯＳトランジスタＱｎ８が挿入される。インバータ回路ＩＶ３と電源ラインＶｃｃとの間には、ｐ型ＭＯＳトランジスタＱｐ４が挿入される。ｎ型ＭＯＳトランジスタＱｎ８のゲートは読み出し用ワード線ＲＷＬに接続され、ｐ型ＭＯＳトランジスタＱｐ４のゲートは読み出し用ワード線ＸＲＷＬに接続される。ｎ型ＭＯＳトランジスタＱｎ８およびｐ型ＭＯＳトランジスタＱｐ４は、読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）に入力される相補信号に応じて、両方ともオンするか、または両方ともオフする。

図１６に示すメモリセルにデータを書き込む場合、書き込み用ワード線ＷＷＬをハイレベルに設定した状態で、書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）に相補的な書き込み信号が供給される。この書き込み信号に応じて、ｎ型ＭＯＳトランジスタＱｎ５またはＱｎ６の一方がオンすると、このオンしたトランジスタを介してノードＮ０またはＮ１がローレベルに引き下げられる。これにより、ノードＮ０およびＮ１が書き込み信号に応じたレベルに設定される。

一方、メモリセルからデータを読み出す場合、読み出し用ワード線ＲＷＬはハイレベル、読み出し用ワード線ＸＲＷＬはローレベルに設定される。これにより、ｎ型ＭＯＳトランジスタＱｎ８およびｐ型ＭＯＳトランジスタＱｐ４がともにオンしてインバータ回路ＩＶ３が動作し、ノードＮ１の論理反転信号が読み出し用ビット線ＲＢＬに出力される。

このようなメモリセルの設計において最も注意を要するのは、「書き込みのし易さ」と「記憶データの安定性」をともに確保することである。前者の性能はライトマージン（write margin：以降、ＷＭと略記する）と称され、後者の性能はスタティック・ノイズマージン（static noise margin：以降、ＳＮＭと略記する）と称されている。これらの性能は、以下に述べるように、互いに相殺する関係を有しており、一方の性能を追求すると他方の性能が犠牲になるという問題がある。

図１７は、図１５に示すメモリセルにおいて記憶データが破壊される場合の動作を説明するための図である。
図１７（Ａ）は、ビット線ＢＬ，ＸＢＬがプリチャージされた状態でｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２をオンさせる様子を示す。図１７（Ｂ）は、そのときの各部の電圧波形を示す。

通常、データの読み出し時において、ビット線はハイレベルにプリチャージされる。また、データの書き込み時において非書き込み対象のメモリセルにつながるビット線も、ハイレベルにプリチャージされる。
このようにビット線がプリチャージされた状態でｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオンすると、図１７（Ａ）に示すように、ビット線からローレベルのノードに電流が流れ込み、このノードの電圧が上昇する。

図１７の例において読み出しが正常に行われる場合、ワード線ＷＬの電圧（曲線Ｃ１）がハイレベルに変化してｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオンすると、ローレベルに保持されているノードＮ１の電圧（曲線Ｃ４）は若干上昇するものの、レベルの反転を起こすまでには至らず、ノードＮ２の電圧（曲線Ｃ２）はハイレベルに保たれる。そのため、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオフに戻ったあとも、ノードＮ０はハイレベル、ノードＮ１はローレベルになる。

図１７の例においてデータの破壊が起こる場合は、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオンすると、ノードＮ１の電圧（曲線Ｃ５）の上昇に伴ってインバータＩＶ１の論理が反転し、ノードＮ２の電圧（曲線Ｃ３）が低下する。そのため、ワード線ＷＬがローレベルに戻ったとき、ノードＮ０はローレベル、ノードＮ１はハイレベルになる。

このようなデータ破壊が起こり難くなるようにＳＮＭを向上させためには、データの読み出しアクセス時間が要求仕様を満たす範囲においてｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２の駆動能力をできるだけ低くし、ビット線から流れ込む電流を小さくすることが望ましい。

一方、図１８は、図１５に示すメモリセルにおいてデータの書き換えに失敗する場合の動作を説明するための図である。
図１８（Ａ）は、ビット線ＢＬ，ＸＢＬに書き込み信号が入力された状態でｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２をオンさせる様子を示す。図１８（Ｂ）は、そのときの各部の電圧波形を示す。

図１８の例において書き込みが正常に行われる場合、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオンすると、ハイレベルに保持されているノードＮ０の電圧（曲線Ｃ７）は、ビット線ＢＬのローレベル電圧によって引き下げられ、ローレベルに保持されているノードＮ１の電圧（曲線Ｃ９）は、ビット線ＸＢＬのハイレベル電圧によって引き上げられる。この電圧の変化によってレベルの反転が生じ、ノードＮ０がローレベル、ノードＮ１がハイレベルになる。

図１８の例においてデータの書き込み不良が起こる場合は、ノードＮ０の電圧（曲線Ｃ８）の低下およびノードＮ１の電圧（曲線Ｃ１０）の上昇が十分でないため、ｎ型ＭＯＳトランジスタＱｎ１およびＱｎ２がオンの期間にレベル反転が起こらない。そのため、ノードＮ０およびＮ１の電圧は書き換え動作の前と同じになる。

このような書き込み不良が起こり難くなるようにＷＭを向上させるためには、ｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２の駆動能力をできるだけ高くして、ビット線からの電流を大きくすることが望ましい。

したがって、ＳＮＭを改善するためにｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２の駆動能力を低下させるとＷＭが劣化し、逆にＷＭを改善するためにこれらのトランジスタの駆動能力を高めるとＳＮＭが劣化する。
このように、ＳＮＭとＷＭは互いに相殺し合う関係を有するため、メモリを設計する際には、それぞれが同時に要求仕様を満たすようにｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２やその他のトランジスタのサイズ等を調節する必要がある。

しかしながら、近年、電源電圧の低下や、トランジスタのしきい値の低下といったプロセス技術の進展に伴って、ＳＮＭとＷＭの相反する要求をトランジスタのサイズ調節等によって同時に満足させることが困難になりつつある。

一方、図１６に示す２ポート型のメモリセルでは、データの読み出し用にインバータ回路ＩＶ３が用いられており、読み出し用ビット線と記憶ノード（Ｎ０，Ｎ１）とが直接接続されることはない。また、データ書き込み時（ワード線ＷＷＬがハイレベルの時）における非書き込み対象のメモリセルには、書き込み用ビット線ＷＢＬおよびＸＷＢＬにローレベルが設定される。そのため、ｎ型ＭＯＳトランジスタＱｎ５およびＱｎ６がともにオフし、ノードＮ０およびＮ１に殆ど電流が流れ込まない。
したがって、ＳＮＭに関して比較すると、図１６に示す２ポート型のメモリセルは図１５に示す１ポート型のメモリセルに比べて優れている。

しかしながら、図１６に示すメモリセルでは、書き込みを行う場合に片側のノードをローレベルに引き下げるのみであり、他方のノードはハイ・インピーダンスにされる。そのため、図１５に示すメモリセルのようにノードＮ０およびＮ１の両方を駆動する方式に比べると、図１６に示すメモリセルは書き込み能力が低く、ＷＭの性能が劣る。
また、ノードＮ０，Ｎ１の電位をローレベルに引き下げるための電流が、２段の縦積みされたトランジスタ（Ｑｎ１とＱｎ５、Ｑｎ２とＱｎ６）を介してグランドＧに流れるため、この点も、ＷＭの性能を低下させる原因になる。特に、電源電圧やトランジスタしきい値が今後更に低くなった場合、この縦積みされたトランジスタのインピーダンスによる駆動能力の低下が深刻になる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、ＳＮＭの劣化を抑えつつＷＭの向上を図ることができるスタティック型メモリセルと、そのようなメモリセルを備えることにより信頼性の向上を図ることができるＳＲＡＭ装置を提供することにある。

本発明によれば、行列状に配列される複数のメモリセルと、それぞれ同一の行のメモリセルに接続される複数のワード線と、それぞれ同一の列のメモリセルに接続される複数のビット線対と、上記複数のビット線対に接続され、列選択信号に応じたビット線対を選択する列選択回路と、上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、アドレス信号に応じたワード線選択信号と上記列選択信号とを出力する制御回路と、を有し、
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記ビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記ビット線対と上記記憶ノード対との間に接続され、上記ワード線を介して入力される上記ワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記ワード線と上記トランジスタ対の制御端子との間に配置され、上記列選択信号に対応するレベル制御信号に応じて、上記トランジスタ対の制御端子に入力される上記ワード線選択信号のレベルを変化させるレベル変換回路と、を含み、
上記メモリセルに供給されるレベル制御信号は、当該メモリセルが書き込み対象として選択されるときに活性化され、当該メモリセルが書き込み対象として選択されないときに活性化されず、
上記レベル変換回路は、上記レベル制御信号が活性化されないときに上記ワード線選択信号のレベルを低下させ、上記レベル制御信号が活性化されるときに上記ワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置が提供される。

また好ましくは、上記レベル変換回路は、上記列選択信号に応じてオンまたはオフするスイッチ回路と、上記スイッチ回路に並列に接続され、該スイッチ回路がオフのとき、該スイッチ回路の一方の端子に入力される上記ワード線選択信号のレベルを、所定のしきいレベルだけ変化させて、該スイッチ回路の他方の端子から出力するトランジスタ回路と、を含む。

本発明によれば、行列状に配列される複数のメモリセルと、それぞれ同一の行のメモリセルに接続される複数の第１のワード線と、それぞれ同一の行のメモリセルに接続される複数の第２のワード線と、それぞれ同一の列のメモリセルに接続される複数の第１のビット線対と、それぞれ同一の列のメモリセルに接続される複数の第２のビット線と、上記複数の第１のビット線対に接続され、第１の列選択信号に応じた第１のビット線対を選択する第１の列選択回路と、上記第１の列選択回路に接続され、選択された第１のビット線対を駆動するための駆動回路と、第１のアドレス信号に応じた書き込みのための第１のワード線選択信号と上記第１の列選択信号とを出力する第１の制御回路と、第２のアドレス信号に応じた読み出しのための第２のワード線選択信号を出力する第２の制御回路と、を有し、
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記第１のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記第１のビット線対と上記記憶ノード対との間に接続され、上記第１のワード線を介して入力される上記第１のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記第２のワード線を介して入力される上記第２のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第２のビット線に出力する読み出し回路と、上記第１のワード線と上記トランジスタ対の制御端子との間に配置され、上記第１の列選択信号に応じて、上記トランジスタ対に入力される第１のワード線選択信号のレベルを変化させるレベル変換回路と、を含み、
上記レベル変換回路は、上記第１の列選択信号によりメモリセルが書き込み対象として選択されないときに上記第１のワード線選択信号のレベルを低下させ、上記第１の列選択信号によりメモリセルが書き込み対象として選択されるときに上記第１のワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置が提供される。

本発明によれば、行列状に配列される複数のメモリセルと、それぞれ同一の行のメモリセルに接続される複数の第１のワード線と、それぞれ同一の行のメモリセルに接続される複数の第２のワード線と、それぞれ同一の列のメモリセルに接続される複数の第１のビット線対と、それぞれ同一の列のメモリセルに接続される複数の第２のビット線と、上記複数のメモリセルにおいてグループ化された複数のメモリセル群と上記第１のワード線との間に配置された複数のレベル変換回路と、上記複数の第１のビット線対に接続され、第１の列選択信号に応じた第１のビット線対を選択する第１の列選択回路と、上記第１の列選択回路に接続され、上記第１の列選択回路により選択された第１のビット線対を駆動するための駆動回路と、第１のアドレス信号に応じた書き込みのための第１のワード線選択信号と上記第１の列選択信号とを出力する第１の制御回路と、第２のアドレス信号に応じた読み出しのための第２のワード線選択信号を出力する第２の制御回路と、を有し、
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記第１のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記第１のビット線対と上記記憶ノード対との間に接続され、上記第１のワード線と上記レベル変換回路とを介して入力される上記第１のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記第２のワード線を介して入力される第２のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第２のビット線に出力する読み出し回路と、を含み、
上記レベル変換回路は、上記第１の列選択信号によりメモリセル群が書き込み対象として選択されないときに上記第１のワード線選択信号のレベルを低下させ、上記第１の列選択信号によりメモリセル群が書き込み対象として選択されるときに上記第１のワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置が提供される。

本発明によれば、複数のワード線と、複数のビット線対と、上記複数のワード線と上記複数のビット線対との交差位置にそれぞれ配置された複数のメモリセルと、上記複数のビット線対に接続され、列選択信号に応じてビット線対を選択する列選択回路と、上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、入力されるアドレス信号に応じてワード線選択信号と上記列選択信号とを出力する制御回路と、を有し、
上記メモリセルが、第１のノードと、第２のノードと、上記第１のノードと上記第２のノードとの間に接続され、上記第１のノードと上記第２のノードに相補的な信号を保持するためのメモリ素子と、上記ビット線対のビット線と上記第１のノードとの間に接続される第１のスイッチング素子と、上記ビット線対のビット補線と上記第２のノードとの間に接続される第２のスイッチング素子と、上記ワード線と上記第１のスイッチング素子の制御端子および上記第２のスイッチング素子の制御端子との間に接続され、入力される上記列選択信号に対応する制御信号に応じて上記ワード線に供給される上記ワード線選択信号に対応した信号を供給する電圧供給回路と、を有し、
上記制御信号が活性化される場合の上記第１および第２のスイッチング素子の駆動能力が、上記制御信号が活性化されない場合の上記第１および第２のスイッチング素子の駆動能力よりも大きく、上記列選択信号がメモリセルを書き込み対象として選択するときにのみ上記制御信号が活性化される、
ＳＲＡＭ装置が提供される。

本発明によれば、ＳＮＭの劣化を抑えつつＷＭの向上を図ることができ、これにより、信頼性の向上を図ることができる。

以下、本発明の３つの実施形態について、図面を参照して説明する。

＜第１の実施形態＞

図１は、本発明の第１の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。
図１に示すＳＲＡＭ装置は、メモリアレイ１０と、制御回路２０と、列選択回路３０−１〜３０−ｎ（ｎは自然数を示す）と、入出力回路４０−１〜４０−ｎとを有する。
制御回路２０は、本発明の制御回路の一実施形態である。

メモリアレイ１０は、行列状に配列された複数のメモリセルを含む。この複数のメモリセルは、同一の行に並ぶメモリセル同士でそれぞれ共通のワード線ＷＬに接続され、同一の列に並ぶメモリセル同士でそれぞれ共通のビット線対（ＢＬ，ＸＢＬ）に接続される。

また、この複数のメモリセルにおいて同一の列に並ぶメモリセルは、それぞれ共通のレベル制御線ＬＬに接続される。レベル制御線ＬＬは、後述するレベル変換のための制御信号（レベル制御信号）を伝送する信号線である。

制御回路２０は、メモリアレイ１０の複数のワード線ＷＬの中から、アドレス信号ＡＤに応じて選択した１本のワード線ＷＬを活性化する。また、後述する複数の列選択線ＭＸの中から、アドレス信号ＡＤに応じて選択した１本の列選択線ＭＸを活性化する。そして、これらの活性化した信号線に対応してアクセス可能になるメモリセルにデータの読み出しや書き込みを行うための、種々の制御信号を生成する。

例えば、制御回路２０は、データの書き込みを行う場合、活性化された列選択線ＭＸに対応する書きこみ対象の列のレベル制御線ＬＬを活性化し、その他の書きこみ対象でない列のレベル制御線ＬＬを非活性化する。これにより、活性化されたワード線ＷＬに接続される１行のメモリセルのうち、非書き込み対象のメモリセルにおいては、後述するレベル変換が行われる。

また、制御回路２０は、データの読み出しを行う場合、全てのレベル制御線ＬＬを非活性化する。これにより、活性化されたワード線ＷＬに接続される１行の全てのメモリセルにおいて、後述するレベル変換が行われる。

列選択回路３０−１〜３０−ｎは、それぞれｋ列（ｋは自然数を示す）のメモリセルから１列をアクセス対象として選択するための回路である。
すなわち、列選択回路３０−１〜３０−ｎは、ｋ本の共通の列選択線ＭＸに接続されるとともに、それぞれｋ組のビット線対（ＢＬ，ＸＢＬ）に接続される。ｋ本の列選択線ＭＸのうちの１本が制御回路２０によって活性化されると、この活性化された列選択線ＭＸに対応する１組のビット線対（ＢＬ，ＸＢＬ）をｋ組の中から選択する。そして、データの書き込み時においては、入出力回路４０−１〜４０−ｎより入力される書き込み信号に増幅等の処理を行い、その結果を該選択したビット線対（ＢＬ，ＸＢＬ）に出力する。また、データの読み出し時においては、該選択したビット線対（ＢＬ，ＸＢＬ）の読み出し信号に増幅等の処理を行い、その結果を入出力回路４０−１〜４０−ｎに出力する。

入出力回路４０−１〜４０−ｎは、データの書き込み時において、外部端子から入力される書き込み信号を増幅して列選択回路３０−１〜３０−ｎに出力する。また、データの読み出し時において、列選択回路３０−１〜３０−ｎから出力される読み出し信号を増幅して外部端子に出力する。

次に、メモリアレイ１０に含まれるメモリセルの詳細な構成について、図２を参照して説明する。

図２は、メモリアレイ１０に含まれる、本実施形態に係るメモリセルの構成の一例を示す図である。
図２に示すメモリセルは、ｎ型ＭＯＳトランジスタＱｎ１１〜Ｑｎ１５と、ｐ型ＭＯＳトランジスタＱｐ１１〜Ｑｐ１３とを有する。

ｎ型ＭＯＳトランジスタＱｎ１３，Ｑｎ１４，ｎ型ＭＯＳトランジスタＱｎ１１，Ｑｐ１２を含む回路は、本発明の記憶回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２は、本発明のトランジスタ対の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１５およびｐ型ＭＯＳトランジスタＱｐ１３は、本発明のレベル変換回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１５は、本発明のトランジスタ回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１３は、本発明のスイッチ回路の一実施形態である。

ｎ型ＭＯＳトランジスタＱｎ１３およびｐ型ＭＯＳトランジスタＱｐ１１は、インバータ回路ＩＶ１１を構成する。すなわち、ｎ型ＭＯＳトランジスタＱｎ１３はノードＮ１０とグランドＧとの間に接続され、ｐ型ＭＯＳトランジスタＱｐ１１は電源ラインＶｃｃとノードＮ１０との間に接続され、該２つのトランジスタのゲートはノードＮ１１に共通接続される。

ｎ型ＭＯＳトランジスタＱｎ１４およびｐ型ＭＯＳトランジスタＱｐ１２は、インバータ回路ＩＶ１２を構成する。すなわち、ｎ型ＭＯＳトランジスタＱｎ１４はノードＮ１１とグランドＧとの間に接続され、ｐ型ＭＯＳトランジスタＱｐ１２は電源ラインＶｃｃとノードＮ１１との間に接続され、該２つのトランジスタのゲートはノードＮ１０に共通接続される。

この２つのインバータ回路（ＩＶ１１，ＩＶ１２）は、互いの入力と出力とがリング状に接続された記憶回路を構成しており、記憶ノード対（Ｎ１０，Ｎ１１）の信号レベルを相補的なレベルに保つ。

ノードＮ１０は、ｎ型ＭＯＳトランジスタＱｎ１１を介してビット線ＢＬに接続される。ノードＮ１１は、ｎ型ＭＯＳトランジスタＱｎ１２を介してビット線ＸＢＬに接続される。ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートは、次に述べるレベル変換回路ＬＳを介して、ワード線ＷＬに接続される。

ｎ型ＭＯＳトランジスタＱｎ１５およびｐ型ＭＯＳトランジスタＱｐ１３は、レベル変換回路ＬＳを構成する。ｎ型ＭＯＳトランジスタＱｎ１５とｐ型ＭＯＳトランジスタＱｐ１３は、互いに並列に接続されており、ｎ型ＭＯＳトランジスタＱｎ１５のゲートは電源ラインＶｃｃに接続され、ｐ型ＭＯＳトランジスタＱｐ１３のゲートはレベル制御線ＬＬに接続される。

ここで、上述した構成を有する本実施形態に係るＳＲＡＭ装置の動作について、データ書き込み時とデータ読み出し時に分けて説明する。

［データ書き込み時］
データの書き込みを行う場合、制御回路２０によって、アドレス信号ＡＤに応じたワード線ＷＬおよび列選択線ＭＸがそれぞれ１本ずつ活性化される。また、この活性化された列選択線ＭＸに対応する書き込み対象の列のレベル制御線ＬＬが活性化され、非書き込み対象の列のレベル制御線ＬＬが非活性化される。

ワード線ＷＬは活性化時にハイレベル、レベル変換線ＬＬは活性化時にローレベルになるものとすると、書き込み対象のメモリセルでは、レベル制御線ＬＬがローレベルになるため、ｐ型ＭＯＳトランジスタＱｐ１３がオンする。そして、ワード線ＷＬに印加されるハイレベルの電圧は、このオンしたｐ型ＭＯＳトランジスタＱｐ１３を介してｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートに入力される。ハイレベルの電圧が電源電圧に等しいものとすると、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートもほぼ電源電圧に等しい電圧となる。これにより、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２がオンして、記憶ノード対（Ｎ１０，Ｎ１１）とビット線対（ＢＬ，ＸＢＬ）とが接続される。

このとき、入出力回路４０−１〜４０−ｎより入力される書き込み信号は、列選択回路３０−１〜３０−ｎにおいて増幅されて相補信号に変換された後、活性化された列選択線ＭＸに対応する列のビット線対（ＢＬ，ＸＢＬ）に出力される。以上により、書き込み対象のメモリセルには、入力される書き込み信号に応じた記憶データが保持される。

一方、ワード線ＷＬがハイレベル、レベル制御線ＬＬがハイレベルに設定される非書き込み対象のメモリセルでは、ｐ型ＭＯＳトランジスタＱｐ１３がオフになるため、ワード線ＷＬに供給されるハイレベルの信号は、ｎ型ＭＯＳトランジスタＱｎ１５を介してｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２に入力される。ｎ型ＭＯＳトランジスタＱｎ１５がオンするためには、少なくとものゲート−ソース間にトランジスタのしきい電圧より大きな電位差が必要なため、ワード線ＷＬが電源電圧に近いハイレベルの電圧であっても、ｎ型ＭＯＳトランジスタＱｎ１５のソース側の電圧は、それよりしきい電圧分だけ低い電圧になる。そのため、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲート電圧は、上述した書き込み対象のメモリセルに比べて低くなり、その駆動能力が低下する。

このとき、非書き込み対象の列のビット線対（ＢＬ，ＸＢＬ）は、制御回路２０の制御に基づいてハイレベルにプリチャージされる。したがって、非書き込み対象のメモリセルの記憶ノード対（Ｎ１０，Ｎ１１）には、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２を通じてハイレベルの電圧が印加される。しかしながら、上述のように、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２の駆動能力が低くなると、ビット線対（ＢＬ，ＸＢＬ）から記憶ノード対（Ｎ１０，Ｎ１１）に流れる電流が小さくなるため、記憶データの反転の危険性は低くなる。

［データ読み出し時］
データの読み出しを行う場合は、制御回路２０によって、アドレス信号ＡＤに応じたワード線ＷＬおよび列選択線ＭＸがそれぞれ１本ずつ活性化されるとともに、全ての列のレベル変換線ＬＬが非活性化される。

そのため、この場合、ワード線ＷＬがハイレベルになる全てのメモリセルは、上述した非書き込み対象のメモリセルと同様の状態になり、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートに入力される信号レベルが低くなって、その駆動能力が低下する。
データの読み出し時において、ビット線対（ＢＬ，ＸＢＬ）はハイレベルにプリチャージされるが、上述のようにｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２の駆動能力が低くなるため、記憶データの反転の危険性は低くなる。

以上説明したように、本実施形態に係るＳＲＡＭ装置によれば、書き込み対象のメモリセルと同一の行に含まれる非書き込み対象のメモリセルや、読み出し対象のメモリセルと同一の行に含まれる全てのメモリセルにおいて、そのトランジスタ対（Ｑｎ１１，Ｑｎ１２）のゲートに入力される信号のレベルが、トランジスタのしきい値に相当する電圧だけ低くなるようにレベル変換され、トランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力が低下する。
そのため、トランジスタ対（Ｑｎ１１，Ｑｎ１２）をオンに設定しながらも記憶データの保持が必要な場合にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を下げてＳＮＭを向上させ、記憶データの書き換えを行う場合にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を高めてＷＭを向上させることができる。これにより、従来は困難であったＳＮＭとＷＭの両方の性能向上を果たすことが可能になり、装置の信頼性を向上させることができる。

また、ビット線対（ＢＬ，ＸＢＬ）より伝送されるハイレベルとローレベルの相補信号がトランジスタ対（Ｑｎ１１，ＱＮ１２）を介して記憶ノード対（Ｎ１０，Ｎ１１）に入力されることにより記憶データの書き換えが行われるため、図１６に示すメモリセルのように片側の記憶ノードのみを駆動する方式に比べて書き込み能力を高くなり、ＷＭを向上させることができる。

また、ワード線ＷＬとトランジスタ対（Ｑｎ１１，ＱＮ１２）のゲートとの間にレベル変換回路ＬＳが挿入されるため、このレベル変換回路による抵抗成分によってワード線ＷＬとトランジスタ対（Ｑｎ１１，ＱＮ１２）との間のアイソレーションが高まる。したがって、ワード線ＷＬからのノイズの影響を受け難くなり、これに起因する誤動作の発生頻度を低くすることができる。

［シミュレーション結果１］
以下では、図２に示すメモリセルと図１５に示すメモリセルのＳＮＭおよびＷＭに関わる性能をシミュレーションによって解析した結果について述べる。

図３（Ａ）は、図１５に示す従来のメモリセルについて、そのＳＮＭに関わる性能をシミュレーションするために用いた回路を示す図である。
図３（Ａ）において、ｎ型ＭＯＳトランジスタＱｎａ，Ｑｎｂ、インバータ回路ＩＶａ，ＩＶｂは、それぞれ、図１５におけるｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２、インバータ回路ＩＶ１，ＩＶ２に対応する。

図３（Ａ）に示す回路では、ビット線対（ＢＬ，ＸＢＬ）およびワード線ＷＬがハイレベルに固定される。また、初期状態において、インバータ回路ＩＶａの出力がローレベル、インバータＩＶｂの出力がハイレベルに設定される。そして、インバータＩＶａおよびｎ型ＭＯＳトランジスタＱｎａの接続ノードＮ３とインバータＩＶｂの入力ノードＮ０との間に、ノードＮ０がノードＮ３より高電位になる極性の可変電圧Ｖが印加される。また、インバータＩＶｂおよびｎ型ＭＯＳトランジスタＱｎｂの接続ノードＮ４とインバータＩＶｂの入力ノードＮ１との間にも、ノードＮ１がノードＮ４より高電位になる極性の可変電圧Ｖが印加される。
図３（Ｃ）の直線Ｃ２３に示すように、この可変電圧Ｖをゼロから電源電圧までスイープさせると、ノードＮ４の電圧（曲線Ｃ２１）がハイレベルから低下するとともに、ノードＮ０の電圧（曲線Ｃ２２）がローレベルから上昇し、あるところで両者が一致する。この両者の一致する電圧が、ＳＮＭの性能に関わる電圧Ｖｔｒｉｐ＿ＳＮＭとして取得される。

また、図３（Ｂ）は、図２に示す本実施形態に係るメモリセルについて、そのＳＮＭに関わる性能をシミュレーションするために用いた回路を示す図である。
図３（Ｂ）において、ｎ型ＭＯＳトランジスタＱｎａ，Ｑｎｂ、Ｑｎｃ、ｐ型ＭＯＳトランジスタＱｐａ、インバータ回路ＩＶａ，ＩＶｂは、それぞれ、図２におけるｎ型ＭＯＳトランジスタＱｎ１１，Ｑｎ１２，Ｑｎ１５、ｐ型ＭＯＳトランジスタＱｐ１３、インバータ回路ＩＶ１１，ＩＶ１２に対応する。

図３（Ｂ）に示す回路では、ｎ型ＭＯＳトランジスタＱｎｃおよびｐ型ＭＯＳトランジスタＱｐａのゲートにハイレベル電圧が印加される点を除き、図３（Ａ）と同様の条件で、シミュレーションが行われる。これにより、図３（Ｂ）に示す回路でも、電圧Ｖｔｒｉｐ＿ＳＮＭが取得される。

一方、図４（Ａ）は、図１５に示す従来のメモリセルについて、そのＷＭに関わる性能をシミュレーションするために用いた回路を示す図である。図３（Ａ）と同一符号は同一内容を表す。

ＷＭのシミュレーションでは、図４（Ａ）に示すように、ビット線ＸＢＬおよびワード線ＷＬがハイレベルに固定され、ビット線ＢＬには可変電圧Ｖが印加される。また、初期状態において、インバータ回路ＩＶａの出力がハイレベル、インバータＩＶｂの出力がローレベルに設定される。
図３（Ｃ）の直線Ｃ２６に示すように、この可変電圧Ｖを電源電圧からゼロまでスイープさせると、ノードＮ０の電圧（曲線Ｃ２４）がハイレベルから低下するとともに、ノードＮ１の電圧（曲線Ｃ２５）がローレベルから上昇し、あるところで両者が一致する。この両者の一致する電圧が、ＷＭの性能に関わる電圧Ｖｔｒｉｐ＿ＷＭとして取得される。

図４（Ｂ）は、図２に示す本実施形態に係るメモリセルについて、そのＷＭに関わる性能をシミュレーションするために用いた回路を示す図である。図４（Ｂ）と同一符号は同一内容を表す。

図４（Ｂ）に示す回路では、ｎ型ＭＯＳトランジスタＱｎｃおよびｐ型ＭＯＳトランジスタＱｐａのゲートにハイレベル電圧が印加される点を除き、図４（Ａ）と同様の条件で、シミュレーションが行われる。これにより、図４（Ｂ）に示す回路でも、電圧Ｖｔｒｉｐ＿ＷＭが取得される。

こうした電圧Ｖｔｒｉｐ＿ＳＮＭ、Ｖｔｒｉｐ＿ＷＭのシミュレーショは、製造ロット単位やウェーハ単位などの広い範囲で行われるとともに、１つのメモリチップ内の狭い範囲でも行われる。
そして、この広い範囲のシミュレーションで得られる電圧の平均値ＡＶｇおよび標準偏差σｇと、狭い範囲のシミュレーションで得られる電圧の標準偏差σｃとを用いて、次式によりＦＯＭ（figure of merit）と称される性能値が算出される。

（ＳＮＭのＦＯＭ）＝（ＡＶｇ−３σｇ）／σｃ・・・（１）；
（ＷＭのＦＯＭ）＝（ＡＶｇ−３σｇ−０．１［Ｖ］）／σｃ・・・（２）；

ＦＯＭは、ＳＮＭおよびＷＭの性能を数値化したものであり、数値が高いほど性能が優れていることを示す。

図５は、このようにして得られるＳＮＭおよびＷＭのＦＯＭを図１５および図２のメモリセルについて複数の電源電圧で算出した結果を示しており、横軸は電源電圧、縦軸はＦＯＭの値を示す。
曲線Ｃ３１は、従来のメモリセル（図１５）のＳＮＭのＦＯＭを示す。
曲線Ｃ３２は、従来のメモリセル（図１５）のＷＭのＦＯＭを示す。
曲線Ｃ３３は、本実施形態に係るメモリセル（図２）のＳＮＭのＦＯＭを示す
。
曲線Ｃ３４は、本実施形態に係るメモリセル（図２）のＷＭのＦＯＭを示す。

なお、図５のシミュレーションでは、インバータ回路ＩＶａ，ＩＶｂにおけるｐ型ＭＯＳトランジスタのチャネル幅，チャネル長を何れも０．２μｍとし、ｎ型ＭＯＳトランジスタのチャネル幅，チャネル長をそれぞれ０．３７μｍ，０．１２μｍとしている。また、ｎ型ＭＯＳトランジスタＱｎａ，Ｑｎｂについては、そのチャネル幅を０．２μｍ、チャネル長を０．１４μｍとしている。

図５から分かるように、ＳＮＭのＦＯＭについては、従来のメモリセル（図１５）が全電源電圧範囲において５〜１０程度の値であるのに対して、本実施形態に係るメモリセル（図２）では１０〜２５程度の値になっており、劇的な性能の改善が見られる。
今までのメモリセルでは、ＳＮＭを改善させるとＷＭがひどく劣化し、逆にＷＭを改善させるとＳＮＭが劣化するといった具合で、一方の性能を変えずに他方を改善することが非常に困難であった。本実施形態によれば、こうした従来の問題が改善されている。

一方、図６は、ｎ型ＭＯＳトランジスタＱｎａおよびＱｎｂのチャネル幅を０．２μｍから０．３７μｍに広げて図５と同様なシミュレーションを行った場合の結果を示す図である。
曲線Ｃ３３およびＣ３４は、図５と同じ曲線である。
曲線Ｃ３５およびＣ３６は、ｎ型ＭＯＳトランジスタＱｎａおよびＱｎｂのチャネル幅を広げた場合におけるＳＮＭおよびＷＭのＦＯＭを示す。

図６から分かるように、ｎ型ＭＯＳトランジスタＱｎａおよびＱｎｂのチャネル幅を広げて駆動能力を高めた場合、ＷＭの性能が向上するとともに、ＳＮＭの性能が若干低下する。しかしながら、次の図７に示すように、このＳＮＭの性能低下を差し引いても、従来メモリセル（図１５）と比較では、なお優れたＳＮＭが維持されている。

図７は、図５の従来メモリセルのシミュレーション結果（曲線Ｃ３１，Ｃ３２）と、図６のチャネル幅変更後のシミュレーション結果（曲線Ｃ３５，Ｃ３６）とを同一グラフ上にプロットした図である。
この図から分かるように、本実施形態のメモリセルによれば、ｎ型ＭＯＳトランジスタＱｎａおよびＱｎｂのサイズを適切に調節することによって、ＳＮＭとＷＭとを同時に改善できる。

＜第２の実施形態＞
次に、本発明の第２の実施形態を述べる。

図８は、第２の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。
図８に示すＳＲＡＭ装置は、メモリアレイ１１と、書き込み制御回路２１と、読み出し制御回路２２と、列選択回路３１−１〜３１−ｎ，３２−１〜３２−ｎと、入力回路４１−１〜４１−ｎと、出力回路４２−１〜４２−ｎとを有する。
書き込み制御回路２１は、本発明の第１の制御回路の一実施形態である。
読み出し制御回路２２は、本発明の第２の制御回路の一実施形態である。

メモリアレイ１１は、メモリアレイ１０と同様に、行列状に配列された複数のメモリセルを含む。この複数のメモリセルは、同一の行に並ぶメモリセル同士でそれぞれ共通の書き込み用ワード線ＷＷＬおよび読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）に接続されるとともに、同一の列に並ぶメモリセル同士でそれぞれ共通の書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）および読み出し用ビット線ＲＢＬに接続される。

書き込み用制御回路２１は、メモリアレイ１１の複数の書き込み用ワード線ＷＷＬの中から、書き込みアドレス信号ＡＤ１に応じて選択した１本のワード線ＷＷＬを活性化する。また、後述する複数の列選択線ＭＸａの中から、書き込みアドレス信号ＡＤ１に応じて選択した１本の列選択線ＭＸａを活性化する。そして、これらの活性化した信号線に対応するメモリセルにデータの書き込みを行うための、種々の制御信号を生成する。

列選択回路３１−１〜３１−ｎは、それぞれｋ列のメモリセルから１列を書き込み対象として選択するための回路である。
すなわち、列選択回路３１−１〜３１−ｎは、ｋ本の共通の列選択線ＭＸａに接続されるとともに、それぞれｋ組の書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）に接続される。ｋ本の列選択線ＭＸａのうちの１本が制御回路２１によって活性化されると、この活性化された列選択線ＭＸａに対応する１組の書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）をｋ組の中から選択する。そして、入力回路４１−１〜４１−ｎより入力される書き込み信号に増幅等の処理を行い、その結果を該選択したビット線対（ＷＢＬ，ＸＷＢＬ）に出力する。

入力回路４１−１〜４１−ｎは、外部端子から入力される書き込み信号を増幅して列選択回路３１−１〜３１−ｎに出力する。

読み出し用制御回路２２は、メモリアレイ１１の複数の読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）の中から、読み出しアドレス信号ＡＤ２に応じて選択した１本のワード線対（ＲＷＬ，ＸＲＷＬ）を活性化する。また、後述する複数の列選択線ＭＸｂの中から、読み出しアドレス信号ＡＤ２に応じて選択した１本の列選択線ＭＸｂを活性化する。そして、これらの活性化した信号線に対応するメモリセルからデータの読み出しを行うための種々の制御信号を生成する。

列選択回路３２−１〜３２−ｎは、それぞれｋ列のメモリセルから１列を読み出し対象として選択するための回路である。
すなわち、列選択回路３１−１〜３１−ｎは、ｋ本の共通の列選択線ＭＸｂに接続されるとともに、それぞれｋ組の読み出し用ビット線ＲＢＬに接続される。ｋ本の列選択線ＭＸｂのうちの１本が制御回路２２によって活性化されると、この活性化された列選択線ＭＸｂに対応する１組の読み出し用ビット線ＲＢＬをｋ組の中から選択する。そして、該選択したビット線ＲＢＬの読み出し信号に増幅等の処理を行い、その結果を出力回路４２−１〜４２−ｎへ出力する。

出力回路４２−１〜４２−ｎは、列選択回路３２−１〜３２−ｎから出力される読み出し信号を増幅して外部端子に出力する。

次に、メモリアレイ１１に含まれるメモリセルの詳細な構成について、図９を参照して説明する。

図９は、メモリアレイ１１に含まれる、本実施形態に係るメモリセルの構成の一例を示す図である。
図９に示すメモリセルは、図２に示すメモリセルと同じ構成として、ｎ型ＭＯＳトランジスタＱｎ１１〜Ｑｎ１５と、ｐ型ＭＯＳトランジスタＱｐ１１〜Ｑｐ１３とを有するとともに、これに加えて、ｎ型ＭＯＳトランジスタＱｎ１６，Ｑｎ１７と、ｐ型ＭＯＳトランジスタＱｐ１４，Ｑｐ１５を有する。
ｎ型ＭＯＳトランジスタＱｎ１６，Ｑｎ１７、ｐ型ＭＯＳトランジスタＱｐ１４，Ｑｐ１５を含む回路は、本発明の読み出し回路の一実施形態である。

ｎ型ＭＯＳトランジスタＱｎ１６およびｐ型ＭＯＳトランジスタＱｐ１４は、インバータ回路ＩＶ１３を構成する。
ｎ型ＭＯＳトランジスタＱｎ１６は、読み出し用ビット線ＲＢＬとグランドＧとの間に接続され、ｐ型ＭＯＳトランジスタＱｐ１４は、電源ラインＶｃｃと読み出し用ビット線ＲＢＬとの間に接続され、これらのトランジスタのゲートは、ノードＮ１１に共通接続される。

インバータ回路ＩＶ１３とグランドＧとの間にはｎ型ＭＯＳトランジスタＱｎ１７が挿入され、インバータ回路ＩＶ１３と電源ラインＶｃｃとの間にはｐ型ＭＯＳトランジスタＱｐ１５が挿入される。ｎ型ＭＯＳトランジスタＱｎ１７のゲートは読み出し用ワード線ＲＷＬに接続され、ｐ型ＭＯＳトランジスタＱｐ１５のゲートは読み出し用ワード線ＸＲＷＬに接続される。このｎ型ＭＯＳトランジスタＱｎ１７およびｐ型ＭＯＳトランジスタＱｐ１５は、読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）に入力される相補信号に応じて、両方ともオンするか、または両方ともオフする。

その他、ｎ型ＭＯＳトランジスタＱｎ１１〜Ｑｎ１５、ｐ型ＭＯＳトランジスタＱｐ１１〜Ｑｐ１３の接続関係については、図２に示すメモリセルと同じである。ただし、図２に示すメモリセルにおけるワード線ＷＬ、ビット線対（ＢＬ，ＸＢＬ）、レベル制御線ＬＬは、図９に示すメモリセルにおいて書き込み用ワード線ＷＷＬ、書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）、列選択線ＭＸａにそれぞれ置き換えられる。

ここで、上述した構成を有する本実施形態に係るＳＲＡＭ装置の動作を説明する。このＳＲＡＭ装置は、データの書き込みと読み出しとを並行して行うことが可能な、いわゆる２ポート型のＳＲＡＭ装置である。

［データ書き込み時］
データの書き込みを行う場合、書き込み制御回路２１によって、書き込みアドレス信号ＡＤ１に応じた書き込み用ワード線ＷＷＬおよび列選択線ＭＸａがそれぞれ１本ずつ活性化される。書き込み用ワード線ＷＷＬは活性化時においてハイレベル、列選択線ＭＸａは活性化時においてローレベルになるものとすると、書き込み対象のメモリセルでは、列選択線ＭＸａがローレベルになるため、ｐ型ＭＯＳトランジスタＱｐ１３がオンする。そして、書き込み用ワード線ＷＷＬに印加されるハイレベルの電圧は、このオンしたｐ型ＭＯＳトランジスタＱｐ１３を介してｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートに入力される。ハイレベルの電圧が電源電圧に等しいものとすると、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲートもほぼ電源電圧に等しい電圧となる。これにより、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２がオンして、記憶ノード対（Ｎ１０，Ｎ１１）と書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）とが接続される。

このとき、入力回路４１−１〜４２−ｎより入力される書き込み信号は、列選択回路３１−１〜３１−ｎにおいて増幅されて相補信号に変換された後、活性化された列選択線ＭＸａに対応する列の書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）に出力される。以上により、書き込み対象のメモリセルには、入力される書き込み信号に応じた記憶データが保持される。

一方、書き込み用ワード線ＷＷＬがハイレベル、列選択線ＭＸａがハイレベルに設定される非書き込み対象のメモリセルでは、ｐ型ＭＯＳトランジスタＱｐ１３がオフになるため、書き込み用ワード線ＷＷＬに供給されるハイレベルの信号は、ｎ型ＭＯＳトランジスタＱｎ１５を介してｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２に入力される。そのため、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２のゲート電圧は、ｎ型ＭＯＳトランジスタＱｎ１５のしきい電圧に相当する電圧だけ上述した書き込み対象のメモリセルに比べて低くなり、その駆動能力が低下する。

このとき、非書き込み対象の列の書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）は、書き込み制御回路２１の制御に基づいてハイレベルにプリチャージされる。したがって、非書き込み対象のメモリセルの記憶ノード対（Ｎ１０，Ｎ１１）には、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２を通じてハイレベルの電圧が印加される。しかしながら、上述のように、ｎ型ＭＯＳトランジスタＱｎ１１およびＱｎ１２の駆動能力が低くなるため、ビット線対（ＷＢＬ，ＸＷＢＬ）から記憶ノード対（Ｎ１０，Ｎ１１）に流れる電流が小さくなり、記憶データの反転の危険性は低くなる。

［データ読み出し時］
データの読み出しを行う場合、読み出し制御回路２２によって、読み出しアドレス信号ＡＤ２に応じた読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）および列選択線ＭＸｂがそれぞれ１本ずつ活性化される。読み出し用ワード線対（ＲＷＬ，ＸＲＷＬ）の活性化時において読み出し用ワード線ＲＷＬがハイレベル、読み出し用ワード線ＸＲＷＬがローレベルになるものとすると、読み出しワード線対（ＲＷＬ，ＸＲＷＬ）が活性化したメモリセルでは、ｎ型ＭＯＳトランジスタＱｎ１７およびｐ型ＭＯＳトランジスタＱｐ１５がともにオンし、インバータ回路ＩＶ１３が動作状態となる。これにより、当該メモリセルのノードＮ１１の論理反転信号が読み出し用ビット線ＲＢＬに出力される。
各読み出し用ビット線ＲＢＬから出力されるこれらの読み出し信号のうち、列選択線ＭＸｂに対応する列の読み出し信号が列選択回路３２−１〜３２−ｎにおいて選択されて増幅され、入力回路４２−１〜４２−ｎより外部端子に出力される。

以上説明したように、本実施形態に係るＳＲＡＭ装置によると、書き込み対象のメモリセルと同一の行に含まれながら、上記選択信号において書き込み対象として選択されていない非書き込み対象のメモリセルにおいては、そのトランジスタ対（Ｑｎ１１，Ｑｎ１２）のゲートに入力される信号のレベルが、トランジスタのしきい値に相当する電圧だけ低くなるようにレベル変換され、トランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力が低下する。
そのため、トランジスタ対（Ｑｎ１１，Ｑｎ１２）をオンに設定しながらも記憶データの保持が必要な場合にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を下げてＳＮＭを向上させ、記憶データの書き換えを行う場合にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を高めてＷＭを向上させることができる。これにより、ＳＮＭとＷＭの両方の性能向上を果たすことが可能になり、装置の信頼性を向上させることができる。

また、相補信号によって記憶ノード対（Ｎ１０，Ｎ１１）の両側を駆動することにより書き込み能力を高めることが可能な点や、ワード線ＷＷＬとトランジスタ対（Ｑｎ１１，ＱＮ１２）のゲートとの間にレベル変換回路ＬＳが挿入されることによりノイズの影響を受け難くなる点については、第１の実施形態と同じであり、同様な効果を奏することが可能である。

［シミュレーション結果２］
以下では、図９に示すメモリセルと図１６に示すメモリセルのＷＭに関わる性能をシミュレーションによって解析した結果について述べる。

図１０は、図１６に示す従来のメモリセルについて、そのＷＭに関わる性能をシミュレーションするために用いた回路を示す図である。
図１０において、ｎ型ＭＯＳトランジスタＱｎａ，Ｑｎｂ，Ｑｎｄ，Ｑｎｅ、インバータ回路ＩＶａ，ＩＶｂは、それぞれ、図１６におけるｎ型ＭＯＳトランジスタＱｎ１，Ｑｎ２，Ｑｎ５，Ｑｎ６、インバータ回路ＩＶ１，ＩＶ２に対応する。なお、図１６における読み出し用の回路（Ｑｎ７，Ｑｎ８，Ｑｐ３，Ｑｐ４）については図示を省略している。

図１０に示すように、初期状態において、インバータ回路ＩＶａの出力がハイレベル、インバータＩＶｂの出力がローレベルに設定される。また、ｎ型ＭＯＳトランジスタＱｎｄのゲートには、ローレベルからハイレベルへ変化する電圧Ｖが印加され、ｎ型ＭＯＳトランジスタＱｎｅのゲートには、ハイレベルからローレベルへ変化する電圧Ｖが印加される。
本回路においても、図４（Ｂ）に示す回路と同様に、この電圧Ｖを変化させながらノードＮ０，Ｎ１の電圧の一致点の探索を行うことにより、上述した電圧Ｖｔｒｉｐ＿ＷＭが取得される。

図９に示すメモリセルのシミュレーション用回路については、読み出し用回路（Ｑｎ１６，Ｑｎ１７，Ｑｐ１４，Ｑｐ１５に対応する回路）を有する点を除いて、図４（Ｂ）に示す回路と同じである。

図１１は、ＷＭのＦＯＭを図１６および図９のメモリセルについて複数の電源電圧で算出した結果を示しており、横軸は電源電圧、縦軸はＦＯＭの値を示す。
曲線Ｃ３７は、従来のメモリセル（図１６）のＷＭのＦＯＭを示す。
曲線Ｃ３８は、本実施形態に係るメモリセル（図９）のＷＭのＦＯＭを示す。

図１１から分かるように、本実施形態に係るメモリセル（図９）は、従来のメモリセル（図１６）に対して２〜５程度ＦＯＭの値が大きくなっている。そのため、従来よりもＷＭの性能が改善されている。

＜第３の実施形態＞
次に、第３の実施形態について述べる。

図１２は、第３の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。
図１２に示すＳＲＡＭ装置は、図８に示すＳＲＡＭ装置におけるメモリアレイ１１を後述のメモリアレイ１１Ａに置き換えるとともに、メモリアレイ１１Ａと列選択回路（３１−１〜３１−ｎ，３２−１〜３２−ｎ）との間にチャンネル配線部５１および５２を設けたものである。

図１３は、このメモリアレイ１１Ａに含まれるメモリセル（ＭＣ１，ＭＣ２，…）とレベル変換回路（ＬＳ１，ＬＳ２，…）の構成の一例を示す図である。

図１３に示すように、メモリセル（ＭＣ１，ＭＣ２，…）は、図９に示すメモリセルにおいてレベル変換回路ＬＳを除いた部分と同じ構成（すなわちＱｎ１１，Ｑｎ１２，Ｑｎ１７，Ｑｐ１５，ＩＶ１１〜ＩＶ１３）を有する。
特に図示していないが、書き込みビット線対（ＷＢＬ，ＸＷＢＬ）、読み出しワード線対（ＲＷＬ，ＸＲＷＬ）および読み出しビット線ＲＢＬと、メモリセル（ＭＣ１，ＭＣ２，…）との接続については、上述したメモリアレイ１１と同じである。

メモリアレイ１１Ａの複数の列は、隣接する４列ごとのグループに区分されている。この同一グループの列に含まれる同一行のメモリセル（例えばＭＣ１〜ＭＣ４やＭＣ５〜ＭＣ８）は、それぞれメモリセルのグループ（メモリセル群ＭＧ１，ＭＧ２，…）を形成している。これらの列のグループは、４本の書き込み用の列選択線（ＭＸａ１〜ＭＸａ４）の何れか１つ、ならびに、４本の読み出し用の列選択線（ＭＸｂ１〜ＭＸｂ４）の何れか１つとそれぞれ対応付けられている。

書き込み用の列選択回路（３１−１〜３１−４）は、書き込み用の列選択線（ＭＸａ１〜ＭＸａ４）の何れかが活性化されると、この活性化された列選択線に対応する列グループを書き込み対象として選択する。これにより、この選択した列グループに属するメモリセル群に対して入力回路４１−１〜４１−ｎからの入力データが書き込まれる。

また、読み出し用の列選択回路（３２−１〜３２−４）は、読み出し用の列選択線（ＭＸｂ１〜ＭＸｂ４）の何れかが活性化されると、この活性化された列選択線に対応する列グループを読み出し対象として選択する。これにより、この選択した列グループに属するメモリセル群から記憶データが読み出されて出力回路４１−１〜４２−ｎより出力される。

レベル変換回路（ＬＳ１，ＬＳ２，…）は、上述したメモリセル群（ＭＧ１，ＭＧ２，…）に対応して設けられており、それぞれ対応するメモリセル群と書き込み用ワード線ＷＷＬとの接続線上に挿入される。

レベル変換回路（ＬＳ１，ＬＳ２，…）は、図９に示すレベル変換回路ＬＳと同様に、並列接続されたｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを有する。ｎ型ＭＯＳトランジスタのゲートは電源ラインＶｃｃに接続され、ｐ型ＭＯＳトランジスタのゲートは列選択線（ＭＸａ１〜ＭＸａ４）に接続される。このｐ型ＭＯＳトランジスタのゲートに接続される列選択線は、対応するメモリセル群が書き込み対象として選択された場合に活性化される列選択線である。

図１４は、チャンネル配線部５１の一部分（５１−１）を例示した図である。

上述したように、書き込み用の列選択線（ＭＸａ１〜ＭＸａ４）や読み出し用の列選択線（ＭＸｂ１〜ＭＸｂ４）の何れかが活性化されると、この活性化された列選択線に対応する列グループ（４つの隣接した列）が同時にアクセス対象になる。
一方、同時にアクセス対象になる列のビット線（もしくはビット線対）は、それぞれ別の列選択回路に接続される必要がある。なぜなら、１つの列選択回路においては同時に１つの列しか選択できないからである。
したがって、隣接した４列のビット線（もしくはビット線対）を、それぞれ異なる列選択回路に接続しなくてはならなくなり、ビット線の配線に交錯部分が生じる。
図１４は、メモリアレイ１１Ａと列選択回路（４１−１〜４１−４）との間でこのような配線を行った例を示している。

チャネル配線部５１は、メモリアレイ１１Ａと列選択回路３１−１〜３１−ｎとの間で図１４に示すように書き込み用ビット線対（ＷＢＬ，ＸＷＢＬ）を交錯させた配線部分である。
また、チャネル配線部５２は、メモリアレイ１１Ａと列選択回路３２−１〜３２−ｎとの間で同図のように読み出し用ビット線ＲＢＬを交錯させた配線部分である。

ここで、上述した構成を有する図１２に示すＳＲＡＭ装置の書き込み動作を説明する。なお、読み出し動作については、図８に示すＳＲＡＭ装置と同じであるため、説明を割愛する。

［データ書き込み時］
書き込み制御回路２１によって、書き込みアドレス信号ＡＤ１に応じた書き込み用ワード線ＷＬおよび列選択線ＭＸａがそれぞれ１本ずつ活性化されると、この活性化された列選択線ＭＸａに対応する列グループに属し、かつ、活性化された書き込み用ワード線ＷＬに接続される行に属する複数のメモリセル群が、書き込み対象として選択される。また、この複数のメモリセル群にそれぞれ対応するレベル変換回路（ＬＳ１，ＬＳ２，…）では、そのｐ型ＭＯＳトランジスタに接続される列選択線ＭＸａが活性化される。書き込み用ワード線ＷＷＬが活性化時においてハイレベル、列選択線ＭＸａが活性化時においてローレベルになるものとすると、該ｐ型ＭＯＳトランジスタがオンするため、書き込み用ワード線ＷＷＬのハイレベルの電圧は、レベル変換回路（ＬＳ１，ＬＳ２，…）による電圧降下を生じない状態で、書き込み対象のメモリセル群に入力される。

一方、書き込み用ワード線ＷＷＬがハイレベル、列選択線ＭＸａがハイレベルになる非書き込み対象のメモリセル群の場合、これに対応するレベル変換回路（ＬＳ１，ＬＳ２，…）のｐ型ＭＯＳトランジスタがオフする。そのため、書き込み用ワード線ＷＷＬのハイレベルの電圧は、レベル変換回路（ＬＳ１，ＬＳ２，…）による電圧降下を生じた状態で、非書き込み対象のメモリセル群に入力される。

したがって、本実施形態に係るＳＲＡＭ装置においても、トランジスタ対（Ｑｎ１１，Ｑｎ１２）をオンに設定しつつ記憶データの保持が必要な場合（非書き込み対象時）にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を下げてＳＮＭを向上させ、データの書き込み時にはトランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力を高めてＷＭを向上させることができる。これにより、ＳＮＭとＷＭの両方の性能向上を果たすことが可能になり、装置の信頼性を向上させることができる。

また、本実施形態に係るＳＲＡＭ装置よれば、４メモリセルに対して１つの割合でレベル変換回路を設ければ良いので、図８に示すＳＲＡＭ装置に比べて回路規模を削減することができる。

ここまで、本発明な３つの実施形態について述べたが、本発明はこれらの実施形態に限定されるものではなく、種々の改変が可能である。

上述した実施形態において示した回路構成は一例であり、同等な機能を有する他の回路に任意に変更可能である。
例えば、レベル変換回路としてｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの並列回路を例に挙げたが、本発明はこれに限定されない。例えば、１個のｎ型ＭＯＳトランジスタを直列接続された複数のｎ型ＭＯＳトランジスタに置き換えても良い。これにより、ｐ型ＭＯＳトランジスタがオフ時の電圧降下を大きくすることができる。また、ｎ型ＭＯＳトランジスタのしきい電圧を、トランジスタ対（Ｑｎ１１，Ｑｎ１２）に対して異なるしきい電圧に設定しても良い。これにより、ｐ型ＭＯＳトランジスタがオフ時の電圧降下を細かく調節することが可能になり、トランジスタ対（Ｑｎ１１，Ｑｎ１２）の駆動能力をより適切に制御することが可能になる。また、ｐ型ＭＯＳトランジスタのみ、ｎ型ＭＯＳトランジスタのみを用いてレベル変換回路を構成し、ゲート電圧を制御することで、所定の電位差を得る構成としてもよい。

また、上述した実施形態ではｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタを用いているが、これに限らず、例えばバイポーラトランジスタ等の他の素子を用いても良い。

また、上述した実施形態において示した個数等は一例であり、本発明はこれに限定されない。例えば、図１３に示すメモリアレイ１１Ａは４メモリセルに１つの割合でレベル変換回路を設けているが、これに限らず、他の任意の割合でレベル変換回路を設けても良い。

第１の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。第１の実施形態に係るメモリセルの構成の一例を示す図である。図２に示すメモリセルのスタティック・ノイズマージン（ＳＮＭ）に関わる性能をシミュレーションするために用いた回路を示す図である。図２に示すメモリセルのライトマージン（ＷＭ）に関わる性能をシミュレーションするために用いた回路を示す図である。図２に示すメモリセルのＳＮＭおよびＷＭに関わる性能のシミュレーション結果を示す第１の図である。図２に示すメモリセルのＳＮＭおよびＷＭに関わる性能のシミュレーション結果を示す第２の図である。図２に示すメモリセルのＳＮＭおよびＷＭに関わる性能のシミュレーション結果を示す第３の図である。第２の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。第２の実施形態に係るメモリセルの構成の一例を示す図である。図９に示すメモリセルのＷＭに関わる性能をシミュレーションするために用いた回路を示す図である。図９に示すメモリセルのＷＭに関わる性能のシミュレーション結果を示す図である。第３の実施形態に係るＳＲＡＭ装置の構成の一例を示す図である。第３の実施形態に係るメモリセルとレベル変換回路の構成の一例を示す図である。チャンネル配線部における配線の一例を示す図である。１ポート型ＳＲＡＭにおけるメモリセルの構成の一例を示す図である。２ポート型ＳＲＡＭにおけるメモリセルの構成の一例を示す図である。図１５に示すメモリセルにおいて記憶データが破壊される場合の動作を説明するための図である。図１５に示すメモリセルにおいてデータの書き換えに失敗する場合の動作を説明するための図である。

符号の説明

１０，１１，１１Ａ…メモリアレイ、２０…制御回路、２１…書き込み制御回路、２２…読み出し制御回路、３０−１〜３０−ｎ、３１−１〜３１−ｎ、３２―１〜３２−ｎ…列選択回路、４０−１〜４０−ｎ…入出力回路、４１−１〜４２−ｎ…入力回路、４２−１〜４２−ｎ…出力回路、５１，５２…チャンネル配線部、Ｑｎ１〜Ｑｎ１７…ｎ型ＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ１５…ｐ型ＭＯＳトランジスタ

Claims

行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数のワード線と、
それぞれ同一の列のメモリセルに接続される複数のビット線対と、
上記複数のビット線対に接続され、列選択信号に応じたビット線対を選択する列選択回路と、
上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、
アドレス信号に応じたワード線選択信号と上記列選択信号とを出力する制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記ビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記ビット線対と上記記憶ノード対との間に接続され、上記ワード線を介して入力される上記ワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記ワード線と上記トランジスタ対の制御端子との間に配置され、上記列選択信号に対応するレベル制御信号に応じて、上記トランジスタ対の制御端子に入力される上記ワード線選択信号のレベルを変化させるレベル変換回路と、
を含み、
上記メモリセルに供給されるレベル制御信号は、当該メモリセルが書き込み対象として選択されるときに活性化され、当該メモリセルが書き込み対象として選択されないときに活性化されず、
上記レベル変換回路は、上記レベル制御信号が活性化されないときに上記ワード線選択信号のレベルを低下させ、上記レベル制御信号が活性化されるときに上記ワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置。
上記レベル変換回路は、
上記列選択信号に応じてオンまたはオフするスイッチ回路と、
上記スイッチ回路に並列に接続され、該スイッチ回路がオフのとき、該スイッチ回路の一方の端子に入力される上記ワード線選択信号のレベルを、所定のしきいレベルだけ変化させて、該スイッチ回路の他方の端子から出力するトランジスタ回路と、
を含む、
請求項１に記載のＳＲＡＭ装置。
行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数の第１のワード線と、
それぞれ同一の行のメモリセルに接続される複数の第２のワード線と、
それぞれ同一の列のメモリセルに接続される複数の第１のビット線対と、
それぞれ同一の列のメモリセルに接続される複数の第２のビット線と、
上記複数の第１のビット線対に接続され、第１の列選択信号に応じた第１のビット線対を選択する第１の列選択回路と、
上記第１の列選択回路に接続され、選択された第１のビット線対を駆動するための駆動回路と、
第１のアドレス信号に応じた書き込みのための第１のワード線選択信号と上記第１の列選択信号とを出力する第１の制御回路と、
第２のアドレス信号に応じた読み出しのための第２のワード線選択信号を出力する第２の制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記第１のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記第１のビット線対と上記記憶ノード対との間に接続され、上記第１のワード線を介して入力される上記第１のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記第２のワード線を介して入力される上記第２のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第２のビット線に出力する読み出し回路と、
上記第１のワード線と上記トランジスタ対の制御端子との間に配置され、上記第１の列選択信号に応じて、上記トランジスタ対に入力される第１のワード線選択信号のレベルを変化させるレベル変換回路と、
を含み、
上記レベル変換回路は、上記第１の列選択信号によりメモリセルが書き込み対象として選択されないときに上記第１のワード線選択信号のレベルを低下させ、上記第１の列選択信号によりメモリセルが書き込み対象として選択されるときに上記第１のワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置。
行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数の第１のワード線と、
それぞれ同一の行のメモリセルに接続される複数の第２のワード線と、
それぞれ同一の列のメモリセルに接続される複数の第１のビット線対と、
それぞれ同一の列のメモリセルに接続される複数の第２のビット線と、
上記複数のメモリセルにおいてグループ化された複数のメモリセル群と上記第１のワード線との間に配置された複数のレベル変換回路と、
上記複数の第１のビット線対に接続され、第１の列選択信号に応じた第１のビット線対を選択する第１の列選択回路と、
上記第１の列選択回路に接続され、上記第１の列選択回路により選択された第１のビット線対を駆動するための駆動回路と、
第１のアドレス信号に応じた書き込みのための第１のワード線選択信号と上記第１の列選択信号とを出力する第１の制御回路と、
第２のアドレス信号に応じた読み出しのための第２のワード線選択信号を出力する第２の制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記第１のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記第１のビット線対と上記記憶ノード対との間に接続され、上記第１のワード線と上記レベル変換回路とを介して入力される上記第１のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記第２のワード線を介して入力される第２のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第２のビット線に出力する読み出し回路と、
を含み、
上記レベル変換回路は、上記第１の列選択信号によりメモリセル群が書き込み対象として選択されないときに上記第１のワード線選択信号のレベルを低下させ、上記第１の列選択信号によりメモリセル群が書き込み対象として選択されるときに上記第１のワード線選択信号のレベルを低下させない、
ＳＲＡＭ装置。
上記レベル変換回路は、
上記選択信号に応じてオンまたはオフするスイッチ回路と、
上記スイッチ回路に並列に接続され、該スイッチ回路がオフのとき、該スイッチ回路の一方の端子に入力される上記第１のワード線選択信号のレベルを、所定のしきいレベルだけ変化させて、該スイッチ回路の他方の端子から出力するトランジスタ回路と、
を含む、
請求項３または４に記載のＳＲＡＭ装置。
複数のワード線と、
複数のビット線対と、
上記複数のワード線と上記複数のビット線対との交差位置にそれぞれ配置された複数のメモリセルと、
上記複数のビット線対に接続され、列選択信号に応じてビット線対を選択する列選択回路と、
上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、
入力されるアドレス信号に応じてワード線選択信号と上記列選択信号とを出力する制御回路と、
を有し、
上記メモリセルが、
第１のノードと、
第２のノードと、
上記第１のノードと上記第２のノードとの間に接続され、上記第１のノードと上記第２のノードに相補的な信号を保持するためのメモリ素子と、
上記ビット線対のビット線と上記第１のノードとの間に接続される第１のスイッチング素子と、
上記ビット線対のビット補線と上記第２のノードとの間に接続される第２のスイッチング素子と、
上記ワード線と上記第１のスイッチング素子の制御端子および上記第２のスイッチング素子の制御端子との間に接続され、入力される上記列選択信号に対応する制御信号に応じて上記ワード線に供給される上記ワード線選択信号に対応した信号を供給する電圧供給回路と、
を有し、
上記制御信号が活性化される場合の上記第１および第２のスイッチング素子の駆動能力が、上記制御信号が活性化されない場合の上記第１および第２のスイッチング素子の駆動能力よりも大きく、
上記列選択信号がメモリセルを書き込み対象として選択するときにのみ上記制御信号が活性化される、
ＳＲＡＭ装置。
読み出し用ビット線と上記第２のノードとの間に接続され、読み出し用ワード線の信号に応じて制御される読み出し回路を更に有する、
請求項６に記載のＳＲＡＭ装置。
上記メモリ素子が、
入力端が上記第２のノードに接続され、出力端が上記第１のノードに接続された第１のインバータ素子と、
入力端が上記第１のノードに接続され、出力端が上記第２のノードに接続された第２のインバータ素子と、
を有する、
請求項６または７に記載のＳＲＡＭ装置。
上記第１および第２のスイッチング素子がＭＯＳトランジスタで構成される、
請求項８に記載のＳＲＡＭ装置。
上記電圧供給回路が、上記制御信号がゲート端子に印加されるＭＯＳトランジスタを有する、
請求項９に記載のＳＲＡＭ装置。
上記電圧供給回路が、
上記ワード線と上記第１および第２のスイッチング素子のゲート端子との間に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタとを有し、上記ｐＭＯＳトランジスタのゲート端子に上記制御信号が供給される
請求項９に記載のＳＲＡＭ装置。
上記読み出し回路が、上記第２のノードと上記読み出し用ビット線との間に接続されたインバータ素子を有する
請求項７、９、１０または１１に記載のＳＲＡＭ装置。