JP2002032990A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 欠陥メモリセルが発生しても、スタンバイ電
流を抑制して置換救済が可能なスタティック型の半導体
記憶装置を提供する。 【解決手段】 電流制限回路２５０は、電源電位Ｖｃｃ
を供給する元電源電位供給配線７０と電源電位供給線１
００との間に電気的に結合されるＰ型ＭＯＳトランジス
タ１２０と、動作状態およびスタンバイ状態における信
号レベルが接地電位Ｖｓｓおよび外部から調整可能な中
間電位Ｖｈｈ（Ｖｓｓ＜Ｖｈｈ＜Ｖｃｃ）にそれぞれ相
当する制御信号ＣＳＴを生成するレベル変換回路１５０
とを含む。制御信号ＣＳＴはトランジスタ１２０のゲー
トに入力される。トランジスタ１２０は、動作状態およ
びスタンバイ状態において、動作マージン確保に十分な
動作電流および低消費電力化の要求に応える所定値以下
のスタンバイ電流を電源電位供給線１００にそれぞれ供
給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはスタンバイ電流を低減可能なス
タティック型の半導体記憶装置に関する。

【０００２】

【従来の技術】データの書込、保持、および読出が随時
可能なメモリデバイスであるランダムアクセスメモリ
（ＲＡＭ：Random Access Memory）は、記憶データの保
持にリフレッシュ動作が必要なダイナミックＲＡＭ（Ｄ
ＲＡＭ：Dynamic Random AccessMemory）と、リフレッ
シュ動作が不要なスタティックＲＡＭ（ＳＲＡＭ：Stat
icRandom Access Memory）とに大別される。

【０００３】ＳＲＡＭは、ＤＲＡＭより構造が複雑で単
位容量あたりのコストは割高である反面、リフレッシュ
動作が不要であるために、データの読出および書込が高
速化できるという特徴を有する。このため、ＳＲＡＭ
は、たとえば高速なＣＰＵ（Central Processing Uni
t）の速度に追従する必要のあるキャッシュメモリ等に
使用される。特に近年では、消費電力が比較的少ない点
を活用して、バッテリで動作する携帯端末機器等にも広
く使用されている。

【０００４】図１４は、ＳＲＡＭのメモリセルの構成の
一例を示す回路図である。図１４には、６個のＭＯＳト
ランジスタで形成されるいわゆるＣＭＯＳメモリセルが
示される。

【０００５】図１４を参照して、ＭＯＳトランジスタＱ
Ｐ１，ＱＰ２，ＱＮ１，ＱＮ２は、記憶ノードＮｍおよ
び／Ｎｍの信号レベルを保持するための、２個のＣＭＯ
Ｓインバータを形成する。記憶ノードＮｍおよび／Ｎｍ
に対するデータの書込みおよび読出しは、ワード線ＷＬ
の活性化（Ｈレベル）に応答するアクセストランジスタ
ＱＮ３およびＱＮ４のオンによって、記憶ノードＮｍお
よび／Ｎｍとビット線ＢＬおよび／ＢＬとがそれぞれ結
合されることによって実行される。

【０００６】ワード線ＷＬが非活性化（Ｌレベル）され
て、アクセストランジスタＱＮ３およびＱＮ４がオフし
ている場合には、記憶ノードＮｍおよび／Ｎｍに保持さ
れるデータレベルに応じて、それぞれのＣＭＯＳインバ
ータにおいて、それぞれ異なる導電型のＭＯＳトランジ
スタがオンする。これにより、メモリセルに保持される
データレベルに応じて、記憶ノードＮｍおよび／Ｎｍは
データのＨレベルに対応する電源電位Ｖｃｃおよびデー
タのＬレベルに対応する接地電位Ｖｓｓのいずれか一方
ずつと選択的に結合される。これにより、周期的にワー
ド線ＷＬをオンしてリフレッシュ動作を実行することな
く、メモリセル内にデータを保持することが可能とな
る。

【０００７】図１５は、ＳＲＡＭメモリセルの構成の他
の一例を示す回路図である。図１５においては、記憶ノ
ードＮｍおよび／Ｎｍは、高抵抗負荷Ｒ１およびＲ２を
それぞれ介して電源電位Ｖｃｃと結合される。記憶ノー
ドＮｍおよび／Ｎｍと接地電位Ｖｓｓとの間には、ドラ
イバトランジスタであるＮ型ＭＯＳトランジスタＱＮ１
およびＱＮ２がそれぞれ電気的に結合される。

【０００８】図１４の場合と同様に、記憶ノードＮｍお
よび／Ｎｍに対するデータの書込みおよび読出しは、ワ
ード線ＷＬの活性化（Ｈレベル）に応答するアクセスト
ランジスタＱＮ３およびＱＮ４のオンによって、記憶ノ
ードＮｍおよび／Ｎｍとビット線ＢＬおよび／ＢＬとが
それぞれ結合されることによって実行される。

【０００９】ワード線ＷＬが非活性化（Ｌレベル）され
て、アクセストランジスタＱＮ３およびＱＮ４がオフし
ている場合には、記憶ノードＮｍおよび／Ｎｍに保持さ
れるデータレベルに応じて、トランジスタＱＮ１および
ＱＮ２のいずれか一方がオンすることによって、メモリ
セルに保持されるデータレベルに応じて記憶ノードＮｍ
および／Ｎｍは、電源電位Ｖｃｃおよび接地電位Ｖｓｓ
のいずれか一方ずつに選択的に設定される。これによ
り、スタンバイ状態時においても、記憶ノードＮｍおよ
び／Ｎｍの電位レベルは保持される。

【００１０】図１４および図１５に示したように、ＳＲ
ＡＭメモリセルに対しては、常時電源電位Ｖｃｃおよび
接地電位Ｖｓｓが供給される。行列状に配置されるメモ
リセルに対して効率的に電源電位Ｖｃｃおよび接地電位
Ｖｓｓを供給するために、これらの電位を供給する配線
は、メモリセルの行方向あるいは列方向に沿って配置さ
れることが一般である。

【００１１】図１６および図１７は、ＳＲＡＭのメモリ
セルアレイにおける電源電位供給線の配置の一例および
他の一例をそれぞれ示すブロック図である。

【００１２】図１６を参照して、メモリセルＭＣが（ｎ
＋１）行×（ｍ＋１）列に行列状に配置される（ｎ，
ｍ：自然数）。メモリセルの各行に対応して、ワード線
が配置される。メモリセルアレイＭＣＡ全体に対して
は、（ｎ＋１）個のメモリセル行にそれぞれ対応して、
ワード線ＷＬ０〜ＷＬｎが配置される。

【００１３】同様に、各メモリセル列に対応してビット
線対が設けられる。ビット線対は、相補データを伝達す
る２本のデータ線から形成される。たとえば、ビット線
対ＢＬＰ０は、ビット線ＢＬ０および／ＢＬ０から構成
される。ビット線／ＢＬ０は、ビット線ＢＬ０が伝達す
るデータと反対の極性のデータを伝達する。メモリセル
アレイＭＣＡ全体に対しては、（ｍ＋１）個のメモリセ
ル列にそれぞれ対応して、ビット線対ＢＬＰ０〜ＢＬＰ
ｍが配置される。

【００１４】図１６においては、電源電位供給線がメモ
リセルの各行に対応して配置される構成を示す。すなわ
ち、電源電位供給線１００−０〜１００−ｎがメモリセ
ル行に対応してそれぞれ設けられる。電源電位供給線１
００−０〜１００−ｎは、電源電位Ｖｃｃを供給する元
電源電位供給配線７０と結合される。

【００１５】なお、図１６の構成のアレンジとして、電
源供給線を複数のメモリセル行ごとに配置する構成も採
用される。この場合には、たとえば、メモリセルの２行
ごとあるいは３行ごとに１本の電源電位供給線が配置さ
れる。

【００１６】図１７には、電源電位供給線が、メモリセ
ル列方向に沿って配置される構成が示される。図１７を
参照して、電源電位Ｖｃｃを各メモリセルＭＣに伝達す
るための電源電位供給線１００−０〜１００−ｍが、メ
モリセル列に対応してそれぞれ設けられる。電源電位供
給配線１００−０〜１００−ｍの各々は、元電源電位供
給配線７０と結合される。

【００１７】図１７の構成に対しても、アレンジとして
複数のメモリセル列ごとに電源電位供給線を設ける構成
も採用される。

【００１８】図１６もしくは図１７に示したように、メ
モリセルの行方向もしくは列方向に沿って、電源電位供
給配線を設ければ、メモリセルアレイ中の各メモリセル
に対して、効果的に電源電位Ｖｃｃを供給することがで
きる。なお、詳細な説明は省略するが、接地電位供給配
線８０を介して接地電位Ｖｓｓを各メモリセルＭＣに対
して供給する配線も電源電位供給配線と同様に配置され
る。

【００１９】

【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍメモリセルにおいては、常時電源電位Ｖｃｃおよび接
地電位Ｖｓｓが供給されているため、何らかの欠陥によ
ってメモリセル内で電源電位Ｖｃｃと接地電位Ｖｓｓと
の間に短絡電流経路が発生した場合には、常に一定電流
がメモリセル内を流れることになってしまう。

【００２０】このような欠陥メモリセルは、データ記憶
の観点からは、予め設けられたスペアメモリセルによっ
て置換救済することができる。しかしながら、欠陥メモ
リセルを置換救済しても、当該欠陥メモリセル内におけ
る電源電位Ｖｃｃと接地電位Ｖｓｓとの間に発生する短
絡電流は流れ続ける。

【００２１】したがって、情報端末等に搭載され、特に
そのスタンバイ状態での動作電流が少ないことが要求さ
れる場合には、内部に短絡電流経路が生じた欠陥メモリ
セルを救済することができなくなってしまう。これは、
ＳＲＡＭの製品歩留まり確保の阻害要因となる。

【００２２】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、電源
電位Ｖｃｃと接地電位Ｖｓｓとの短絡電流経路を内部に
有する欠陥メモリセルが発生した場合においても、スタ
ンバイ状態の消費電流を抑制することが可能なスタティ
ック型の半導体記憶装置の構成を提供することである。

【００２３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データの読出および書込を実行する動作状態
とデータを保持するスタンバイ状態とを有する半導体記
憶装置であって、行列状に配置された複数のメモリセル
を備え、複数のメモリセルの各々は、データのハイレベ
ルおよびローレベルにそれぞれ対応する第１および第２
の電位とを受けてデータを保持し、第１の電位を供給す
る元電源供給配線と、複数のメモリセルの一定区分ごと
に配置されて一定区分に対応するメモリセルに対して第
１の電位を供給する第１の電源供給線と、複数のメモリ
セルに対して第２の電位を供給する第２の電源供給線
と、スタンバイ状態における第１の電源供給線の通過電
流量を所定値以下に制限するために、元電源供給配線と
第１の電源供給線との間に設けられる電流制限回路とを
備える。

【００２４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、所定値は、スタンバ
イ状態における半導体記憶装置の消費電流の規格値に応
じて定められる。

【００２５】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、電流制限回路は、元
電源供給配線と第１の電源供給線との間に電気的に結合
される抵抗素子を含み、抵抗素子は、第１および第２の
電位の電位差と所定値に応じて定められる抵抗値を有す
る。

【００２６】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、電流制限回路は、元
電源供給配線と第１の電源供給線との間に電気的に並列
に結合される、第１および第２の電位の電位差と所定値
に応じて定められる抵抗値を有する抵抗素子と、スタン
バイ状態および動作状態のそれぞれに応じて異なる信号
レベルを有する制御信号を制御電極に受けるトランジス
タとを含み、トランジスタは、動作状態において導通
し、第１の電源供給線に動作電流を供給する。

【００２７】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、電流制限回路は、元
電源供給配線と第１の電源供給線との間に電気的に並列
に結合される、スタンバイ状態および動作状態のそれぞ
れに応じて異なる信号レベルを有する制御信号を制御電
極に受ける第１のトランジスタと、固定された一定電位
を制御電極に受ける第２のトランジスタとを含み、第１
のトランジスタは、動作状態において導通して第１の電
源供給線に第１の電流量を供給し、第２のトランジスタ
は、第１の電源供給線に対して第１の電流量よりも小さ
い第２の電流量を供給し、第２の電流量は、スタンバイ
状態における半導体記憶装置の消費電流の規格値に応じ
て定められる。

【００２８】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置であって、一定電位は、動作状
態における制御信号の信号レベルに相当する。

【００２９】請求項７記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、第１および第２のト
ランジスタの導電型は同一であり、第２のトランジスタ
は、第１のトランジスタよりも電流駆動力が小さい。

【００３０】請求項８記載の半導体記憶装置は、請求項
５記載の半導体記憶装置であって、一定電位は、スタン
バイ状態における制御信号の信号レベルに相当する。

【００３１】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置であって、第１および第２のト
ランジスタは、Ｐ型ＭＯＳトランジスタであり、第２の
電流量は、第２のトランジスタのサブスレッショルド電
流によって供給される。

【００３２】請求項１０記載の半導体記憶装置は、請求
項４記載の半導体記憶装置であって、制御信号の動作状
態およびスタンバイ状態にそれぞれ対応する信号レベル
は、第２および第１の電位にそれぞれ相当し、一定電位
は、第１の電位より低く第２の電位よりも高い。

【００３３】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、第１および第２
のトランジスタは、Ｐ型ＭＯＳトランジスタであり、電
流制限回路は、元電源供給配線と第２のトランジスタと
の間に電気的に結合されて、第１の電位をゲートに受け
るＮ型ＭＯＳトランジスタである第３のトランジスタを
さらに含む。

【００３４】請求項１２記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、第１の電位より低
く第２の電位より高い範囲内で外部から調整可能な第３
の電位を生成する中間電位発生回路をさらに備え、電流
制限回路は、スタンバイ状態および動作状態のそれぞれ
において異なる信号レベルを有する第１の制御信号に基
づいて、スタンバイ状態および動作状態のそれぞれに応
じた信号レベルがそれぞれ第３および第２の電位である
第２の制御信号を生成する電位レベル変換回路と、元電
源供給配線と第１の電源供給線との間に電気的に結合さ
れ、第２の制御信号を制御電極に受けるトランジスタと
を含む。

【００３５】請求項１３記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、電流制限回路は、
各第１の電源供給線ごとに設けられる。

【００３６】請求項１４記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、電流制限回路は、
複数本の第１の電源供給線ごとに設けられる。

【００３７】請求項１５記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、一定区分は、各メ
モリセル行に相当する。

【００３８】請求項１６記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、一定区分は、各メ
モリセル列に相当する。

【００３９】請求項１７記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、一定区分は、複数
個のメモリセル行に相当する。

【００４０】請求項１８記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、一定区分は、複数
個のメモリセル列に相当する。

【００４１】請求項１９記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、電流制限回路は、
元電源供給配線と第１の電源供給線との間に電気的に結
合され、制御電極にスタンバイ状態および動作状態のそ
れぞれに応じて異なる信号レベルを有する制御信号を受
けるトランジスタを含み、トランジスタは、動作状態お
よびスタンバイ状態において、第１の電流量および第１
の電流量よりも小さい第２の電流量を、第１の電源供給
線に対してそれぞれ供給する。

【００４２】請求項２０記載の半導体記憶装置は、請求
項１９記載の半導体記憶装置であって、第２のトランジ
スタのしきい値およびトランジスタサイズの少なくとも
一方は、第２の電流量がスタンバイ状態における半導体
記憶装置の消費電流の規格値を満たすように設計され
る。

【００４３】

【発明の実施の形態】以下において、図面を参照して本
発明の実施の形態について詳細に説明する。なお、図中
における同一符号は同一または相当部分を示す。

【００４４】［実施の形態１］図１は、本発明の実施の
形態に従う半導体記憶装置１の構成を示す概略ブロック
図である。

【００４５】半導体記憶装置１は、ＳＲＡＭに代表され
る、リフレッシュ動作を実行することなく記憶データを
保持することが可能なスタティック型のメモリデバイス
である。

【００４６】図１を参照して、半導体記憶装置１は、行
アドレス信号ＲＡ０〜ＲＡｉ（ｉ：自然数）を受ける行
アドレス端子１２と、列アドレス信号ＣＡ０〜ＣＡｊ
（ｊ：自然数）を受ける列アドレス端子１３と、読出／
書込制御信号／Ｗ、チップセレクト信号／ＣＳ、アウト
プットイネーブル信号／ＯＥ等の制御信号を受ける制御
信号端子１４と、入力データＤを受けるデータ入力端子
１５と、出力データＱを出力するデータ出力端子１６
と、接地電位Ｖｓｓおよび電源電位Ｖｃｃをそれぞれ受
ける電源端子１７および１８とを備える。電源電位Ｖｃ
ｃおよび接地電位Ｖｓｓは、元電源電位供給配線７０お
よび接地電位供給配線８０をそれぞれ介して、半導体記
憶装置１の各内部回路に伝達される。

【００４７】半導体記憶装置１は、制御信号に応答し
て、半導体記憶装置１の内部動作を制御するコントロー
ル回路１０と、行列状に配置された複数のメモリセルを
有するメモリセルアレイ４０と、行アドレス信号ＲＡ０
〜ＲＡｉをデコードしてメモリセル行の選択を実行する
行デコーダ２０と、列アドレス信号ＣＡ０〜ＣＡｊをデ
コードしてメモリセル列の選択を実行する列デコーダ３
０と、列デコーダ３０の列選択結果に基づいて、メモリ
セル列にそれぞれ対応して設けられるビット線対群ＢＬ
Ｐｓのうちの１本をデータＩ／Ｏ線５５と結合する列選
択ゲート回路５０と、データＩ／Ｏ線５５とデータ入力
端子１５およびデータ出力端子１６との間でデータの授
受を実行するデータ入出力回路６０とを備える。

【００４８】データ入出力回路６０は、入力データＤを
データ線Ｉ／Ｏ線５５を介してメモリセル４０に書込む
ためのライトドライバや、データＩ／Ｏ５５線に伝達さ
れる読出データを増幅するためのアンプ回路等を含む。

【００４９】半導体記憶装置１は、電源投入時におい
て、アドレス信号によって選択されたメモリセルに対し
てデータの読出および書込動作を実行する動作状態と、
各メモリセルにおいてデータ保持を実行するスタンバイ
状態との２つの状態を有する。

【００５０】図２は、メモリセルアレイ４０の構成を説
明する図である。図２を参照して、メモリセルアレイ４
０は、（ｎ＋１）行×（ｍ＋１）列に行列状に配置され
た正規メモリセルＭＣと、正規メモリセル群と列方向に
隣接して配置されるスペアメモリセル行４５を形成する
スペアメモリセルＳＭＣとを含む。以下においては、正
規メモリセルＭＣおよびスペアメモリセルＳＭＣ全体を
総称して、単にメモリセルとも称する。

【００５１】これらのメモリセルには、スタティック型
の半導体記憶装置において一般的に用いられる構成を適
用すればよく、たとえば図１４および図１５に示したＣ
ＭＯＳメモリセルや高負荷抵抗メモリセルが適用でき
る。

【００５２】（ｎ＋１）個の正規メモリセルの行に対応
してワード線ＷＬ０〜ＷＬｎがそれぞれ配置され、スペ
アメモリセル行に対応してスペアワード線ＳＷＬが配置
される。正規メモリセルＭＣとスペアメモリセルＳＭＣ
とは、メモリセル列を共有するように配置され、（ｍ＋
１）個のメモリセル列に対して、ビット線対ＢＬＰ０〜
ＢＬＰｍがそれぞれ配置される。ビット線対ＢＬＰ０〜
ＢＬＰｍの全体は，図１に示されたビット線対群ＢＬＰ
ｓに相当する。

【００５３】スタティック型のメモリセルにおいては、
各メモリセルに対して、電源電位Ｖｃｃおよび接地電位
Ｖｓｓを供給する必要がある。本発明の実施の形態に従
う半導体記憶装置においては、メモリセルアレイ中の一
定区分ごとに電源電位供給線を配置する。図２において
は、この一定区分を各メモリセル行として、各メモリセ
ル行に対応して電源供給線が配置される構成を示してい
る。すなわち、メモリセル４０全体に対しては、電源電
位供給線１００−０〜１００−ｎおよび１００−ｓがメ
モリセル行にそれぞれ対応して、メモリセル列に沿った
方向に配置される。

【００５４】また、詳細は図示しないが、各メモリセル
に対して接地電位供給配線８０を介して接地電位Ｖｓｓ
が供給される。接地電位Ｖｓｓを直接供給する配線の配
置は特に限定されるものではなく、接地電位Ｖｓｓを各
メモリセルに対して供給可能であれば、いかなる配置と
してもよい。

【００５５】電源電位供給線１００−０〜１００−ｎ，
１００ｓと元電源電位供給配線７０との間に、電流制限
回路２００が各々設けられる。各電流制限回路２００
は、抵抗素子１１０を有する。

【００５６】電流制限回路２００は、スタンバイ状態時
における低消費電力化要求を満足できるように、各電源
電位供給線を流れる電流、すなわちスタンバイ電流が、
所定値以下となるように設計される。たとえば、抵抗素
子１１０の抵抗値Ｒは、電源電位Ｖｃｃおよび接地電位
Ｖｓｓの電位差およびスタンバイ電流の規格値Ｉｓｔに
応じて定められる。

【００５７】欠陥メモリセルにおいて電源電位Ｖｃｃと
接地電位Ｖｓｓとの間に短絡電流経路が形成されても、
抵抗素子１１０は、この短絡電流に対して直列に作用す
るので、抵抗値ＲをＩｓｔ＜（Ｖｃｃ−Ｖｓｓ）／Ｒと
なるように設定すれば、スタンバイ状態におけるスタン
バイ電流は（Ｖｃｃ−Ｖｓｓ）／Ｒを超えることはな
い。この結果、欠陥メモリセルにおいて電源電位Ｖｃｃ
と接地電位Ｖｓｓとの間に短絡電流経路が形成されて
も、スタンバイ電流が規格値Ｉｓｔを超えることがなく
なる。

【００５８】一例として、ワード線ＷＬ１に対応する、
図２中に斜線で示したメモリセルが欠陥メモリセルとな
った場合を考えてみる。欠陥メモリセル中には、電源電
位Ｖｃｃを供給する電源電位供給線１００−１と接地電
位Ｖｓｓを供給する配線との間に短絡電流経路が発生し
ているので、電源電位供給線１００−１の電位レベル
は、接地電位Ｖｓｓ付近まで低下する。この結果、ワー
ド線ＷＬ１に接続された正規メモリセル群におけるデー
タ保持は不可能となってしまう。

【００５９】しかしながら、欠陥メモリセル内に短絡電
流経路が存在しても、電源電位供給線１００−１に流れ
る電流は、電流制限回路２００すなわち抵抗素子１１０
によって制限されるため、スタンバイ電流の規格値Ｉｓ
ｔを超えることがない。

【００６０】したがって、スペアメモリセル行４５によ
って、ワード線ＷＬ０に対応するメモリセル行を置換救
済すれば、半導体記憶装置１は、欠陥メモリセルが発生
した場合であっても、正常なデータ保持動作を実行し、
かつスタンバイ電流の規格値を満足することができる。
この結果、半導体記憶装置１に欠陥メモリセルが発生し
た場合においても、スペアメモリセルによって置換救済
して良品とすることができる。

【００６１】この場合における置換救済の方法として
は、たとえば、欠陥メモリセルに対応する不良メモリセ
ル行の行アドレスを行デコーダ２０中に不揮発的にプロ
グラムしておき、当該不良メモリセル行が行アドレス信
号によって選択される場合には、行デコーダ２０が、正
規メモリセルに対応するワード線の代わりにスペアワー
ド線ＳＷＬを活性化すればよい。

【００６２】近年、スタティック型半導体記憶装置の代
表例であるＳＲＡＭは、携帯端末装置市場で多く使用さ
れており、かつ大容量化も進んでいるので、このように
スタンバイ電流を抑制しつつ置換救済が可能な構成とす
ることは、製造歩留まりの確保の面から効果がある。

【００６３】図３は、電源電位供給線の他の配置例を示
す図である。図３においては、１本の電源電位供給線に
対応するメモリセルアレイ中の一定区分を各メモリセル
列として、各メモリセル行に対応して電源供給線が配置
される構成が示される。したがって、メモリセルアレイ
４０全体に対しては、電源電位供給線１００−０〜１０
０−ｍが、メモリセル列にそれぞれ対応して、メモリセ
ル列に沿った方向に配置される。図３の構成において
は、スペアメモリセルＳＭＣは、正規メモリセル群と行
方向に隣接して、スペアメモリセル列４７を形成するよ
うに配置される。したがって、欠陥メモリセルの置換救
済は、メモリセル列を単位として実行させる。

【００６４】各メモリセルＭＣに接地電位Ｖｓｓを供給
するための配線の配置については図２と同様であり、詳
細な図示は省略される。

【００６５】電源電位供給配線１００−０〜１００−
ｍ，１００−ｓの各々に対応して、電流制限回路２００
が設けられる。図２の場合と同様に、電流制限回路２０
０は、抵抗素子１１０を有する。このような構成とする
ことによっても、図２で説明したのと同様の効果を享受
することができる。

【００６６】図２および図３においては、１つのメモリ
セル行またはメモリセル列ごとに１本の電源電位供給線
を配置する構成を示したが、１本の電源電位供給線に対
応するメモリセルアレイ中の一定区分を複数のメモリセ
ル行またはメモリセル列とすることも可能である。

【００６７】図２および図３に示した構成においては、
欠陥メモリセルが発生した場合に、１本の電源電位供給
線に対応するメモリセル群が置換救済の単位となる。し
たがって、電源電位供給配線の配置は、スペアメモリセ
ルの配置と関連付けて設計すればよい。

【００６８】［実施の形態２］図４は、実施の形態２に
従う電源電位供給線および電流制限回路の配置を示す概
念図である。

【００６９】図４を参照して、実施の形態２において
は、複数の電源電位供給線ごとに１つの電流制限回路が
配置される。図４においては、１本の電源電位供給線に
対応するメモリセルアレイ中の一定区分をメモリセルの
各行として電源電位供給線が配置される例を示している
が、電流制限回路は、（ｋ＋１）本（ｋ：自然数）の電
源電位供給線ごとに配置される。

【００７０】（ｋ＋１）行のメモリセル行に対応する電
源電位供給線１００−０〜１００−ｋに対応して、電流
制限回路２００が設けられる。同様に、次の（ｋ＋１）
行のメモリセル行に対応する（ｋ＋１）本の電源電位供
給線に対応して、電流制限回路２００が設けられる。各
電流制限回路２００は、図２で説明したのと同様に、抵
抗素子２００を有する。

【００７１】このように、複数の電源電位供給線ごとに
電流制限回路を設ける構成としても、抵抗素子１１０の
抵抗値をスタンバイ電流の規格値を考慮して設定すれ
ば、実施の形態１の場合と同様の効果を享受することが
できる。

【００７２】このような構成とすることにより、図２お
よび図３で示した、各電源電位供給線ごとに電流制限回
路を備える構成と比較して、電流制限回路２００の個
数、すなわち抵抗素子１１０の数を低減することがで
き、コストおよびレイアウト面積を削減することができ
る。

【００７３】ただし、実施の形態２に従う構成において
は、欠陥メモリセルが発生した場合には、同一の電流制
限回路と結合される複数の電源電位供給線に対応付けら
れるメモリセル群のすべてを置換救済する必要が生じる
ため、同一個数の欠陥メモリセルを救済するために必要
なスペアメモリセルの数は増加する。

【００７４】なお、実施の形態２においては、電源電位
供給線がメモリセルの各行ごとに配置される構成につい
て説明したが、同様に、電源電位供給線がメモリセルの
複数行ごと、各列ごと、複数列ごとに配置される場合の
それぞれに対応して、複数の電源電位供給線ごとに１個
の電流制限回路を設ける構成として、素子数の削減を図
ることが可能である。

【００７５】［実施の形態３］以下、実施の形態３およ
び４においては、電流制限回路の他の構成例について説
明する。

【００７６】なお、以下においては、電源電位供給配線
のうちの１本を代表的に取出して、当該電源電位供給線
に対応する電流制限回路の構成のバリエーションを説明
するが、このような電流制限回路の構成は、電源電位供
給線の配置によらず同様に適用することができる。すな
わち、電源電位供給線が各行ごと、各列ごと、複数行ご
とおよび複数列ごとのいずれに従って配置される場合で
あっても、本願発明を適用することが可能である。

【００７７】図５は、実施の形態３に従う電流制限回路
２１０の構成を示す回路図である。図５を参照して、実
施の形態１に従う電流制限回路２１０は、元電源電位供
給配線７０と電源電位供給線との間に結合される抵抗素
子１１０と、抵抗素子１１０と並列に接続されるＰ型Ｍ
ＯＳトランジスタ１２０とを備える。トランジスタ１２
０のゲートには、制御信号／ＣＳが入力される。

【００７８】制御信号／ＣＳは、半導体記憶装置１の状
態がスタンバイ状態／動作状態のいずれであるかに対応
する信号である。制御信号／ＣＳは、スタンバイ状態時
には非活性化（Ｈレベル：電源電位Ｖｃｃ）され、動作
状態時には活性化（Ｌレベル：接地電位Ｖｓｓ）され
る。

【００７９】したがって、スタンバイ状態時において
は、トランジスタ１２０はオフされ、元電源電位供給線
７０から電源電位供給線１００への電流供給は、実施の
形態１の場合と同様に抵抗素子１１０によって実行され
る。すなわち、スタンバイ電流は、抵抗素子１１０の抵
抗値Ｒによって定められる。

【００８０】動作状態時において電源電位供給線１００
に対する供給電流が小さすぎて、電源電位供給線１００
の電位レベルが低下すると、各メモリセルにおける動作
速度の低下等の不具合が生じてしまう。したがって、実
施の形態３においては、動作状態時にはトランジスタ１
２０をオンさせて、抵抗素子１１０およびトランジスタ
１２０の両方によって動作電流を電源電位配線１００に
対して供給する。

【００８１】このような構成とすることにより、実施の
形態１の場合と同様に、欠陥メモリセルが発生した場合
においても電源電位供給線１００に流れるスタンバイ電
流を抑制することができるとともに、動作状態時におい
て十分な動作電流を電源電位供給線１００に対して供給
することが可能となる。

【００８２】［実施の形態３の変形例１］図６は、実施
の形態３の変形例１に従う電流制限回路２２０の構成を
示す回路図である。

【００８３】図６を参照して、実施の形態３の変形例１
に従う電流制限回路２２０は、元電源電位供給配線７０
と電源電位供給線１００との間に並列に結合されるＰ型
ＭＯＳトランジスタ１２０および１３０を含む。トラン
ジスタ１２０のゲートには、図５の場合と同様に制御信
号／ＣＳが入力される。一方、トランジスタ１３０のゲ
ートは、制御信号／ＣＳの活性状態（Ｌレベル）に対応
する接地電位Ｖｓｓと結合され、常時オン状態とされ
る。

【００８４】したがってスタンバイ状態時においては、
トランジスタ１３０によって電源電位供給線１００に対
してスタンバイ電流が供給され、動作状態時においては
トランジスタ１２０および１３０の両方によって、電源
電位供給線１００に対して電流が供給される。電流制限
回路２２０においては、常時オン状態となる２つのトラ
ンジスタ１２０および１３０によって電源電位供給線１
００に対して電流が供給されるので、トランジスタ１２
０および１３０の電流駆動力をたとえばトランジスタサ
イズによって、動作状態時における動作マージン確保、
およびスタンバイ状態時における低消費電力化を考慮し
て、適正に設計する。

【００８５】このような構成とすることにより、たとえ
ばスタンバイ電流の規格値が厳しく、スタンバイ状態時
の低消費電力化の要求に応えるために必要な抵抗値を有
する抵抗素子１１０を設けることがレイアウト上困難な
場合においても、トランジスタサイズ等による電流駆動
力の調整によって、スタンバイ電流を抑制することが可
能となる。

【００８６】［実施の形態３の変形例２］図７は、実施
の形態３の変形例２に従う電流制限回路２３０の構成を
示す回路図である。

【００８７】図７を参照して、実施の形態３の変形例２
に従う電流制限回路２３０は、元電源電位供給配線７０
と電源電位供給線１００との間に並列に接続されるＰ型
ＭＯＳトランジスタ１２０および１３０と、元電源電位
供給配線７０とトランジスタ１３０のゲートとの間に電
気的に結合されるＮ型ＭＯＳトランジスタ１４０とを含
む。トランジスタ１４０のゲートは、元電源電位供給配
線７０と結合される。

【００８８】このような構成とすることにより、トラン
ジスタ１３０のゲートには、電源電位Ｖｃｃよりも低く
接地電位Ｖｓｓよりも高い、一定の中間電位が供給され
る。トランジスタ１４０のしきい値やトランジスタサイ
ズの調節によって、トランジスタ１３０のゲートに印加
される中間電位を適正に調整することによって、トラン
ジスタ１３０のトランジスタサイズのみに依存すること
なく、スタンバイ状態時における元電源電位供給配線７
０から電源電位供給線１００への供給電流、すなわちス
タンバイ電流を抑制することが可能となる。

【００８９】これにより、スタンバイ状態における低消
費電力化の要求が厳しいタイプの半導体記憶装置におい
ても、トランジスタサイズを極端に小さく設計すること
なくスタンバイ電流を絞ることが可能となる。

【００９０】［実施の形態３の変形例３］図８は、実施
の形態３の変形例３に従う電流制限回路２４０の構成を
示す回路図である。

【００９１】図８を参照して、実施の形態３の変形例３
に従う電流制限回路２４０は、元電源電位供給配線７０
と電源電位供給線１００との間に並列に結合されるＰ型
ＭＯＳトランジスタ１２０および１３０を有する。トラ
ンジスタ１２０のゲートには制御信号／ＣＳが供給され
る。トランジスタ１２０は、オンされる動作状態時にお
いて十分な動作電流を供給できるように設計される。

【００９２】一方、トランジスタ１３０のゲートは、制
御信号／ＣＳの非活性状態（Ｈレベル）に対応する電源
電位Ｖｃｃと結合される。トランジスタ１３０は常時カ
ットオフ領域（サブスレッショルド領域）で動作するこ
ととなり、スタンバイ状態時における電源電位供給線１
００への電流供給は、トランジスタ１２０および１３０
のサブスレッショルド電流のみによって実行されること
になる。

【００９３】したがって、スタンバイ状態時にメモリセ
ル４０で必要となる電流量に応じて、トランジスタ１３
０のしきい値の調整やデプレッション型ＭＯＳトランジ
スタの採用等を行なえば、所望のスタンバイ電流をトラ
ンジスタ１３０によって供給することができる。たとえ
ば、メモリセルアレイ４０中のメモリセルが図１３に示
すＣＭＯＳメモリセルで構成される場合には、メモリセ
ル中のＰ型トランジスタのゲート長およびしきい値に対
して、Ｐ型ＭＯＳトランジスタ１３０のゲート長を１０
％以上短くしたり、しきい値を０．１Ｖ低くすることに
よって、スタンバイ電流を抑制することができる。

【００９４】したがって、図７に示した電流制限回路２
３０と比較すると、抵抗素子を設けることがレイアウト
上困難な場合においても、中間電位を生成するＮ型ＭＯ
Ｓトランジスタ１４０を設けることなく、かつ、トラン
ジスタ１３０の電流駆動力、すなわちトランジスタサイ
ズを極端に小さく設計することなくスタンバイ電流を抑
制することが可能となる。また、動作状態時において
は、トランジスタ１２０によって十分な動作電流を供給
することができる。

【００９５】［実施の形態４］図９は、実施の形態４に
従う電流制限回路２５０の構成を示す回路図である。

【００９６】図９を参照して、電流制限回路２５０は、
元電源電位供給配線７０と電源電位供給線１００との間
に電気的に結合されるＰ型ＭＯＳトランジスタ１２０
と、制御信号／ＣＳに基づいて、トランジスタ１２０の
ゲートに入力される制御信号ＣＳＴを生成するレベル変
換回路１５０とを含む。

【００９７】図１０は制御信号ＣＳＴの遷移を説明する
タイミングチャートである。図１０を参照して、制御信
号ＣＳＴは、半導体記憶装置１のスタンバイ状態／動作
状態に応じて信号レベルが変化する制御信号／ＣＳに基
づいて生成される。制御信号ＣＳＴは、制御信号／ＣＳ
と同一タイミングで信号レベルが遷移するが、非活性状
態（Ｈレベル）時の電位レベルが異なる。すなわち、制
御信号ＣＳＴのＨレベル電位は、電源電位Ｖｃｃおよび
接地電位Ｖｓｓの間の中間電位Ｖｈｈに設定される。実
施の形態４においては、中間電位Ｖｈｈは、外部から調
整可能な可変電位であり、中間電位発生回路１６０によ
って生成される。

【００９８】図１１は、中間電位発生回路１６０の構成
例を示す回路図である。図１１には、ヒューズ素子によ
るトリミングを用いた回路構成例が示される。

【００９９】図１１を参照して、中間電位生成回路１６
０は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に結合さ
れる複数の抵抗素子１７０−０〜１７０−Ｌ（Ｌ：自然
数）および１７５を有する。中間電位生成回路１６０
は、さらに、抵抗素子１７０−０〜１７０−Ｌのそれぞ
れと並列に接続されるヒューズ素子１８０−０〜１８０
−Ｌを有する。抵抗素子１７０−Ｌと１７５との間の出
力ノードＮ０に中間電位Ｖｈｈが生成される。

【０１００】このような構成とすることにより、ヒュー
ズ素子１８０−０〜１８０−Ｌにヒューズカットを施す
ことによって、電源電位Ｖｃｃと出力ノードＮ０との間
に生じる電圧降下を調整して、所望の中間電位Ｖｈｈ
（Ｖｓｓ＜Ｖｈｈ＜Ｖｃｃ）を得ることが可能となる。

【０１０１】図１２は、レベル変換回路１５０の構成例
を示す回路図である。図１２を参照して、レベル変換回
路１５０は、中間電位発生回路１６０によって生成され
る中間電位Ｖｈｈおよび接地電位Ｖｓｓによって駆動さ
れるインバータＩＶ１，ＩＶ２を有する。

【０１０２】インバータＩＶ１は、制御信号／ＣＳの電
位レベルに応じて中間電位Ｖｈｈおよび接地電位Ｖｓｓ
のいずれか一方を出力する。インバータＩＶ２は、イン
バータＩＶ１の出力に応じて、制御信号ＣＳＴの信号レ
ベルを中間電位Ｖｈｈおよび接地電位Ｖｓｓのいずれか
一方に設定する。

【０１０３】このような構成とすることにより、図１０
に示したように、レベル変換回路は、制御信号／ＣＳの
活性化（Ｌレベル）に応答して制御信号ＣＳＴの電位レ
ベルを接地電位Ｖｓｓに設定し、制御信号／ＣＳの非活
性化（Ｈレベル）に応答して制御信号ＣＳＴの電位レベ
ルを中間電位Ｖｈｈに設定する。

【０１０４】再び図９を参照して、このような制御信号
ＣＳＴをトランジスタ１２０のゲートに入力することに
より、トランジスタ１２０は、動作状態時においては、
完全なオン状態となって、十分な動作電流を電源電位供
給線１００に対して供給する。一方、スタンバイ状態時
においては、制御信号ＣＳＴのＨレベル電位Ｖｈｈに応
じた電流量が、トランジスタ１２０によって電源電位供
給線１００に供給される。

【０１０５】これにより、電流制限回路２５０を１個の
トランジスタで構成できる。また、実施の形態１から実
施の形態３において説明した電流制限回路２００〜２４
０においては、スタンバイ電流が回路素子の抵抗値やト
ランジスタサイズによって決定される固定値であるのに
対して、実施の形態４に従う電流制限回路２５０は、外
部から調整可能な中間電位Ｖｈｈによって、スタンバイ
状態時におけるスタンバイ電流を制御することが可能に
なる。 ［実施の形態４の変形例］図１３は、実施の形態４の変
形例に従う電流制限回路２６０の構成を示す回路図であ
る。

【０１０６】図１３を参照して、電流制限回路２６０
は、元電源電位供給配線７０と電源電位供給線１００と
の間に電気的に結合されるＰ型ＭＯＳトランジスタ１２
０を含む。トランジスタ１２０のゲートには、制御信号
／ＣＳが入力される。

【０１０７】動作状態時には、制御信号／ＣＳが活性化
（Ｌレベル）されるので、トランジスタ１２０はオン状
態となって、電源電位供給線１００に動作電流を供給す
る。一方、スタンバイ状態時には、制御信号／ＣＳは非
活性化（Ｈレベル）されるので、トランジスタ１２０は
カットオフ領域（サブスレッショルド領域）で動作し
て、電源電位供給線１００への電流供給は、トランジス
タ１２０のサブスレッショルド電流のみによって実行さ
れることになる。

【０１０８】したがって、スタンバイ状態時にメモリセ
ル４０で必要となる電流量に応じて、トランジスタ１２
０のしきい値の調整やデプレッション型ＭＯＳトランジ
スタの採用等を行なえば、所望のスタンバイ電流をトラ
ンジスタ１２０によって供給することができる。実施の
形態３の変形例３で説明したのと同様に、メモリセルア
レイ４０中のメモリセルが図１３に示すＣＭＯＳメモリ
セルで構成される場合には、メモリセル中のＰ型トラン
ジスタのゲート長およびしきい値に対して、Ｐ型ＭＯＳ
トランジスタ１２０のゲート長を１０％以上短くした
り、しきい値を０．１Ｖ低くすることによって、スタン
バイ電流を抑制することができる。

【０１０９】このように、単一のトランジスタ素子で構
成された電流制限回路２５０，２６０を用いて、スタン
バイ状態および動作状態における電流量を所望のレベル
に調整できるので、レイアウト的にさらに有利である。

【０１１０】また、実施の形態２のように、複数の電源
電位供給線ごとに１個の電流制限回路を設ける構成に対
しても、実施の形態３および４に示した電流制限回路２
１０，２２０，２３０，２４０，２５０，２６０の構成
を適用することができる。

【０１１１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１２】

【発明の効果】請求項１、２および１３記載の半導体記
憶装置は、メモリセルアレイ中において、内部に第１お
よび第２の電源供給線間に短絡経路が形成された欠陥メ
モリセルが生じて、置換救済が必要になった場合におい
ても、スタンバイ状態における消費電流を所定値以下に
抑制して、スタンバイ状態における半導体記憶装置の消
費電力の規格値を満足することができる。

【０１１３】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果に加えて、抵抗素
子のみを用いて電流制限回路を簡易に構成することがで
きる。

【０１１４】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果に加えて、動作状
態時において動作の高速性を確保するための動作電流を
供給することができる。

【０１１５】請求項５から７に記載の半導体記憶装置
は、レイアウト的に所望の抵抗値を有する抵抗素子を設
けることが困難である場合にも、請求項１記載の半導体
記憶装置が奏する効果を享受できる。また、動作状態時
において動作の高速性を確保するための動作電流を供給
することができる。

【０１１６】請求項８から１１に記載の半導体記憶装置
は、請求項５記載の半導体記憶装置が奏する効果に加え
て、電流制限回路を構成するトランジスタの電流駆動力
を厳密に調整することなく、スタンバイ状態における消
費電流を調整できる。

【０１１７】請求項１２記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果に加えて、動作
状態時において動作の高速性を確保するための動作電流
を供給することができる。さらに、スタンバイ状態にお
ける供給電流量を外部より調整することができる。

【０１１８】請求項１４記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果に加えて、電流
制限回路の個数を削減することができる。

【０１１９】請求項１５から１８に記載の半導体記憶装
置は、行列状に配置される複数のメモリセルに対する第
１の電源供給線を効率的に配置することができる。

【０１２０】請求項１９および２０に記載の半導体記憶
装置は、単一のトランジスタで構成されたレイアウト的
に有利な電流制限回路によって、請求項１記載の半導体
記憶装置が奏する効果に加えて、動作状態時において動
作の高速性を確保するための動作電流を供給することが
できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に従う半導体記憶装置１
の構成を示す概略ブロック図である。

【図２】 メモリセルアレイ４０の構成を説明する図で
ある。

【図３】 実施の形態１に従う電源電位供給線および電
流制限回路の他の配置例を示す図である。

【図４】 実施の形態２に従う電源電位供給線および電
流制限回路の配置を示す概念図である。

【図５】 実施の形態３に従う電流制限回路２１０の構
成を示す回路図である。

【図６】 実施の形態３の変形例１に従う電流制限回路
２２０の構成を示す回路図である。

【図７】 実施の形態３の変形例２に従う電流制限回路
２３０の構成を示す回路図である。

【図８】 実施の形態３の変形例３に従う電流制限回路
２４０の構成を示す回路図である。

【図９】 実施の形態４に従う電流制限回路２５０の構
成を示す回路図である。

【図１０】 制御信号ＣＳＴの遷移を説明するタイミン
グチャートである。

【図１１】 中間電位発生回路１６０の構成例を示す回
路図である。

【図１２】 レベル変換回路１５０の構成例を示す回路
図である。

【図１３】 実施の形態４の変形例に従う電流制限回路
２６０の構成を示す回路図である。

【図１４】 ＳＲＡＭメモリセルの構成の一例を示す回
路図である。

【図１５】 ＳＲＡＭメモリセルの構成の他の一例を示
す回路図である。

【図１６】 ＳＲＡＭのメモリセルアレイにおける電源
電位供給線の配置の一例を示すブロック図である。

【図１７】 ＳＲＡＭのメモリセルアレイにおける電源
電位供給線の配置の他の一例を示すブロック図である。

【符号の説明】

７０ 元電位供給配線、８０ 接地電位供給配線、１０
０，１００−０〜１００−ｍ，１００−ｎ 電源電位供
給線、１１０ 抵抗素子、１２０，１３０ Ｐ型ＭＯＳ
トランジスタ、１４０ Ｎ型ＭＯＳトランジスタ、１５
０ レベル変換回路、１６０ 中間電位生成回路、１７
０−０〜１７０−Ｌ，１７５ 抵抗素子、１８０−０〜
１８０−Ｌ ヒューズ素子、２００，２１０，２２０，
２３０，２４０，２５０，２６０ 電流制限回路、Ｖｃ
ｃ 電源電位、Ｖｈｈ 中間電位、Ｖｓｓ 接地電位。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 データの読出および書込を実行する動作
   状態と、前記データを保持するスタンバイ状態とを有す
   る半導体記憶装置であって、 行列状に配置された複数のメモリセルを備え、 前記複数のメモリセルの各々は、前記データのハイレベ
   ルおよびローレベルにそれぞれ対応する第１および第２
   の電位とを受けて前記データを保持し、 前記第１の電位を供給する元電源供給配線と、 前記複数のメモリセルの一定区分ごとに配置され、前記
   一定区分に対応するメモリセルに対して前記第１の電位
   を供給する第１の電源供給線と、 前記複数のメモリセルに対して前記第２の電位を供給す
   る第２の電源供給線と、 スタンバイ状態における前記第１の電源供給線の通過電
   流量を所定値以下に制限するために、前記元電源供給配
   線と前記第１の電源供給線との間に設けられる電流制限
   回路とを備える、半導体記憶装置。
2. 【請求項２】 前記所定値は、前記スタンバイ状態にお
   ける前記半導体記憶装置の消費電流の規格値に応じて定
   められる、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記電流制限回路は、前記元電源供給配
   線と前記第１の電源供給線との間に電気的に結合される
   抵抗素子を含み、 前記抵抗素子は、前記第１および第２の電位の電位差と
   前記所定値に応じて定められる抵抗値を有する、請求項
   １記載の半導体記憶装置。
4. 【請求項４】 前記電流制限回路は、 前記元電源供給配線と前記第１の電源供給線との間に電
   気的に並列に結合される、 前記第１および第２の電位の電位差と前記所定値に応じ
   て定められる抵抗値を有する抵抗素子と、 前記スタンバイ状態および前記動作状態のそれぞれに応
   じて異なる信号レベルを有する制御信号を制御電極に受
   けるトランジスタとを含み、 前記トランジスタは、前記動作状態において導通し、前
   記第１の電源供給線に動作電流を供給する、請求項１記
   載の半導体記憶装置。
5. 【請求項５】 前記電流制限回路は、 前記元電源供給配線と前記第１の電源供給線との間に電
   気的に並列に結合される、 前記スタンバイ状態および前記動作状態のそれぞれに応
   じて異なる信号レベルを有する制御信号を制御電極に受
   ける第１のトランジスタと、 固定された一定電位を制御電極に受ける第２のトランジ
   スタとを含み、 前記第１のトランジスタは、前記動作状態において導通
   して前記第１の電源供給線に第１の電流量を供給し、 前記第２のトランジスタは、前記第１の電源供給線に対
   して前記第１の電流量よりも小さい第２の電流量を供給
   し、 前記第２の電流量は、前記スタンバイ状態における前記
   半導体記憶装置の消費電流の規格値に応じて定められ
   る、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記一定電位は、前記動作状態における
   前記制御信号の信号レベルに相当する、請求項５記載の
   半導体記憶装置。
7. 【請求項７】 前記第１および第２のトランジスタの導
   電型は同一であり、 前記第２のトランジスタは、前記第１のトランジスタよ
   りも電流駆動力が小さい、請求項４記載の半導体記憶装
   置。
8. 【請求項８】 前記一定電位は、前記スタンバイ状態に
   おける前記制御信号の信号レベルに相当する、請求項５
   記載の半導体記憶装置。
9. 【請求項９】 前記第１および第２のトランジスタは、
   Ｐ型ＭＯＳトランジスタであり、 前記第２の電流量は、前記第２のトランジスタのサブス
   レッショルド電流によって供給される、請求項８記載の
   半導体記憶装置。
10. 【請求項１０】 前記制御信号の前記動作状態および前
    記スタンバイ状態にそれぞれ対応する信号レベルは、前
    記第２および第１の電位にそれぞれ相当し、 前記一定電位は、前記第１の電位より低く前記第２の電
    位よりも高い、請求項４記載の半導体記憶装置。
11. 【請求項１１】 前記第１および第２のトランジスタ
    は、Ｐ型ＭＯＳトランジスタであり、 前記電流制限回路は、 前記元電源供給配線と前記第２のトランジスタとの間に
    電気的に結合されて、前記第１の電位をゲートに受ける
    Ｎ型ＭＯＳトランジスタである第３のトランジスタをさ
    らに含む、請求項１０記載の半導体記憶装置。
12. 【請求項１２】 前記半導体記憶装置は、 前記第１の電位より低く前記第２の電位より高い範囲内
    で外部から調整可能な第３の電位を生成する中間電位発
    生回路をさらに備え、 前記電流制限回路は、 前記スタンバイ状態および前記動作状態のそれぞれにお
    いて異なる信号レベルを有する第１の制御信号に基づい
    て、前記スタンバイ状態および前記動作状態のそれぞれ
    に応じた信号レベルがそれぞれ前記第３および前記第２
    の電位である第２の制御信号を生成する電位レベル変換
    回路と、 前記元電源供給配線と前記第１の電源供給線との間に電
    気的に結合され、前記第２の制御信号を制御電極に受け
    るトランジスタとを含む、請求項１記載の半導体記憶装
    置。
13. 【請求項１３】 前記電流制限回路は、各前記第１の電
    源供給線ごとに設けられる、請求項１記載の半導体記憶
    装置。
14. 【請求項１４】 前記電流制限回路は、複数本の前記第
    １の電源供給線ごとに設けられる、請求項１記載の半導
    体記憶装置。
15. 【請求項１５】 前記一定区分は、各メモリセル行に相
    当する、請求項１記載の半導体記憶装置。
16. 【請求項１６】 前記一定区分は、各メモリセル列に相
    当する、請求項１記載の半導体記憶装置。
17. 【請求項１７】 前記一定区分は、複数個のメモリセル
    行に相当する、請求項１記載の半導体記憶装置。
18. 【請求項１８】 前記一定区分は、複数個のメモリセル
    列に相当する、請求項１記載の半導体記憶装置。
19. 【請求項１９】 前記電流制限回路は、 前記元電源供給配線と前記第１の電源供給線との間に電
    気的に結合され、制御電極に前記スタンバイ状態および
    前記動作状態のそれぞれに応じて異なる信号レベルを有
    する制御信号を受けるトランジスタを含み、 前記トランジスタは、前記動作状態および前記スタンバ
    イ状態において、第１の電流量および前記第１の電流量
    よりも小さい第２の電流量を、前記第１の電源供給線に
    対してそれぞれ供給する、請求項１記載の半導体記憶装
    置。
20. 【請求項２０】 前記第２のトランジスタのしきい値お
    よびトランジスタサイズの少なくとも一方は、前記第２
    の電流量が前記スタンバイ状態における前記半導体記憶
    装置の消費電流の規格値を満たすように設計される、請
    求項１９記載の半導体記憶装置。