KR100842696B1 - 전류 제한 회로 및 반도체 기억 장치 - Google Patents

전류 제한 회로 및 반도체 기억 장치 Download PDF

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Abstract

본 발명의 전류 제한 회로는, 소정의 전원 전압이 소스에 인가되고 드레인을 경유하여 출력 전류를 공급하는 제 1 PMOS 트랜지스터를 포함하고, 그 출력 전류의 크기를 소정의 제한 전류의 범위 내로 제한하는 전류 제한 소자와, 제 1 PMOS 트랜지스터와 동작 특성이 대략 동일한 제 2 PMOS 트랜지스터에 소정의 전류를 흘린 상태에서, 소정의 전원 전압과 제 1 PMOS 트랜지스터에 공급되는 게이트 전압의 차가 제 2 PMOS 트랜지스터의 임계값 전압에 일치하도록 피드백 제어를 행함으로써 상기 기술한 게이트 전압을 발생하는 게이트 전압 발생 회로를 구비하고 있다.
전류 제한 회로, 반도체 기억 장치

Description

전류 제한 회로 및 반도체 기억 장치{CURRENT LIMIT CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
도 1 은, 본 실시형태의 DRAM 의 요부 구성을 나타내는 도면이다.
도 2 는, 도 1 의 요부 구성에 있어서 이퀄라이징 회로와 전류 제한 회로가 포함되는 회로 부분의 구체적인 구성을 나타내는 도면이다.
도 3 은, 게이트 전압 발생 회로의 제 1 실시예의 구성을 나타내는 도면이다.
도 4 는, 제 1 실시예의 게이트 전압 발생 회로의 구성에 기초하여 전압 V1 이 제어되는 상황 하에서, 도 2 의 PMOS 트랜지스터 TP1 의 서브 임계 특성을 나타내는 도면이다.
도 5 는, PMOS 트랜지스터 TP1 에 있어서 임계값 전압이 변동하였을 때의 전압 V1 과 제한 전류의 변화를 나타내는 그래프이다.
도 6 은, 도 3 의 게이트 전압 발생 회로에 포함되는 링 오실레이터와 차지 펌프의 구체예를 도시하는 도면이다.
도 7 은, 게이트 전압 발생 회로의 제 2 실시예의 구성을 나타내는 도면이다.
도 8 은, 게이트 전압 발생 회로의 제 3 실시예의 구성을 나타내는 도면이 다.
도 9 는, 제 3 실시예의 게이트 전압 발생 회로의 구성에 기초하여 전압 V1 이 제어되는 상황 하에서, 도 2 의 PMOS 트랜지스터 TP1 의 서브 임계 특성을 나타내는 도면이다.
도 10 은, 비트선과 워드선의 쇼트 결함에 의한 누설 전류를 저감시키는 수법을 채용한 DRAM 의 종래의 회로 구성의 일례를 나타내고 있다.
도 11 은, 도 10 의 PMOS 트랜지스터 TP10 의 서브 임계 특성의 일례를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10: 이퀄라이징 회로 11: 전류 제한 회로
12: 스위치 회로 13: 센스 앰프
15: 게이트 전압 발생 회로 16: 전류 제한 소자
20: 레벨 검출 회로 21: 기준 전압원
22: 링 오실레이터 23: 차지 펌프
본 발명은, 비트선과 워드선의 쇼트 결함에 의한 누설 전류의 증대를 억제하는 구성을 갖춘 반도체 기억 장치의 기술분야에 관한 것이다.
일반적인 DRAM 에 있어서는, 특히 스탠바이시에 흐르는 전류의 저감이 크게 요망되고 있다. 스탠바이시의 DRAM 에서 발생하는 문제 중의 하나는, 비트선과 워드선의 쇼트 결함에 기인하는 누설 전류의 증대이다. 종래의 DRAM 에서는 통상의 메모리셀에서 생긴 결함을 구제하기 위해서 용장셀을 형성하는 구성을 채용하는 것이 일반적이다. 이러한 구성에 의해, 비트선과 워드선의 쇼트 결함이 생긴 불량셀을 용장셀에 의해서 치환할 수 있다. 그러나, 가령 용장셀에 의한 치환으로 불량셀이 양품화되었다 하더라도, 비트선과 워드선의 쇼트 결함에 의한 누설 전류는 스텐바이시에 여전히 흐르기 때문에 수율 저하의 요인이 된다.
상기 기술한 바와 같은 비트선과 워드선의 쇼트 결함에 의한 누설 전류를 저감시키는 수법이 제안되고 있다 (예를 들어, 일본 특허 제3280223호 참조). 도 10 은, 이러한 수법을 채용한 DRAM 의 회로 구성의 일례를 나타내고 있다. 도 10 에 나타내는 회로 구성에서는, 비트선쌍 BLT, BLN 에 접속되는 이퀄라이징 회로 (50) 와, 비트선 프리차지 전압 VHB 에서 이퀄라이징 회로 (50) 에 흐르는 전류를 제한하는 전류 제한 소자 (51) 가 형성되어 있다. 이퀄라이징 회로 (50) 는, 각각의 게이트에 제어 신호 EQ 가 인가된 3 개의 NMOS 트랜지스터로 구성되고, 전류 제한 소자 (51) 는, 드레인이 이퀄라이징 회로 (50) 의 노드 N10 에 접속된 PMOS 트랜지스터 TP10 으로 구성된다.
PMOS 트랜지스터 TP10 은, 소스에 비트선 프리차지 전압 VHB 가 인가됨과 함께, 게이트에 일정한 전압 V0 이 인가되어 있다. 또, PMOS 트랜지스터 TP10 이 형성되는 N 웰에 대해서, 백바이어스용의 전압 VPP 가 인가되어 있다. 이 상태에서 이퀄라이징 회로 (50) 의 이퀄라이징 동작이 행해지면, 이퀄라이징 회로 (50) 를 통해 비트선쌍 BLT, BLN 에 흐르는 전류는, PMOS 트랜지스터 TP10 을 흐르는 전류에 의해서 제한된다. 전압 V0 을 적절히 설정함으로써, 비트선과 워드선의 쇼트 결함이 있는 경우라도, PMOS 트랜지스터 TP10 의 특성에 따라 원하는 제한 전류를 설정할 수 있다.
그러나, 도 10 의 구성에 있어서는, PMOS 트랜지스터 TP10 의 게이트에 일정한 전압 V0 을 인가한 경우, PMOS 트랜지스터 TP10 의 임계값 전압의 변동에 수반하여 제한 전류도 변동되어 버리는 문제가 있다. 도 10 의 PMOS 트랜지스터 TP10 의 서브 임계 특성의 일례를 도 11 에 나타낸다. 도 11 에 있어서는, PMOS 트랜지스터 TP10 의 게이트소스간 전압 VGS 와 드레인 전류 IDS 의 관계를 그래프로 나타내고 있다. 드레인 전류 IDS 는 임계 영역에서 지수 함수적으로 변화하는 점에서, 그 절대값 ｜IDS｜ 의 대수를 세로축에 나타내고 있다. 이 경우, VGS 가 0.1V 변화하면, ｜IDS｜ 가 약 한자리수 변화하는 것을 알 수 있다. 여기서, PMOS 트랜지스터의 임계값 전압 Vtp 를, ｜IDS｜ 가 1.0μA 일 때의 VGS 로서 정의한다. 일반적으로, PMOS 트랜지스터의 임계값 전압 Vtp 는, 100℃ 의 온도 변동에서 약 0.2V 변동됨과 함께, 제조시의 편차에 의한 변동도 있다.
도 11 에 있어서는, 임계값 전압 Vtp 의 변동을 고려하여, 각각 다른 3 종의 특성 C1, C2, C3 을 비교하고 있다. Vtp = -1.0V 에 대응하는 특성 C1 을 기준으로, Vtp 의 절대값이 감소한 경우는 (Vtp = -0.9V) 특성 C2 에 시프트하고, Vtp 의 절대값이 증가한 경우는 (Vtp = -1.1V) 특성 C3 에 시프트한다. 도 11 에 나타내는 바와 같이, VGS = -1.0V 의 조건으로, 특성 C1 에 있어서 ｜IDS｜ = 1.0 μA 가 된다 (동작점 A1). 예를 들어, 도 10 의 회로 구성에서, VHB = 0.6V, V0 = -0.4V 가 설정되는 것으로 한다. 그리고, 특성 C1 의 동작점 A1 을 기준으로, PMOS 트랜지스터에 있어서 상기 기술한 바와 같은 임계값 전압 Vtp 의 변동을 상정하면, 동일한 VGS = -1.0V 의 조건으로, 특성 C2 에서는 ｜IDS｜ = 10μA 가 되고 (동작점 A2), 특성 C3 에서는 ｜IDS｜ = 0.1μA 가 된다 (동작점 A3).
이와 같이, 동작점 A1, A2, A3 의 변동이 매우 커지는 결과, 제한 전류 소자 (51) 에 대하여 설정된 제한 전류도 크게 변동되어 버린다. 도 10 에 있어서, 동일한 전압 조건을 설정하였다고 해도, PMOS 트랜지스터 TP10 의 임계값 전압 Vtp 가 온도나 제조 격차로 변동하는 것은 피할 수 없고, 비트선과 워드선의 쇼트 결함에 기인하는 누설 전류의 영향을 억제할 수 없을 위험이 있다.
본 발명의 목적은, 반도체 기억 장치에 있어서의 비트선과 워드선의 쇼트 결함에 의해 누설 전류가 흐르는 경우, 이퀄라이징 회로를 통해 흐르는 전류를 제한하는 것에 추가로, 전압이나 온도에 의존하여 변동하는 임계값 전압의 특성의 영향을 받지 않고 항상 일정한 제한 전류의 범위 내로 유지할 수 있어, 신뢰성이 높은 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 전류 제한 회로의 양태는, 소정의 전원 전압이 소스에 인가되고 드레인을 경유하여 출력 전류를 공급하는 제 1 PMOS 트랜지스터를 포함하고, 상기 출력 전류의 크기를 소정의 제한 전류의 범위 내로 제한하는 전류 제한 소자와, 상 기 제 1 PMOS 트랜지스터와 동작 특성이 대략 동일한 제 2 PMOS 트랜지스터에 소정의 전류를 흘린 상태에서, 상기 소정의 전원 전압과 상기 제 1 PMOS 트랜지스터에 공급되는 게이트 전압의 차가 상기 제 2 PMOS 트랜지스터의 임계값 전압에 일치하도록 피드백 제어를 행함으로써 상기 게이트 전압을 발생하는 게이트 전압 발생 회로를 구비하여 구성된다.
본 발명의 전류 제한 회로에 의하면, 제 1 PMOS 트랜지스터로부터 공급되는 출력 전류는 소정의 제한 전류의 범위 내로 제한되고, 제 1 PMOS 트랜지스터의 임계값 전압이 변동하는 경우라도, 제 2 PMOS 트랜지스터의 작용에 따라서 제한 전류가 일정하게 유지된다. 어떠한 요인으로 제 1 PMOS 트랜지스터의 임계값 전압이 변동하면, 동작 특성이 동일한 제 2 PMOS 트랜지스터의 임계값 전압이 연동하여 변화하여, 제한 전류를 일정하게 유지하는 방향으로 피드백이 걸린다. 따라서, 온도나 제조 편차에 의한 임계값 전압의 변동에 의한 영향을 받지 않고 출력 전류를 일정한 제한 전류로 유지할 수 있어 회로 동작의 신뢰성을 높일 수 있다.
본 발명의 전류 제한 회로에 있어서, 상기 게이트 전압 발생 회로는, 상기 제 2 PMOS 트랜지스터와 저항으로 이루어지는 직렬 회로의 중간 노드에 있어서의 전압 레벨을 검출하는 레벨 검출 회로를 포함하고, 상기 레벨 검출 회로의 검출 출력에 따라 레벨 제어되는 상기 게이트 전압을 발생하도록 구성해도 된다.
본 발명의 전류 제한 회로에 있어서, 상기 레벨 검출 회로는, 상기 중간 노드가 일방의 입력 단자에 접속됨과 함께 상기 소정의 전원 전압이 타방의 입력 단자에 인가된 비교기를 포함하고, 상기 제 2 PMOS 트랜지스터의 드레인 및 게이트에 상기 게이트 전압이 인가되고, 상기 제 2 PMOS 트랜지스터의 소스가 상기 저항에 접속되고, 상기 직렬 회로에 있어서의 상기 저항측의 일단에 상기 소정의 전원 전압보다 레벨이 높은 제 1 고정 전압이 인가되도록 구성해도 된다.
본 발명의 전류 제한 회로에 있어서, 상기 게이트 전압이 일방의 입력 단자에 인가됨과 함께 상기 중간 노드가 타방의 입력 단자에 접속된 비교기를 포함하고, 상기 제 2 PMOS 트랜지스터의 소스에 상기 소정의 전원 전압이 인가되고, 상기 제 2 PMOS 트랜지스터의 드레인 및 게이트와 상기 저항이 접속되고, 상기 직렬 회로에 있어서의 상기 저항측의 일단에 상기 게이트 전압보다 레벨이 낮은 제 2 고정 전압이 인가되도록 구성해도 된다.
본 발명의 전류 제한 회로에 있어서, 상기 저항은, 직렬 접속된 하나 또는 복수의 가변 저항으로 구성해도 된다.
본 발명의 반도체 기억 장치의 양태는, 매트릭스상으로 배치된 복수의 비트선과 복수의 워드선의 교차부에 형성된 복수의 메모리셀을 갖는 반도체 기억 장치로서, 상기 복수의 비트선 중 상보쌍을 이루는 비트선쌍에 접속되는 이퀄라이징 회로와, 비트선 프리차지 전압이 소스에 인가되고 드레인을 경유하여 상기 이퀄라이징 회로에 전류를 공급하는 제 1 PMOS 트랜지스터를 포함하고, 상기 전류의 크기를 소정의 제한 전류의 범위 내로 제한하는 전류 제한 소자와, 상기 제 1 PMOS 트랜지스터와 프로세스 및 동작 특성이 대략 동일한 제 2 PMOS 트랜지스터에 소정의 전류를 흘린 상태에서, 상기 비트선 프리차지 전압과 상기 제 1 PMOS 트랜지스터에 공급되는 게이트 전압의 차가 상기 제 2 PMOS 트랜지스터의 임계값 전압에 일치하도 록 피드백 제어를 행함으로써 상기 게이트 전압을 발생하는 게이트 전압 발생 회로를 구비하여 구성된다.
본 발명의 반도체 기억 장치에 의하면, 제 1 PMOS 트랜지스터로부터 이퀄라이징 회로에 공급되는 전류는 소정의 제한 전류의 범위 내로 제한되고, 제 1 PMOS 트랜지스터의 임계값 전압이 변동하는 경우라도, 제 2 PMOS 트랜지스터의 작용에 따라서 제한 전류가 일정하게 유지된다. 예를 들어, 비트선과 워드선의 쇼트 결함에 기인하는 누설 전류를 제한하는 경우, 어떠한 요인으로 제 1 PMOS 트랜지스터의 임계값 전압이 변동하면, 동작 특성이 동일한 제 2 PMOS 트랜지스터의 임계값 전압이 연동하여 변화하여, 제한 전류를 일정하게 유지하는 방향으로 피드백이 걸린다. 따라서, 온도나 제조 편차에 의한 임계값 전압의 변동을 받지 않고, 이퀄라이징 회로를 통해 비트선을 흐르는 전류를 일정한 제한 전류로 유지하는 것이 가능하여, 반도체 기억 장치의 동작의 신뢰성을 높일 수 있다.
본 발명의 반도체 기억 장치에 있어서, 상기 게이트 전압 발생 회로는, 상기 제 2 PMOS 트랜지스터와 저항으로 이루어지는 직렬 회로의 중간 노드에 있어서의 전압 레벨을 검출하는 레벨 검출 회로를 포함하고, 상기 레벨 검출 회로의 검출 출력에 따라 레벨 제어되는 상기 게이트 전압을 발생하도록 구성해도 된다.
본 발명의 반도체 기억 장치에 있어서, 상기 제 1 PMOS 트랜지스터가 형성되는 N 웰과 상기 제 2 PMOS 트랜지스터가 형성되는 N 웰에, 서로 대략 동일한 백바이어스용의 전압이 인가되도록 구성해도 된다.
본 발명의 반도체 기억 장치에 있어서, 상기 게이트 전압 발생 회로는, 상기 레벨 검출 회로의 검출 출력에 따라 발진 동작이 제어되는 링 오실레이터와, 상기 링 오실레이터의 발진 출력에 기초하는 차지 펌핑 동작에 의해 상기 게이트 전압을 발생하는 차지 펌프를 포함하여 구성해도 된다.
본 발명의 반도체 기억 장치에 있어서, 상기 게이트 전압 발생 회로는, 상기 제한 전류의 크기를 복수 단계 전환 가능하도록 구성해도 된다.
본 발명의 반도체 기억 장치에 있어서, 상기 복수의 메모리셀에 생긴 불량셀을 치환하기 위한 용장셀을 형성하고, 상기 제한 전류의 크기를 복수 단계 전환하여 상기 메모리셀에 대한 테스트 동작을 실행하고, 테스트 결과에 기초하여 상기 용장셀로 치환하도록 구성해도 된다.
이상 서술한 바와 같이, 본 발명에 의하면, 예를 들어, 반도체 기억 장치에 있어서의 비트선과 워드선의 쇼트 결함에 의해 누설 전류를 제한할 필요가 있는 경우, 동작 특성이 동일한 2 개의 PMOS 트랜지스터를 사용한 피드백 제어를 행한다. 따라서, 전압이나 온도에 의존하여 변동하는 임계값 전압의 특성의 영향을 받지 않고, 항상 일정한 제한 전류를 유지할 수 있어, 신뢰성이 높은 전류 제한 회로 및 반도체 기억 장치가 실현 가능해진다.
본 발명의 전술의 및 다른 목적과 특징들은, 예시적으로 나타낸 일 실시예의 도면과 함께 설명된 이하의 상세한 설명을 고려함으로써 더욱 완전히 명백해질 것이다.
이하, 본 발명의 실시형태에 관해서 도면을 참조하면서 설명한다. 본 실시형태에 있어서는, 반도체 기억 장치로서의 DRAM 에 대하여 본 발명을 적용하는 경우의 형태를 설명한다.
도 1 은, 본 실시형태의 DRAM 의 요부 구성을 나타내는 도면이다. 도 1 에 있어서는, 복수의 비트선과 워드선이 매트릭스상으로 배치된 본 실시형태의 DRAM 중, 상보쌍을 이루는 비트선쌍 BLT, BLN 에 대응하는 요부 구성을 나타내고 있다. 구체적으로는, 메모리셀 MC, 이퀄라이징 회로 (10), 전류 제한 회로 (11), 스위치 회로 (12), 센스 앰프 (13) 를 포함하는 회로 부분을 나타내고 있다.
메모리셀 MC 는, 비트선 BLT 또는 BLN 과 워드선 WL 의 교차부에 형성되고, NMOS 트랜지스터 T 와 커패시터 C 로 구성된다. NMOS 트랜지스터 T 는, 비트선 BLT 또는 BLN 과 커패시터 C 의 일방의 전극 사이에 접속되고, 그 게이트에는 워드선 WL 이 접속되어 있다. 또한, 커패시터 C 의 타방의 전극에는 전압 VP 가 인가되어 있다. 워드선 WL 에 의해서 메모리셀 MC 가 선택되면, 커패시터 C 의 축적 전하에 따른 데이터가 비트선쌍 BLT 또는 BLN 에 판독된다.
이퀄라이징 회로 (10) 는, 비트선쌍 BLT, BLN 에 접속되고, DRAM 의 동작 상태에 따라 비트선쌍 BLT, BLN 의 전위를 평균화하여, 각각을 기준 전위로 유지하기 위한 프리차지 동작을 행하는 회로이다. 또한, 전류 제한 회로 (11) 는, 이퀄라이징 회로 (10) 를 경유하여 비트선쌍 BLT, BLN 에 흐르는 전류의 크기를 소정의 제한 전류의 범위 내로 제한하기 위한 회로이다. 이 전류 제한 회로 (11) 는, 도 1 에 나타내는 바와 같이, 비트선 BLT 또는 BLN 과 워드선 WL 의 쇼트 결함 (14) 이 발생한 상황에서 누설 전류의 증대를 억제하는 역할을 담당한다. 이퀄라이징 회로 (10) 와 전류 제한 회로 (11) 의 구성의 상세함에 관해서는 후술한다.
스위치 회로 (12)는, 비트쌍선 BLT, BLN 과 센스 앰프 회로 (13) 사이의 접속을 전환하기 위한 회로이고, 비트선 BLT, BLN 의 각각에 접속되는 2 개의 NMOS 트랜지스터를 형성하여, 쌍방의 게이트에 제어 신호 SH 를 인가하여 구성된다. 도 1 의 구성은, 이른바 셰어드 센스 앰프 방식을 전제로 하고 있기 때문에, 센스 앰프 (13) 와 비트선쌍 BLT, BLN 이 접속된 상태 중 어느 하나를 제어 신호 SH 에 따라 제어하는 것이다. 센스 앰프 (13) 는, 한 쌍의 비트선 BLT, BLN 에 발생하는 미소한 전위차를 검출하여 증폭한다. 이에 의해, 워드선 WL 에 따라서 선택된 임의의 메모리셀 MC 의 데이터를 판독할 수 있다.
또한, 도 1 에서는 생략하고 있지만, 셰어드 센스 앰프 방식에 대응하는 구성에서는, 센스 앰프 (13) 의 좌측뿐만 아니라, 우측에도 스위치 회로 (12) 나 이퀄라이징 회로 (10) 를 대칭적인 배치로 형성하는 것이 일반적이다. 그리고, 제어 신호 SH 에 따라 센스 앰프 (13) 의 좌측 또는 우측에 비트선쌍 BLT, BLN 이 접속되도록 스위치 회로 (12) 를 제어하여, 그 상태에서 판독이나 기록의 동작이 제어된다.
또한, 도 1 에서는 1 조의 비트선쌍 BLT, BLN 만이 도시되어 있지만, 실제로는 도 1 의 비트선쌍 BLT, BLN 을 다수 늘어놓아 배치함으로써 전체의 메모리 어레이가 구성된다. 일반적으로 메모리 어레이로서는 용장 구성이 채용되고, 통상의 메모리셀 MC 에 덧붙여, 불량셀을 치환하기 위한 용장셀을 갖고 있기 때문에, 도 1 과 같은 구성으로 용장셀용의 회로를 형성할 필요가 있다. 예를 들어, 상기 기술한 쇼트 결함 (14) 에 기인하여 메모리셀 MC 의 판독 기록이 불량이 된 경 우, 대상이 되는 비트선쌍 BLT, BLN 및 대응하는 회로 부분이, 용장셀용에 형성한 비트선쌍 BLT, BLN 및 대응하는 회로 부분에 의해 치환되게 된다.
다음으로 도 2 는, 도 1 의 요부 구성에 있어서 이퀄라이징 회로 (10) 와 전류 제한 회로 (11) 가 포함되는 회로 부분의 구체적인 구성을 나타내는 도면이다. 도 2 에 나타내는 이퀄라이징 회로 (10) 는, 각각 게이트에 제어 신호 EQ 가 공통접속된 3 개의 NMOS 트랜지스터 (101, 102, 103) 에 의해 구성된다. NMOS 트랜지스터 (101) 는, 일방의 비트선 BLT 와 타방의 비트선 BLN 사이에 접속되어 있다. NMOS 트랜지스터 (102, 103) 는 각각의 일단이 노드 N1 에 의해 접속됨과 함께, 일방의 비트선 BLT 에는 MMOS 트랜지스터 (102) 의 타단이 접속되고, 타방의 비트선 BLN 에는 NMOS 트랜지스터 (103) 의 타단이 접속되어 있다.
이퀄라이징 회로 (10) 가 동작할 때는, 제어 신호 EQ 가 하이 레벨일 때, 3 개의 NMOS 트랜지스터 (101 ∼ 103) 가 온 상태가 되어, 전류 제한 회로 (11) 로부터 노드 N1 을 개재하여 흐르는 전류에 의해, NMOS 트랜지스터 (102, 103) 를 경유하여 비트선쌍 BLT, BLN 을 프리차지할 수 있다. 이 때, NMOS 트랜지스터 (101) 에 의해 비트선 BLT, BLN 이 단락된 상태로 되기 때문에 양자는 동전위로 유지된다.
전류 제한 회로 (11) 는, PMOS 트랜지스터 TP1 (본 발명의 제 1 PMOS 트랜지스터) 로 이루어지는 전류 제한 소자 (16) 와, PMOS 트랜지스터 TP1 에 공급되는 게이트 전압인 전압 V1 을 발생하는 게이트 전압 발생 회로 (15) 가 포함된다. PMOS 트랜지스터 TP1 에 있어서는, 비트선 프리차지 전압 VHB 가 소스에 인가되고, 게이트 전압 발생 회로 (15) 로부터 공급되는 전압 V1 이 게이트에 인가되어, 상기 기술한 노드 N1 이 드레인에 접속되어 있다. 또한, DRAM 에 있어서 PMOS 트랜지스터 TP1 이 형성되는 N 웰에 대해서는, 백바이어스용의 전압 VPP 가 인가되어 있다.
또한, 도 2 에서는 게이트 전압 발생 회로 (15) 와 전류 제한 소자 (16) 를 각각 하나씩 나타내고 있지만, 실제의 DRAM 의 구성에서는, 1 개의 게이트 전압 발생 회로 (15) 에 다수의 전류 제한 소자 (16) 가 접속된다.
PMOS 트랜지스터 TP1 의 드레인을 경유하여 이퀄라이징 회로 (10) 에 흐르는 전류는, 소정의 제한 전류의 범위 내로 제한된다. 이 경우, 제한 전류의 크기는, PMOS 트랜지스터 TP1 의 서브 임계 특성에 적합한 것이 되지만, 이미 서술한 바와 같이 PMOS 트랜지스터 TP1 의 임계값 전압 Vtp 의 변동 영향을 억압할 필요가 있다. 본 실시형태에서는, PMOS 트랜지스터 TP1 의 임계값 전압 Vtp 가 변동하는 경우를 상정하여, 게이트 전압 발생 회로 (15) 의 동작에 의해 전압 V1 을 적절하게 제어한다. 이에 의해, PMOS 트랜지스터 TP1 에 있어서의 제한 전류를 일정하게 유지할 수 있다. 이하, 게이트 전압 발생 회로 (15) 의 구성 및 동작에 기초하여, 전류 제한 회로 (11) 에 있어서 일정한 제한 전류를 유지 가능한 것을 설명한다.
도 2 의 게이트 전압 발생 회로 (15) 의 구성에 관해서는, 복수의 실시예가 있다. 우선, 게이트 전압 발생 회로 (15) 의 제 1 실시예에 관해서 도 3 의 구성에 기초하여 설명한다. 도 3 에 나타내는 바와 같이, 제 1 실시예의 게이트 전압 발생 회로 (15) 는, 기준 전압 VREF1 과의 관계에서 정해지는 전압 V1 의 레벨을 검출하는 레벨 검출 회로 (20) 와, 비트선 프리차지 전압 VHB 보다 레벨이 높은 기준 전압 VREF1 을 발생하는 기준 전압원 (21) 과, 다단 접속된 링상의 인버터로 이루어지는 발진 회로인 링 오실레이터 (22) 와, 링 오실레이터 (22) 의 발진 출력에 기초하는 차지 펌핑 동작에 의한 전압 V1 을 발생하는 차지 펌프 (23) 를 포함하여 구성되어 있다.
상기의 구성에 있어서, 레벨 검출 회로 (20) 는, 저항 R1 및 PMOS 트랜지스터 TP2 (본 발명의 제 2 PMOS 트랜지스터) 가 중간 노드인 노드 N2 에서 접속된 직렬 회로와, 비교기 (30) 로 구성되어 있다. 저항 R1 은, 기준 전압원 (21) 의 출력측과 노드 N2 의 사이에 접속되어 있다. PMOS 트랜지스터 TP2 는, 소스가 노드 N2 에 접속되고, 쇼트된 드레인·게이트가 차지 펌프 (23) 의 출력측에 접속되어 있다. 비교기 (30) 는, 플러스측 입력 단자가 노드 N2 에 접속되고, 마이너스측 입력 단자에 비트선 프리차지 전압 VHB 가 인가되어 있다. DRAM 에서 PMOS 트랜지스터 TP2 가 형성되는 N 웰에 대해서는, 백바이어스용의 전압 VPP 가 인가되어 있다.
레벨 검출 회로 (20) 에 있어서는, 비교기 (30) 의 플러스측 입력 단자와 마이너스측 입력 단자의 대소 관계에 따라, 비교기 (30) 의 검출 출력인 신호 ENABLE 의 레벨이 변화한다. 노드 N2 의 전압 레벨이 상승하여 비트선 프리차지 전압 VHB 보다 높아지면, 신호 ENABLE 가 하이 레벨이 된다. 한편, 노드 N2 의 전압 레벨이 저하하여 비트선 프리차지 전압 VHB 보다 낮아지면, 신호 ENABLE 가 로우 레벨이 된다. 그리고, 신호 ENABLE 가 하이 레벨일 때는, 링 오실레이터 (22) 와 차지 펌프 (23) 가 활성화되어 전압 V1 을 저하 (低下) 방향으로 변화시킨다. 한편, 신호 ENABLE 가 로우 레벨일 때는, 링 오실레이터 (22) 와 차지 펌프 (23) 가 비활성 상태로 되어 동작이 정지하고, 레벨 검출 회로 (20) 로부터의 전류에 의해 전압 V1 이 상승 방향으로 변화한다.
도 3 의 구성에 있어서, 노드 N2 의 전압을 V (N2) 로 나타내면, 저항 R1 을 흐르는 전류 I1 은, 이하 같이 된다.
I1 = (VREF1 - V(N2))/R1 (1)
여기서, 비교기 (30) 의 플러스측 입력 단자와 마이너스측 입력 단자가 동일한 레벨이 되도록 피드백이 걸리고, 전압 V(N2) 는 비트선 프리차지 전압 VHB 와 동일한 레벨이 되도록 제어되기 때문에, (1) 식의 전류 I1 은,
I1 = (VREF1 - VHB)/R1 (2)
로 나타낼 수 있다. 이 전류 I1 은, PMOS 트랜지스터 TP2 를 흐르는 드레인 전류에 대체로 일치한다. 예를 들어, 기준 전압 VREF 는 1.6V, 비트선 프리차지 전압 VHB 는 0.6V 에 설정된다.
한편, PMOS 트랜지스터 TP2 의 게이트소스간 전압 VGS 는,
VGS = V1 - V(N2) = V1 - VHB (3)
으로 나타낼 수 있다. 이미 서술한 바와 같이, ｜IDS｜ = 1μA 일 때의 VGS 가, 임계값 전압 Vtp 로 정의되고, ｜IDS｜ = I1 인 점에서, (2) 식에 기초하여,
(VREF1 - VHB)/R1 = 1μA (4)
를 만족하도록 저항 R1 을 설정하면 된다. 이 상태에서는, PMOS 트랜지스터 TP2 에 있어서의 게이트소스간 전압 VGS 가 임계값 전압 Vtp 에 일치하기 때문에 (3) 식으로부터,
V1 = VHB + Vtp (5)
를 도출할 수 있다.
도 4 는, 제 1 실시예의 게이트 전압 발생 회로 (15) 의 구성에 기초하여 전압 V1 이 제어되는 상황 하에서, 도 2 의 PMOS 트랜지스터 TP1 의 서브 임계 특성을 나타내는 도면이다. 여기서는, 도 11 과 비교를 행하기 위해서, 임계값 전압 Vtp 의 변동으로서 도 11 에 나타내는 3 종의 특성 C1, C2, C3 을 상정하고, VHB = 0.6V 가 설정되는 것으로 한다. 그래프의 세로축은 절대값 ｜IDS｜ 의 대수로 나타내고, 가로축은 게이트소스간 전압 VGS 및 전압 V1 의 양쪽으로 나타내고 있다.
우선, Vtp = -1.0V 에 대응하는 특성 C1 에 있어서의 동작점 B1 은, 도 11 의 동작점 A1 과 일치한다. 여기서, 동작점 B1 을 기준으로 임계값 전압 Vtp 의 절대값이 감소하여 특성 C2 에 시프트하는 경우 (Vtp = -0.9V) 를 생각한다. 이 경우, 전압 V0 이 고정이 되는 도 11 과는 달리, PMOS 트랜지스터 TP1 의 임계값 전압 Vtp 와 마찬가지로 PMOS 트랜지스터 TP2 의 임계값 전압 Vtp 의 절대값도 감소하기 때문에, (5) 식에 기초하여 전압 V1 이 상승 방향으로 변화한다. 구체적으로는, V1 = -0.4V 의 상태에서, 임계값 전압 Vtp 가 -0.9V 로 변화하였을 때, 그 상승폭 (절대값의 감소폭) 의 0.1V 만큼 전압 V1 도 상승하여 V1 = -0.3V 가 되어, 동작점 B2 로 움직이게 된다. 도 4 에서 알 수 있는 바와 같이, 동작점 B2 에 있어서는, 동작점 B1 과 같이 ｜IDS｜ = 1.0μA 가 유지되고 있다.
다음으로, 동작점 B1 을 기준으로 임계값 전압 Vtp 의 절대값이 증대하여 특성 C3 에 시프트하는 경우 (Vtp = -1.1V) 도 마찬가지로 생각할 수 있다. 즉, PMOS 트랜지스터 TP2 의 임계값 전압 Vtp 의 절대값이 증대함으로써, (5) 식에 기초하여 전압 V1 이 저하 방향으로 변화한다. 구체적으로는, V1 = -0.4V 의 상태에서, 임계값 전압 Vtp 가 -1.1V 로 변화하였을 때, 그 저하폭 (절대값의 증대폭) 의 0.1V 만큼 전압 V1 도 저하하여 V1 = -0.5V 가 되어, 동작점 B3 으로 움직이게 된다. 도 4 에서 알 수 있는 바와 같이, 동작점 B3 에서는, 동작점 B1, B2 와 마찬가지로 ｜IDS｜ = 1.0μA 가 유지되고 있다.
도 5 에는, PMOS 트랜지스터 TP1 에 있어서, 임계값 전압 Vtp 가 변동하였을 때에 상기의 특성을 반영한 전압 V1 과 제한 전류의 변화를 그래프로 나타내고 있다. 도 5 에 나타내는 바와 같이, 전압 V1 은 게이트 전압 발생 회로 (15) 의 동작에 의해, 임계값 전압 Vtp 의 변동에 추종하여 변화한다. 이에 대해서, 드레인 전류 IDS 에서 정해지는 제한 전류는, 임계값 전압 Vtp 가 변동하더라도 항상 일정하게 유지되고 있다. 또한, 도 5 의 특성은 일례로서, 설계 조건을 변경함으로써, 도 5 의 전압 V1 이나 제한 전류의 값을 조정 가능하다.
여기서, PMOS 트랜지스터 TP2 의 특성이 PMOS 트랜지스터 TP1 의 특성과 다른 경우, 도 5 와 같은 특성을 보증할 수 없어지기 때문에, 양자의 제조 프로세스 또는 동작 특성을 동일하게 해두는 것이 중요하다. 따라서, PMOS 트랜지스터 TP1, TP2 를 동일한 제조 프로세스 또한 동일한 형상에서 형성하고, 추가로 백바이어스용의 전압 VPP 를 공통화함으로써, 임계값 전압 Vtp 의 변동이 일치하도록 구성하는 것이 바람직하다.
다음으로 도 6 은, 도 3 의 게이트 전압 발생 회로 (15) 에 포함되는 링 오실레이터 (22) 와 차지 펌프 (23) 의 구체예를 도시하는 도면이다. 도 6 에 나타내는 링 오실레이터 (22) 는, 1 개의 NAND 회로 (201) 와 복수의 인버터 (202) 를 링상으로 다단 접속하여 구성된다. NAND 회로 (201) 에 있어서, 일방의 단자에 상기의 신호 ENABLE 가 입력됨과 함께, 타방의 입력 단자에 링 오실레이터 (22) 의 발진 출력이 피드백되어 있다. 인버터 (202) 가 짝수단으로 접속되어 있을 때에 NAND 회로 (201) 와 더불어 홀수단의 접속으로 되기 때문에, 링 오실레이터 (22) 에 있어서 소정 주파수의 자려 (自勵) 발진이 생긴다. 또한, 링 오실레이터 (22) 에서의 자려 발진은, 신호 ENABLE 가 하이 레벨일 때만 가능한 것을 알 수 있다.
도 6 에 나타내는 차지 펌프 (23) 는, 인버터 (203) 와, 용량 (204) 과, 2 개의 NMOS 트랜지스터 (205, 206) 로 구성된다. 링 오실레이터 (22) 의 발진 출력은 차지 펌프 (23) 의 인버터 (203) 에 입력되고, NMOS 트랜지스터 (205, 206) 에 의해 용량 (204) 이 충방전된다. 발진 출력의 레벨에 따라, NMOS 트랜지스터 (205, 206) 가 교대로 온, 오프를 반복함으로써 펌핑 동작이 행해져, 전압 V1 의 레벨을 서서히 저하시키도록 동작한다.
다음으로, 게이트 전압 발생 회로 (15) 의 제 2 실시예에 관해서 도 7 의 구성에 기초하여 설명한다. 도 7 에 나타내는 바와 같이, 제 2 실시예의 게이트 전압 발생 회로 (15) 는, 기본적인 구성 요소에 관해서는 제 1 실시예와 공통되기 때문에 설명을 생략한다. 한편, 제 2 실시예에서는, 제 1 실시예에서의 레벨 검출부 (20) 의 고정된 저항 R1 대신에, 기준 전압원 (21) 과 노드 N3 의 사이에 가변 저항 R2 를 접속하여 레벨 검출부 (24) 를 구성하고 있다. 이 가변 저항 R2 로서는, 예를 들어, 원하는 저항값을 갖는 복수의 고정 저항에, 테스트 모드에 의해 온·오프하는 스위치 소자, 또는 휴즈를 병렬 접속하여 구성할 수 있다. 또한, 가변 저항 R2 는, 1 개에 한정되지 않고 복수의 가변 저항을 직렬 접속하여 구성해도 된다.
제 2 실시예의 구성은, 전류 제한 회로 (11) 에 있어서의 제한 전류를 변화시키는 경우에 사용된다. 즉, 상기 기술한 (1) 식으로 나타내는 바와 같이, PMOS 트랜지스터 TP2 의 드레인 전류는, 가변 저항 R2 를 작게 하면 증가하고, 가변 저항 R2 를 크게하면 감소하기 때문에, 제한 전류도 마찬가지로 변화한다. 제 2 실시예는, DRAM 의 테스트 모드 등으로, 제한 전류의 대소를 전환한 상태에서 복수의 테스트를 행하는 경우에 유효하다. 예를 들어, 통상적으로는 큰 제한 전류를 설정하여 테스트를 행하는 한편, 엄격한 조건으로 불량을 판정할 때에는 작은 제한 전류를 설정하여 테스트를 행함으로써, 쇼트 결함 (14) 등에 기인하는 동작 불량을 안정적으로 판별할 수 있다.
또한, 제 2 실시예에서는, 가변 저항 R2 를 사용하여 제한 전류를 변화시킬 수 있는 구성을 나타내었지만, 이 이외의 수단으로 제한 전류를 변화시키는 것도 가능하다. 예를 들어, 테스트 모드시에 기준 전압 VREF1 의 레벨을 전환 가능하게 구성해도 된다.
다음으로, 게이트 전압 발생 회로 (15) 의 제 3 실시예에 관해서 도 8 의 구성에 기초하여 설명한다. 도 8 에 나타내는 바와 같이, 제 3 실시예의 게이트 전압 발생 회로 (15) 는, 레벨 검출부 (25) 의 구성이 제 1 실시예의 레벨 검출 회로 (20) 와는 다르다. 즉, PMOS 트랜지스터 TP3 과 저항 R3 을 중간 노드인 노드 N4 에서 접속한 직렬 회로를 구성하여, 제 1 실시예와는 접속 관계가 반대로 되어 있다. PMOS 트랜지스터 TP3 은, 소스에 비트선 프리차지 전압 VHB 가 인가되고, 드레인·게이트가 노드 N4 에 접속되어 있다. PMOS 트랜지스터 TP3 이 형성되는 N 웰에 대해서는, 백바이어스용의 전압 VPP 가 인가되어 있다. 저항 R3 은, 일단이 노드 N4 에 접속되고, 타단에 DRAM 의 기판 전원 VBB 가 인가되어 있다. 비교기 (30) 는, 플러스측 입력 단자가 차지 펌프 (23) 의 출력측에 접속되고, 마이너스측 입력 단자가 노드 N4 에 접속되어 있다. 또한, PMOS 트랜지스터 TP3, 비교기 (30) 의 특성이나, 링 오실레이터 (22), 차지 펌프 (23) 의 기능에 관해서는, 제 3 실시예와 제 1 실시예에서 공통된다.
도 8 의 구성에 있어서, 노드 N4 의 전압을 V(N4) 로 나타내면, PMOS 트랜지스터 TP3 의 게이트소스간 전압 VGS 는,
VGS = V(N4) - VHB (6)
으로 나타낼 수 있다. 상기 기술한 바와 같이, 비교기 (30) 로의 피드백 에 의해, 전압 V(N4) 가 전압 V1 과 동일한 레벨이 되도록 제어되기 때문에, (6) 식은,
VGS = V1 - VHB (7)
로 나타낼 수 있다. 또한, ｜IDS｜ = 1μA 이라고 하면, 이때의 VGS 가 임계값 전압 Vtp 에 일치하기 때문에, (7) 식으로부터,
V1 = VHB + Vtp (8)
를 도출할 수 있어, 제 1 실시예와 마찬가지의 결과가 얻어지는 것을 알 수 있다.
단, 저항 R3 을 흐르는 전류 I3 은,
I3 = (V1 - VBB)/R3 (9)
이 되고, 임계값 전압 Vtp 에 연동하는 전압 V1 의 변동에 의해 변화한다. 따라서, 전류 I3 에 대응하는 제한 전류에 관해서도, (9) 식에 의한 약간의 변동을 고려할 필요가 있다.
도 9 는, 제 3 실시예의 게이트 전압 발생 회로 (15) 의 구성에 기초하여 전압 V1 이 제어되는 상황 하에서, 도 4 에 대응하는 PMOS 트랜지스터 TP1 의 서브 임계 특성을 나타내는 도면이다. 도 9 에 나타내는 3 종의 특성 C1, C2, C3 및 그래프 표기의 조건은, 도 4 와 공통되기 때문에 설명을 생략한다.
도 9 의 그래프는, 대체로 도 4 의 그래프와 유사하지만, 각각의 특성 C1, C2, C3 에 대응하는 3 개의 동작점 B1', B2', B3' 가, 도 4 의 3 개의 동작점 B1, B2, B3 으로부터 약간 어긋나있다. 이것은, 상기 기술한 바와 같이, 제한 전류 가 임계값 전압 Vtp 의 영향으로 약간 변동하는 것을 반영한 것이다. 그러나, 도 9 의 그래프를 도 11 의 그래프와 비교하면, ｜IDS｜ 의 변화는, 적어도 도 11 의 3 개의 동작점 A1, A2, A3 과 비교하여 현저하게 작아져, 충분한 효과가 얻어지는 것을 알 수 있다.
또한, 제 3 실시예에 있어서는, 제 2 실시예와 마찬가지로 도 9 의 레벨 검출부 (25) 의 고정의 저항 R3 의 대신에, 직렬 접속된 하나 또는 복수의 가변 저항을 사용하여 구성해도 된다. 이 경우도, 가변 저항의 조정에 기초하여 제한 전류를 변화시킬 수 있다.
이상, 본 실시형태에 기초하여 본 발명의 내용을 구체적으로 설명하였지만, 본 발명은 상기 기술한 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지의 변경을 실시할 수 있다. 본 실시형태에서는, 반도체 기억 장치에서의 DRAM 에 대해서 본 발명을 적용하는 경우를 설명하였지만, DRAM 이외의 반도체 기억 장치에 대해서도 널리 본 발명을 적용할 수 있다. 또한, 반도체 기억 장치에 한정되지 않고, 출력 전류를 제한할 목적으로 구성된 각종의 제한 전류 회로에 대해서 널리 본 발명을 적용할 수 있다.
본 발명은 전술한 실시형태에 한정되지 아니하며, 본 발명의 범위 내에서 다양한 변화와 변형이 가능하다.
본 출원은 2005 년 7 월 11 일 출원된 일본 특허출원 제 2005-201157 호에 기초하고, 그 전체 내용은 여기에 참조로서 분명하게 포함된다.
본 발명을 통해, 반도체 기억 장치에 있어서의 비트선과 워드선의 쇼트 결함에 의해 누설 전류가 흐르는 경우, 이퀄라이징 회로를 통해 흐르는 전류를 제한하는 것에 추가로, 전압이나 온도에 의존하여 변동하는 임계값 전압의 특성의 영향을 받지 않고 항상 일정한 제한 전류의 범위 내로 유지할 수 있어, 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.

Claims (11)

  1. 소정의 전원 전압을 소스에 인가하고 드레인을 경유하여 출력 전류를 공급하는 제 1 PMOS 트랜지스터를 포함하고, 상기 출력 전류의 크기를 소정의 제한 전류의 범위 내로 제한하는 전류 제한 소자, 및
    상기 제 1 PMOS 트랜지스터와 동작 특성이 동일한 제 2 PMOS 트랜지스터에 소정의 전류를 흘린 상태에서, 상기 소정의 전원 전압과 상기 제 1 PMOS 트랜지스터에 공급되는 게이트 전압의 차가 상기 제 2 PMOS 트랜지스터의 임계값 전압에 일치하도록 피드백 제어를 수행함으로써 상기 게이트 전압을 발생하는 게이트 전압 발생 회로를 구비한, 전류 제한 회로.
  2. 제 1 항에 있어서,
    상기 게이트 전압 발생 회로는, 상기 제 2 PMOS 트랜지스터와 저항으로 이루어지는 직렬 회로의 중간 노드에 있어서의 전압 레벨을 검출하는 레벨 검출 회로를 포함하고, 상기 레벨 검출 회로의 검출 출력에 따라 레벨 제어되는 상기 게이트 전압을 발생하는, 전류 제한 회로.
  3. 제 2 항에 있어서,
    상기 레벨 검출 회로는,
    상기 중간 노드가 일방의 입력 단자에 접속됨과 함께 상기 소정의 전원 전압 이 타방의 입력 단자에 인가된 비교기를 포함하고,
    상기 제 2 PMOS 트랜지스터의 드레인 및 게이트에 상기 게이트 전압이 인가되고, 상기 제 2 PMOS 트랜지스터의 소스가 상기 저항에 접속되고, 상기 직렬 회로에 있어서의 상기 저항측의 일단에 상기 소정의 전원 전압보다 레벨이 높은 제 1 고정 전압이 인가되어 있는, 전류 제한 회로.
  4. 제 2 항에 있어서,
    상기 레벨 검출 회로는,
    상기 게이트 전압이 일방의 입력 단자에 인가됨과 함께 상기 중간 노드가 타방의 입력 단자에 접속된 비교기를 포함하고,
    상기 제 2 PMOS 트랜지스터의 소스에 상기 소정의 전원 전압이 인가되고, 상기 제 2 PMOS 트랜지스터의 드레인 및 게이트와 상기 저항이 접속되고, 상기 직렬 회로에 있어서의 상기 저항측의 일단에 상기 게이트 전압보다 레벨이 낮은 제 2 고정 전압이 인가되어 있는, 전류 제한 회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 저항은 직렬 접속된 하나 또는 복수의 가변 저항으로 구성되는, 전류 제한 회로.
  6. 매트릭스상에 배치된 복수의 비트선과 복수의 워드선의 교차부에 형성된 복수의 메모리셀을 갖는 반도체 기억 장치로서,
    상기 복수의 비트선 중 상보쌍을 이루는 비트선쌍에 접속되는 이퀄라이징 회로,
    비트선 프리차지 전압이 소스에 인가되고 드레인을 경유하여 상기 이퀄라이징 회로에 전류를 공급하는 제 1 PMOS 트랜지스터를 포함하고, 상기 전류의 크기를 소정의 제한 전류의 범위 내로 제한하는 전류 제한 소자, 및
    상기 제 1 PMOS 트랜지스터와 제조 프로세스 또는 동작 특성이 동일한 제 2 PMOS 트랜지스터에 소정의 전류를 흘린 상태에서, 상기 비트선 프리차지 전압과 상기 제 1 PMOS 트랜지스터에 공급되는 게이트 전압의 차가 상기 제 2 PMOS 트랜지스터의 임계값 전압에 일치하도록 피드백 제어를 행함으로써 상기 게이트 전압을 발생하는 게이트 전압 발생 회로를 구비한, 반도체 기억 장치.
  7. 제 6 항에 있어서,
    상기 게이트 전압 발생 회로는, 상기 제 2 PMOS 트랜지스터와 저항으로 이루어지는 직렬 회로의 중간 노드에 있어서의 전압 레벨을 검출하는 레벨 검출 회로를 포함하고, 상기 레벨 검출 회로의 검출 출력에 따라 레벨 제어되는 상기 게이트 전압을 발생하는, 반도체 기억 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 PMOS 트랜지스터가 형성되는 N 웰과 상기 제 2 PMOS 트랜지스터가 형성되는 N 웰에는, 서로 동일한 백바이어스용의 전압이 인가되는, 반도체 기억 장치.
  9. 제 6 항에 있어서,
    상기 게이트 전압 발생 회로는, 상기 레벨 검출 회로의 검출 출력에 따라 발진 동작이 제어되는 링 오실레이터와, 상기 링 오실레이터의 발진 출력에 기초하는 차지 펌핑 동작에 의해 상기 게이트 전압을 발생하는 차지 펌프를 포함하여 구성되는, 반도체 기억 장치.
  10. 제 6 항에 있어서,
    상기 게이트 전압 발생 회로는 상기 제한 전류의 크기를 복수 단계 전환 가능하게 구성되는, 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 복수의 메모리셀에 생긴 불량셀을 치환하기 위한 용장셀을 갖고, 상기 제한 전류의 크기를 복수 단계 전환하여 상기 메모리셀에 대한 테스트 동작을 실행하고, 테스트 결과에 기초하여 상기 용장셀로 치환하는, 반도체 기억 장치.
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