KR20120063136A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

반도체 메모리 장치는 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀와, 저항성 메모리 셀의 일단과 타단 사이에 접속되어 저항성 메모리 셀을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 저항성 메모리 셀이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로를 선택적으로 형성함에 있어서, 커맨드 전압펄스에 따라 목표레벨을 조절하는 피드백부를 포함한다.

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 단극성 스위칭 특성을 갖는 저항성 메모리 장치를 구동하는 기술에 관한 것이다.
현재 개발되고 있는 차세대 메모리는 모두 DRAM 의 고집적성 및 낮은 소비 전력, FLASH 메모리의 비휘발성, SRAM 의 고속 동작을 결합하는 시도가 진행되고 있다. 특히 하부 전극과 상부 전극 사이에 저장성 물질, 즉 resistive switching 이 가능하게 하는 물질이 삽입된 구조인 RRAM 은, 부도체 물질에 충분히 높은 전압을 가하면 전류경로가 형성되어 저항이 낮아지는 현상을 이용한 것이다. 일단 전류경로가 형성되면 적당한 전압을 인가하여, 전류경로를 없애거나 다시 생성할 수 성질을 또한 지니고 있다. 현재 페로브스카이트(perovskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질을 이용한 RRAM 이 개발되고 있다.
본 발명은 단극성 스위칭 특성을 갖는 저항성 메모리 셀을 포함하는 반도체 메모리 장치 및 그 구동방법을 제공한다.
본 발명의 일 실시예에 따르면, 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀; 및 상기 저항성 메모리 셀의 일단과 타단 사이에 접속되어 상기 저항성 메모리 셀을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로를 선택적으로 형성함에 있어서, 상기 커맨드 전압펄스에 따라 상기 목표레벨을 조절하는 피드백부;를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀; 상기 커맨드 전압펄스의 전압레벨을 검출하며, 그 검출결과를 전류제어신호로서 출력하는 전류제어신호 생성부; 및 상기 저항성 메모리 셀의 일단과 타단 사이에 접속되어 상기 저항성 메모리 셀을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로를 선택적으로 형성함에 있어서, 상기 전류제어신호의 제어에 따라 상기 목표레벨을 조절하는 피드백부;를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀; 상기 커맨드 전압펄스의 전압레벨을 검출하며, 그 검출결과를 전류제어신호로서 출력하는 전류제어신호 생성부; 제1 기준전압 및 상기 제1 기준전압보다 낮은 전압레벨을 갖는 제2 기준전압을 기준으로 하여 상기 저항성 메모리 셀이 통과시키는 전류에 의해 형성된 형성전압을 검출하고, 그 검출결과에 따라 풀다운 전류경로를 선택적으로 형성하여, 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하는 허용전류 조절부; 및 상기 전류제어신호에 응답하여 상기 제2 기준전압의 전압레벨을 상기 제1 기준전압의 전압레벨보다 상승시키는 기준전압 조절부;를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받아 단극성 스위칭 동작을 수행하는 저항성 메모리 셀을 포함하는 반도체 메모리 장치의 구동방법에 있어서, 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류로 설정하는 단계; 상기 저항성 메모리 셀에 쓰기 전압펄스를 인가하여 데이터 쓰기동작을 수행하는 단계; 및 상기 저항성 메모리 셀에 읽기 전압펄스를 인가하여, 상기 저항성 메모리 셀의 전기적인 상태를 감지함으로써, 제1 데이터 검증동작을 수행하는 단계;를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 셀의 단극성 스위칭 특성을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 반도체 메모리 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
도 5는 도 3의 전류제어신호 생성부의 내부동작을 나타낸 진리표이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제어하는 각각의 커맨드 전압펄스 및 허용전류를 나타낸 도면이다.
도 7은 데이터 쓰기, 데이터 읽기 및 데이터 이레이저 동작에 따른 메모리 셀의 스위칭 동작을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 각 동작상태에 대한 결과를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
저항성 메모리 셀은 양극성 스위칭(bipolar switching) 또는 단극성 스위칭(unipolar switching) 두 가지 타입의 스위칭 특성을 갖도록 제조될 수 있다.
우선, 양극성 스위칭(bipolar switching) 동작은 단지 포지티브 전압 및 네거티브 전압 중 어떤 전압을 인가하는지에 따라 저항성 메모리 셀이 턴온(TURN ON) 또는 턴오프(TURN OFF) 상태로 변화한다. 여기에서 저항성 메모리 셀이 턴온(TURN ON) 상태가 된다는 것은 턴오프(TURN OFF) 상태에 비해서 상대적으로 아주 낮은 저항값을 가지는 것으로 정의할 수 있다. 또한, 저항성 메모리 셀의 턴온(TURN ON) 상태를 셋 상태(SET STATE)로 기술하기도 하며, 턴오프(TURN OFF) 상태를 리셋 상태(RESET STATE)로 기술하기도 한다.
다음으로, 단극성 스위칭(unipolar switching) 동작은 양극성 (bipolar) 스위칭과는 다르게, 저항성 메모리 셀의 턴오프(TURN OFF) 상태에서 턴온(TURN ON) 상태로 변화시키기 위해서, 쓰기 전압펄스를 인가하기 전에 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 미리 설정해야 한다. 이를 제1 허용전류 또는 셋 허용전류(set compliance current)라고 정의할 수 있다. 즉, 턴온(TURN ON) 상태의 저항성 메모리 셀은 최대 셋 허용전류(set compliance current) 만큼의 전류량만을 통과시킬 수 있도록 제어되어야 한다. 셋 허용전류(set compliance current)가 설정된 이후에, 쓰기 전압펄스가 접지전압(VSS)에서 포지티브 전압레벨로 상승하여 셋 전압(SET VOLTAGE)에 도달하면 저항성 메모리 셀이 턴온(TURN ON)된다. 이때, 저항성 메모리 셀을 통과하는 전류는 셋 허용전류(set compliance current)까지로 제한된다.
또한, 저항성 메모리 셀의 턴온(TURN ON) 상태에서 턴오프(TURN OFF) 상태로 변화시키기 위해서, 이레이저 전압펄스를 인가하기 전에 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 다시 설정해야 한다. 이를 제2 허용전류 또는 리셋 허용전류(reset compliance current)라고 정의할 수 있다. 즉, 턴오프(TURN OFF) 상태의 저항성 메모리 셀은 최대 리셋 허용전류(reset compliance current) 만큼의 전류량만을 통과시킬 수 있도록 제어되어야 한다. 리셋 허용전류(reset compliance current)가 설정된 이후에, 이레이저 전압펄스가 접지전압(VSS)에서 포지티브 전압레벨로 상승하여 리셋 전압(RESET VOLTAGE)에 도달하면, 저항성 메모리 셀을 통과하는 전류가 순간적으로 셋 허용전류(set compliance current)보다 더 높게 흐르다가 급격히 감소하면서, 저항성 메모리 셀이 턴오프(TURN OFF) 상태가 된다. 이때, 저항성 메모리 셀을 통과하는 전류는 최대 리셋 허용전류(reset compliance current)까지로 제한된다. 이와 같은 저항성 메모리 셀의 단극성 스위칭 특성은 포지티브 전압 방향뿐만 아니라 네거티브 전압 방향에서도 대칭적으로 일어나며, 이러한 턴오프(TURN OFF) 및 턴온(TURN ON) 상태간의 가역적인 특성변화는 전도성 필라멘트(conducting filament) 이론으로 설명할 수 있다.
요악하면, 셋 허용전류(set compliance current) 또는 리셋 허용전류(reset compliance current)를 미리 설정한 상태에서 쓰기 전압펄스 또는 이레이저 전압펄스를 저항성 메모리 셀에 인가하는 동작을 통해서 스위칭 동작을 발생시킨다. 셋 상태(Set State) 및 리셋 상태(Reset State)에 따른 저항성 메모리 셀의 저항값은 전원이 오프 되더라도, 계속해서 유지되는 비휘발성 특성을 가진다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 셀의 단극성 스위칭 특성을 나타낸 도면이다.
도 1을 참조하면, 초기에 저항성 메모리 셀은 턴오프(TURN OFF) 상태이며 높은 저항값은 가진다. 저항성 메모리 셀에 인가되는 전압을 접지전압(VSS)에서 3V 까지 상승시키면, 전류는 2.2V 정도에서 빠르게 증가하면서 저항성 메모리 셀은 턴온(TURN ON) 상태로 변경된다. 턴온(TURN ON) 상태의 저항성 메모리 셀은 턴오프(TURN OFF) 상태에 비해서 상대적으로 아주 낮은 저항값을 가진다.
한편, 턴오프(TURN OFF) 상태에서 턴온(TURN ON) 상태로 전환될 때 저항성 메모리 셀이 통과시킬 수 있는 최대 전류는 셋 허용전류(set compliance current) 까지로 제한된다. 또한, 턴온(TURN ON) 상태에서 턴오프(TURN OFF) 상태로 전환될 때 저항성 메모리 셀이 통과시킬 수 있는 최대 전류는 리셋 허용전류(reset compliance current) 까지로 제한된다. 참고적으로 턴온(TURN ON) 상태에서 턴오프(TURN OFF) 상태로 전환될 때 요구되는 전류를 리셋 전류(Reset Current)라고 지칭하기로 한다.
리셋 허용전류(reset compliance current)가 설정된 이후에, 턴온(TURN ON) 상태의 저항성 메모리 셀에 인가되는 전압을 접지전압(VSS)에서 1V 까지 상승시키면, 흐르는 전류가 리셋 전류(Reset Current) 까지 도달한 이후에 0.3V에서 급격하게 감소한다. 이는 저항값이 커지면서 저항성 메모리 셀이 턴오프(TURN OFF) 상태로 전환되었다는 것을 의미한다.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면이다.
도 2를 참조하면, 저항성 메모리 셀은 하부 전극(Bottom Electrode)과 상부 전극(Top Electrode) 사이에 단극성 스위칭 특성을 갖는 폴리머(Polymer) 물질이 삽입되어 있다. 여기에서 폴리머(Polymer) 물질은 PI-DPC 또는 PI-carbazol 또는 PEDOT:PSS 중 어느 하나로 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 전압펄스 생성부(10)와, 저항성 메모리 셀(20)과, 전류제어신호 생성부(30)와, 피드백부(40)와, 데이터 감지부(50)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전압펄스 생성부(10)는 입력 커맨드(CMD)를 입력받아 커맨드 전압펄스(V_PULSE)를 생성한다. 즉, 데이터 쓰기 커맨드가 입력되면 제1 전압레벨을 갖는 쓰기 전압펄스(W_PULSE)를 출력하고, 데이터 이레이저 커맨드가 입력되면 제2 전압레벨을 갖는 이레이저 전압펄스(E_PULSE)를 출력하고, 데이터 읽기 커맨드가 입력되면 제3 전압레벨을 갖는 읽기 전압펄스(R_PULSE)를 출력한다. 여기에서 제1 전압레벨은 제3 전압레벨보다 높고, 제2 전압레벨은 제3 전압레벨보다 낮은 것으로 정의한다.
저항성 메모리 셀(20)은 입력 커맨드(CMD)에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스(V_PULSE)를 인가받는다. 여기에서 저항성 메모리 셀(20)은 단극성 스위칭 특성을 갖는 소자라고 정의한다.
피드백부(40)는 저항성 메모리 셀(20)의 일단(N0)과 타단(N1) 사이에 접속되어 있다. 피드백부(40)는 저항성 메모리 셀(20)을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 저항성 메모리 셀(20)이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로(PULL DOWN CURRENT PATH)를 선택적으로 형성한다.
한편, 본 실시예에서는 전류제어신호 생성부(30)가 커맨드 전압펄스(V_PULSE)의 전압레벨을 검출하고, 그 검출결과를 전류제어신호(CTRL_I)로서 출력한다. 따라서 피드백부(40)는 전류제어신호(CTRL_I)의 제어에 따라 목표레벨을 조절하므로, 어떤 커맨드 전압펄스(V_PULSE)가 입력되는지에 따라 목표레벨이 조절된다고 기술할 수 있다. 여기에서 목표레벨이 조절된다는 것은 저항성 메모리 셀(20)이 통과시키는 전류량의 제한레벨을 조절할 수 있다는 것을 의미한다.
또한, 피드백부(40)는 데이터 쓰기 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제1 동작 사이클에서 저항성 메모리 셀(20)이 통과시킬 수 있는 최대 전류량을 제1 허용전류까지로 제한한다. 또한, 피드백부(40)는 데이터 이레이저 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제2 동작 사이클에서 저항성 메모리 셀(20)이 통과시킬 수 있는 최대 전류량을 제1 허용전류보다 높은 레벨을 갖는 제2 허용전류까지로 제한한다.
따라서 제1 동작 사이클 동안, 데이터 쓰기 커맨드 및 데이터 읽기 커맨드에 의한 쓰기 전압펄스(W_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 인가되면, 턴오프(TURN OFF) 상태의 저항성 메모리 셀(20)이 턴온(TURN ON) 상태로 전환되어 저항값이 매우 낮아지게 된다.
또한, 제2 동작 사이클 동안, 데이터 이레이저 커맨드 및 데이터 읽기 커맨드에 의한 이레이저 전압펄스(E_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 인가되면, 턴온(TURN ON) 상태의 저항성 메모리 셀(20)이 턴오프(TURN OFF) 상태로 다시 전환되어 저항값이 매우 높아지게 된다.
본 실시예에서 전류제어신호 생성부(30)는 비교부(31,32)와, RS 래치부(33)로 구성된다.
비교부(31,32)는 제3 및 제4 기준전압(VREF3,VREF4)과 커맨드 전압펄스(V_PULSE)의 전압레벨을 비교하교, 그 비교결과를 제1 및 제2 비교결과신호(S,R)로서 출력한다. RS 래치부(33)는 제1 및 제2 비교결과신호(S,R)의 제어에 따라 전류제어신호(CTRL_I)를 선택적으로 활성화 하여 출력한다.
데이터 감지부(50)는 데이터 읽기 커맨드 입력시에 저항성 메모리 셀(20)을 통과하는 전류량을 감지하여 출력 데이터(D_OUT)로서 출력한다. 즉, 저항성 메모리 셀(20)이 턴온(TURN ON) 상태, 즉 셋 상태(Set State) 이면 저항값이 매우 작으므로 큰 전류가 흐른다. 또한, 저항성 메모리 셀(20)이 턴오프(TURN OFF) 상태, 즉 리셋 상태(Reset State)이면 저항값이 매우 크므로 전류가 거의 흐르지 않는다. 데이터 감지부(50)는 이러한 저항값 변화에 따른 전류량 변화를 감지하고, 그 감지결과에 따라 출력 데이터(D_OUT)를 출력한다.
도 4는 도 3의 반도체 메모리 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 4를 참조하면, 반도체 메모리 장치는 전압펄스 생성부(10)와, 저항성 메모리 셀(20)과, 전류제어신호 생성부(30)와, 피드백부(40)와, 데이터 감지부(50)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전압펄스 생성부(10)는 입력 커맨드(CMD)를 입력받아 커맨드 전압펄스(V_PULSE)를 생성한다. 즉, 데이터 쓰기 커맨드가 입력되면 제1 전압레벨을 갖는 쓰기 전압펄스(W_PULSE)를 출력하고, 데이터 이레이저 커맨드가 입력되면 제2 전압레벨을 갖는 이레이저 전압펄스(E_PULSE)를 출력하고, 데이터 읽기 커맨드가 입력되면 제3 전압레벨을 갖는 읽기 전압펄스(R_PULSE)를 출력한다. 여기에서 제1 전압레벨은 제3 전압레벨보다 높고, 제2 전압레벨은 제3 전압레벨보다 낮은 것으로 정의한다.
저항성 메모리 셀(20)은 입력 커맨드(CMD)에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스(V_PULSE)를 인가받는다. 여기에서 저항성 메모리 셀(20)은 단극성 스위칭 특성을 갖는 소자라고 정의한다.
전류제어신호 생성부(30)는 커맨드 전압펄스(V_PULSE)의 전압레벨을 검출하고, 그 검출결과를 전류제어신호(CTRL_I)로서 출력한다. 본 실시예에서 전류제어신호 생성부(30)는 비교부(31,32)와, RS 래치부(33)로 구성된다. 비교부(31,32)는 제3 및 제4 기준전압(VREF3,VREF4)과 커맨드 전압펄스(V_PULSE)의 전압레벨을 비교하교, 그 비교결과를 제1 및 제2 비교결과신호(S,R)로서 출력한다. RS 래치부(33)는 제1 및 제2 비교결과신호(S,R)의 제어에 따라 전류제어신호(CTRL_I)를 선택적으로 활성화 하여 출력한다.
피드백부(40)는 저항성 메모리 셀(20)의 일단(N0)과 타단(N1) 사이에 접속되어 있다. 피드백부(40)는 저항성 메모리 셀(20)을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 저항성 메모리 셀(20)이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로(PULL DOWN CURRENT PATH)를 선택적으로 형성한다.한편, 피드백부(40)는 전류제어신호(CTRL_I)의 제어에 따라 목표레벨을 조절하는데, 목표레벨이 조절된다는 것은 저항성 메모리 셀(20)이 통과시키는 전류량의 제한레벨을 조절할 수 있다는 것을 의미한다.
본 실시예에서 피드백부(40)는 허용전류 조절부(41)와, 기준전압 조절부(42)로 구성된다.
본 실시예에서 허용전류 조절부(41)는 제1 및 제2 기준전압(VREF1,VREF2)과, 형성전압(V_N)을 비교하는 비교부(41_1)와, 비교부(41_1)의 비교결과에 따라 풀업/풀다운 전류경로를 선택적으로 형성하는 풀업/풀다운 구동부(41_2)로 구성된다.
허용전류 조절부(41)는 제1 기준전압(VREF1) 및 제1 기준전압(VREF1)보다 낮은 전압레벨을 갖는 제2 기준전압(VREF2)을 기준으로 하여 저항성 메모리 셀(20)이 통과시키는 전류에 의해 형성된 형성전압(V_N)을 검출하고, 그 검출결과에 따라 저항성 메모리 셀(20)의 일단(N0)에 풀다운 전류경로(PULL DOWN CURRENT PATH)를 선택적으로 형성한다. 이때, 풀다운 전류경로(PULL DOWN CURRENT PATH)가 형성되면 저항성 메모리 셀이 통과시키는 전류량이 제한된다. 본 실시예에서는 형성전압(V_N)이 제2 기준전압(VREF2)보다 높아질 때부터 풀다운 전류경로(PULL DOWN CURRENT PATH)가 형성된다.
또한, 본 실시예에서 기준전압 조절부(42)는 애노드(Anode)가 전류제어신호(CTRL_I)를 입력받으며, 캐소드(Cathode)가 제2 기준전압(VREF2)의 입력노드에 접속되는 다이오드(D1)로 구성될 수 있다. 따라서 전류제어신호(CTRL_I)가 로우레벨일 경우 다이오드(D1)는 턴오프(TURN OFF) 되므로 제2 기준전압(VREF2)은 기존레벨을 유지하며, 전류제어신호(CTRL_I)가 하이레벨일 경우 다이오드(D1)는 턴온(TURN ON) 되므로 제2 기준전압(VREF2)은 기존레벨보다 상승하여 제1 기준전압(VREF1) 이상으로 상승한다.
허용전류 조절부(41)는 데이터 쓰기 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제1 동작 사이클에서 저항성 메모리 셀(20)이 통과시킬 수 있는 최대 전류량을 제1 허용전류까지로 제한한다. 또한, 허용전류 조절부(41)는 데이터 이레이저 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제2 동작 사이클에서 저항성 메모리 셀(20)이 통과시킬 수 있는 최대 전류량을 제1 허용전류보다 높은 레벨을 갖는 제2 허용전류까지로 제한한다.
따라서 제1 동작 사이클 동안, 데이터 쓰기 커맨드 및 데이터 읽기 커맨드에 의한 쓰기 전압펄스(W_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 인가되면, 턴오프(TURN OFF) 상태의 저항성 메모리 셀(20)이 턴온(TURN ON) 상태로 전환되어 저항값이 매우 낮아지게 된다.
또한, 제2 동작 사이클 동안, 데이터 이레이저 커맨드 및 데이터 읽기 커맨드에 의한 이레이저 전압펄스(E_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 인가되면, 턴온(TURN ON) 상태의 저항성 메모리 셀(20)이 턴오프(TURN OFF) 상태로 다시 전환되어 저항값이 매우 높아지게 된다.
기준전압 조절부(42)는 전류제어신호(CTRL_I)에 응답하여 제2 기준전압(VREF2)의 전압레벨을 제1 기준전압(VREF1)의 전압레벨보다 상승시킨다. 제2 기준전압(VREF2)의 전압레벨이 제1 기준전압(VREF1) 보다 높아지면, 형성전압(V_N)이 제1 기준전압(VREF)보다 높아질 때부터 풀다운 전류경로(PULL DOWN CURRENT PATH)가 형성된다는 것을 의미한다. 형성전압(V_N)의 전압레벨은 저항성 메모리 셀(20)을 통과하는 전류량에 비례하여 높아지므로, 허용전류의 크기가 더욱 커진다는 것으로 해석할 수 있다.
따라서 피드백부의 허용전류 조절부(41)는 전류제어신호(CTRL_I)가 로우레벨이면 저항성 메모리 셀(20)을 통과하는 전류량이 제1 목표레벨에 도달했을 때 풀다운 전류경로(PULL DOWN CURRENT PATH)를 형성하며, 전류제어신호(CTRL_I)가 하이레벨이면, 제1 목표레벨 보다 더 높은 제2 목표레벨에 도달했을 때 풀다운 전류경로(PULL DOWN CURRENT PATH)를 형성한다.
데이터 감지부(50)는 데이터 읽기 커맨드 입력시에 저항성 메모리 셀(20)을 통과하는 전류량을 감지하여 출력 데이터(D_OUT)로서 출력한다. 즉, 저항성 메모리 셀(20)이 턴온(TURN ON) 상태, 즉 셋 상태(Set State) 이면 저항값이 매우 작으므로 큰 전류가 흐른다. 또한, 저항성 메모리 셀(20)이 턴오프(TURN OFF) 상태, 즉 리셋 상태(Reset State)이면 저항값이 매우 크므로 전류가 거의 흐르지 않는다. 데이터 감지부(50)는 이러한 저항값 변화에 따른 전류량 변화를 감지하고, 그 감지결과에 따라 출력 데이터(D_OUT)를 출력한다.
도 5는 도 3의 전류제어신호 생성부의 내부동작을 나타낸 진리표이다.
도 5의 진리표는 쓰기 전압펄스(W_PULSE), 읽기 전압펄스(R_PULSE), 이레이저 전압펄스(E_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 인가되어, 쓰기-읽기-이레이저-읽기 사이클이 연속적으로 발생하는 경우이다.
우선, 쓰기 전압펄스(W_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 입력되는 제1 동작 사이클에서 전류제어신호(CTRL_I)는 로우레벨을 유지하므로, 셋 허용전류(set compliance current)가 설정된다.
다음으로, 이레이저 전압펄스(E_PULSE) 및 읽기 전압펄스(R_PULSE)가 순차적으로 입력되는 제2 동작 사이클에서 전류제어신호(CTRL_I)는 하이레벨을 유지하므로, 셋 허용전류(set compliance current)보다 높은 레벨의 리셋 허용전류(reset compliance current)가 설정된다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제어하는 각각의 커맨드 전압펄스 및 허용전류를 나타낸 도면이며, 도 7은 데이터 쓰기, 데이터 읽기 및 데이터 이레이저 동작에 따른 메모리 셀의 스위칭 동작을 나타낸 도면이다.
도 6 및 도 7을 동시에 참조하여, 데이터 쓰기 커맨드, 데이터 읽기 커맨드, 데이터 이레이저 커맨드 및 데이터 읽기 커맨드가 순차적으로 인가되어, 쓰기-읽기-이레이저-읽기 사이클이 연속적으로 발생하는 경우의 동작을 설명하면 다음과 같다.
우선, 셋 허용전류(set compliance current)가 설정된 상태에서 쓰기 전압펄스(W_PULSE)와 읽기 전압펄스(R_PULSE)가 순차적으로 인가된다. 이는, 저항성 메모리 셀에 셋 데이터(SET DATA)를 저장하고, 저장된 데이터를 검증하는 동작으로 간주할 수 있다.
다음으로, 리셋 허용전류(reset compliance current)가 설정된 상태에서 이레이저 전압펄스(E_PULSE)와 읽기 전압펄스(R_PULSE)가 순차적으로 인가된다. 이는 저항성 메모리 셀에 리셋 데이터(RESET DATA)를 저장하고, 저장된 데이터를 검증하는 동작으로 간주할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 각 동작상태에 대한 결과를 나타낸 도면이다.
도 8을 참조하면, 쓰기-읽기-이레이저-읽기 사이클이 연속적으로 발생하는 경우, 순차적으로 인가되는 쓰기 전압펄스(W_PULSE)-읽기 전압펄스(R_PULSE)-이레이저 전압펄스(E_PULSE)-읽기 전압펄스(R_PULSE)의 펄스 형태와, 각 펄스가 인가되었을 때의 단극성 스위칭 동작에 의한 전류흐름 변화가 도시되어 있다. 쓰기 전압펄스(W_PULSE)가 인가되고 저항성 메모리 셀이 셋 상태(Set State)가 되면 저항값이 낮아지므로, 읽기 전압펄스(R_PULSE)가 인가되었을 때 특정 크기의 전류가 흐르게 된다. 반면에 이레이저 전압펄스(E_PULSE)가 인가되고 저항성 메모리 셀이 리셋 상태(Reset State)가 되면 저항값이 매우 커지므로, 읽기 전압펄스(R_PULSE)가 인가되었을 때 전류가 거의 흐지지 않는다.
상술한 바와 같이, 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받아 단극성 스위칭 동작을 수행하는 저항성 메모리 셀을 포함하는 반도체 메모리 장치의 구동방법은, 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류로 설정하는 단계와, 저항성 메모리 셀에 쓰기 전압펄스를 인가하여 데이터 쓰기동작을 수행하는 단계와, 저항성 메모리 셀에 읽기 전압펄스를 인가하여, 저항성 메모리 셀의 전기적인 상태를 감지함으로써, 제1 데이터 검증동작을 수행하는 단계와, 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류 보다 높은 레벨을 갖는 제2 허용전류로 설정하는 단계와, 저항성 메모리 셀에 이레이저 전압펄스를 인가하여 데이터 이레이저 동작을 수행하는 단계와, 저항성 메모리 셀에 읽기 전압펄스를 인가하여, 저항성 메모리 셀의 전기적인 상태를 감지함으로써, 제2 데이터 검증동작을 수행하는 단계를 포함한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 장치의 구동방법을 통해서, 단극성 스위칭 특성을 갖는 저항성 메모리 셀을 효율적으로 구동할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
20 : 저항성 메모리 셀
30 : 전류제어신호 생성부
40 : 피드백부
50 : 데이터 감지부
41 : 허용전류 조절부
42 : 기준전압 조절부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (32)

  1. 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀; 및
    상기 저항성 메모리 셀의 일단과 타단 사이에 접속되어 상기 저항성 메모리 셀을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로를 선택적으로 형성함에 있어서, 상기 커맨드 전압펄스에 따라 상기 목표레벨을 조절하는 피드백부;
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 저항성 메모리 셀은 단극성 스위칭 특성을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 저항성 메모리 셀은,
    하부 전극과 상부 전극 사이에 단극성 스위칭 특성을 갖는 폴리머(Polymer) 물질이 삽입되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 폴리머(Polymer) 물질은 PI-DPC 또는 PI-carbazol 또는 PEDOT:PSS 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 입력 커맨드를 입력받아 상기 커맨드 전압펄스를 생성함에 있어서, 데이터 쓰기 커맨드가 입력되면 제1 전압레벨을 갖는 쓰기 전압펄스를 출력하고, 데이터 이레이저 커맨드가 입력되면 제2 전압레벨을 갖는 이레이저 전압펄스를 출력하고, 데이터 읽기 커맨드가 입력되면 제3 전압레벨을 갖는 읽기 전압펄스를 출력하는 전압펄스 생성부;를 더 포함하며,
    상기 제1 전압레벨은 상기 제3 전압레벨보다 높고, 상기 제2 전압레벨은 상기 제3 전압레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    데이터 읽기 커맨드 입력시에 상기 저항성 메모리 셀을 통과하는 전류량을 감지하여 출력 데이터로서 출력하는 데이터 감지부;를 더 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 피드백부는,
    데이터 쓰기 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제1 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류까지로 제한하며, 데이터 이레이저 커맨드 및 상기 데이터 읽기 커맨드가 순차적으로 입력되는 제2 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 상기 제1 허용전류보다 높은 레벨을 갖는 제2 허용전류까지로 제한하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀;
    상기 커맨드 전압펄스의 전압레벨을 검출하며, 그 검출결과를 전류제어신호로서 출력하는 전류제어신호 생성부; 및
    상기 저항성 메모리 셀의 일단과 타단 사이에 접속되어 상기 저항성 메모리 셀을 통과하는 전류량이 목표레벨에 도달하였는지를 검출하며, 그 검출결과에 따라 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하기 위한 풀다운 전류경로를 선택적으로 형성함에 있어서, 상기 전류제어신호의 제어에 따라 상기 목표레벨을 조절하는 피드백부;
    를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 저항성 메모리 셀은 단극성 스위칭 특성을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 저항성 메모리 셀은,
    하부 전극과 상부 전극 사이에 단극성 스위칭 특성을 갖는 폴리머(Polymer) 물질이 삽입되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 폴리머(Polymer) 물질은 PI-DPC 또는 PI-carbazol 또는 PEDOT:PSS 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제8항에 있어서,
    상기 입력 커맨드를 입력받아 상기 커맨드 전압펄스를 생성함에 있어서, 데이터 쓰기 커맨드가 입력되면 제1 전압레벨을 갖는 쓰기 전압펄스를 출력하고, 데이터 이레이저 커맨드가 입력되면 제2 전압레벨을 갖는 이레이저 전압펄스를 출력하고, 데이터 읽기 커맨드가 입력되면 제3 전압레벨을 갖는 읽기 전압펄스를 출력하는 전압펄스 생성부;를 더 포함하며,
    상기 제1 전압레벨은 상기 제3 전압레벨보다 높고, 상기 제2 전압레벨은 상기 제3 전압레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  13. 제8항에 있어서,
    데이터 읽기 커맨드 입력시에 상기 저항성 메모리 셀을 통과하는 전류량을 감지하여 출력 데이터로서 출력하는 데이터 감지부;를 더 포함하는 반도체 메모리 장치.
  14. 제8항에 있어서,
    상기 피드백부는,
    데이터 쓰기 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제1 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류까지로 제한하며, 데이터 이레이저 커맨드 및 상기 데이터 읽기 커맨드가 순차적으로 입력되는 제2 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 상기 제1 허용전류보다 높은 레벨을 갖는 제2 허용전류까지로 제한하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제8항에 있어서,
    상기 피드백부는,
    상기 전류제어신호의 제어에 따라, 상기 저항성 메모리 셀을 통과하는 전류량이 제1 목표레벨에 도달했을 때 상기 풀다운 전류경로를 형성하거나 상기 제1 목표레벨 보다 더 높은 제2 목표레벨에 도달했을 때 상기 풀다운 전류경로를 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제8항에 있어서,
    상기 피드백부는,
    제1 기준전압 및 상기 제1 기준전압보다 낮은 전압레벨을 갖는 제2 기준전압을 기준으로 하여 상기 저항성 메모리 셀이 통과시키는 전류에 의해 형성된 형성전압을 검출하고, 그 검출결과에 따라 상기 풀다운 전류경로를 선택적으로 형성하여, 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하는 허용전류 조절부; 및
    상기 전류제어신호에 응답하여 상기 제2 기준전압의 전압레벨을 상기 제1 기준전압의 전압레벨보다 상승시키는 기준전압 조절부;를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 허용전류 조절부는,
    상기 제1 및 제2 기준전압과, 상기 형성전압을 비교하는 비교부; 및
    상기 비교부의 비교결과에 따라 풀업/풀다운 전류경로를 선택적으로 형성하는 풀업/풀다운 구동부;를 포함하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 기준전압 조절부는,
    애노드(Anode)가 상기 전류제어신호를 입력받으며, 캐소드(Cathode)가 상기 제2 기준전압의 입력노드에 접속되는 다이오드를 포함하는 반도체 메모리 장치.
  19. 제8항에 있어서,
    상기 전류제어신호 생성부는,
    제1 및 제2 기준전압과 상기 커맨드 전압펄스의 전압레벨을 비교하교, 그 비교결과를 제1 및 제2 비교결과신호로서 출력하는 비교부; 및
    상기 제1 및 제2 비교결과신호의 제어에 따라 상기 전류제어신호를 출력하는 RS 래치부;를 포함하는 반도체 메모리 장치.
  20. 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받는 저항성 메모리 셀;
    상기 커맨드 전압펄스의 전압레벨을 검출하며, 그 검출결과를 전류제어신호로서 출력하는 전류제어신호 생성부;
    제1 기준전압 및 상기 제1 기준전압보다 낮은 전압레벨을 갖는 제2 기준전압을 기준으로 하여 상기 저항성 메모리 셀이 통과시키는 전류에 의해 형성된 형성전압을 검출하고, 그 검출결과에 따라 풀다운 전류경로를 선택적으로 형성하여, 상기 저항성 메모리 셀이 통과시키는 전류량을 제한하는 허용전류 조절부; 및
    상기 전류제어신호에 응답하여 상기 제2 기준전압의 전압레벨을 상기 제1 기준전압의 전압레벨보다 상승시키는 기준전압 조절부;
    를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 저항성 메모리 셀은 단극성 스위칭 특성을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서,
    상기 저항성 메모리 셀은,
    하부 전극과 상부 전극 사이에 단극성 스위칭 특성을 갖는 폴리머(Polymer) 물질이 삽입되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 폴리머(Polymer) 물질은 PI-DPC 또는 PI-carbazol 또는 PEDOT:PSS 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제20항에 있어서,
    상기 입력 커맨드를 입력받아 상기 커맨드 전압펄스를 생성함에 있어서, 데이터 쓰기 커맨드가 입력되면 제1 전압레벨을 갖는 쓰기 전압펄스를 출력하고, 데이터 이레이저 커맨드가 입력되면 제2 전압레벨을 갖는 이레이저 전압펄스를 출력하고, 데이터 읽기 커맨드가 입력되면 제3 전압레벨을 갖는 읽기 전압펄스를 출력하는 전압펄스 생성부;를 더 포함하며,
    상기 제1 전압레벨은 상기 제3 전압레벨보다 높고, 상기 제2 전압레벨은 상기 제3 전압레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  25. 제20항에 있어서,
    데이터 읽기 커맨드 입력시에 상기 저항성 메모리 셀을 통과하는 전류량을 감지하여 출력 데이터로서 출력하는 데이터 감지부;를 더 포함하는 반도체 메모리 장치.
  26. 제20항에 있어서,
    상기 허용전류 조절부는,
    데이터 쓰기 커맨드 및 데이터 읽기 커맨드가 순차적으로 입력되는 제1 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류까지로 제한하며, 데이터 이레이저 커맨드 및 상기 데이터 읽기 커맨드가 순차적으로 입력되는 제2 동작 사이클에서 상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 상기 제1 허용전류보다 높은 레벨을 갖는 제2 허용전류까지로 제한하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제20항에 있어서,
    상기 허용전류 조절부는,
    상기 전류제어신호의 제어에 따라, 상기 저항성 메모리 셀을 통과하는 전류량이 제1 목표레벨에 도달했을 때 상기 풀다운 전류경로를 형성하거나 상기 제1 목표레벨 보다 더 높은 제2 목표레벨에 도달했을 때 상기 풀다운 전류경로를 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제20항에 있어서,
    상기 허용전류 조절부는,
    상기 제1 및 제2 기준전압과, 상기 형성전압을 비교하는 비교부; 및
    상기 비교부의 비교결과에 따라 풀업/풀다운 전류경로를 선택적으로 형성하는 풀업/풀다운 구동부;를 포함하는 반도체 메모리 장치.
  29. 제20항에 있어서,
    상기 기준전압 조절부는,
    애노드(Anode)가 상기 전류제어신호를 입력받으며, 캐소드(Cathode)가 상기 제2 기준전압의 입력노드에 접속되는 다이오드를 포함하는 반도체 메모리 장치.
  30. 제20항에 있어서,
    상기 전류제어신호 생성부는,
    상기 제3 및 제4 기준전압과 상기 커맨드 전압펄스의 전압레벨을 비교하교, 그 비교결과를 제1 및 제2 비교결과신호로서 출력하는 비교부; 및
    상기 제1 및 제2 비교결과신호의 제어에 따라 상기 전류제어신호를 출력하는 RS 래치부;를 포함하는 반도체 메모리 장치.
  31. 입력 커맨드에 따라 서로 다른 전압레벨을 갖는 커맨드 전압펄스를 인가받아 단극성 스위칭 동작을 수행하는 저항성 메모리 셀을 포함하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 제1 허용전류로 설정하는 단계;
    상기 저항성 메모리 셀에 쓰기 전압펄스를 인가하여 데이터 쓰기동작을 수행하는 단계; 및
    상기 저항성 메모리 셀에 읽기 전압펄스를 인가하여, 상기 저항성 메모리 셀의 전기적인 상태를 감지함으로써, 제1 데이터 검증동작을 수행하는 단계;
    를 포함하는 반도체 메모리 장치의 구동방법.
  32. 제31항에 있어서,
    상기 저항성 메모리 셀이 통과시킬 수 있는 최대 전류량을 상기 제1 허용전류 보다 높은 레벨을 갖는 제2 허용전류로 설정하는 단계;
    상기 저항성 메모리 셀에 이레이저 전압펄스를 인가하여 데이터 이레이저 동작을 수행하는 단계; 및
    상기 저항성 메모리 셀에 읽기 전압펄스를 인가하여, 상기 저항성 메모리 셀의 전기적인 상태를 감지함으로써, 제2 데이터 검증동작을 수행하는 단계;를 더 포함하는 반도체 메모리 장치의 구동방법.
KR1020100124196A 2010-12-07 2010-12-07 반도체 메모리 장치 및 그 구동방법 KR20120063136A (ko)

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