CN102800360A - 可变电阻元件的成型处理方法和非易失性半导体存储装置 - Google Patents

可变电阻元件的成型处理方法和非易失性半导体存储装置 Download PDF

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Abstract

本发明涉及可变电阻元件的成型处理方法和非易失性半导体存储装置。提供了一种能在与脉冲成型相同程度的短时间内将切换动作时的重写电流抑制为DC成型中所达到的重写电流程度的可变电阻元件的成型处理方法。向可变电阻元件施加电压脉冲使处于刚制造之后的初始高电阻状态的可变电阻元件向能进行切换动作的可变电阻状态变化的成型处理包含以下步骤而形成：第一步骤，在可变电阻元件的两电极间施加电压振幅比可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及第二步骤，在第一步骤之后，在可变电阻元件的两电极间施加与该第一脉冲相同极性且电压振幅在阈值电压以上的第二脉冲。

Description

可变电阻元件的成型处理方法和非易失性半导体存储装置
技术领域
本发明涉及利用了可变电阻元件的非易失性半导体存储装置以及其驱动方法，更详细地说涉及可变电阻元件的作为初始化的成型（forming）方法。
背景技术
近年来，替代闪速存储器的新型的非易失性半导体存储装置正被广泛地研究。其中利用了通过向过渡金属氧化物等的可变电阻体施加电压从而发生电阻的变化的现象的RRAM（电阻变化存储器），在微细化限度方面与闪速存储器相比是有利的，此外能进行高速的数据重写，因此研究开发正在积极地进行中。
在作为该新的存储器的RRAM中使用的可变电阻元件为依次层叠有下部电极（第一电极）、可变电阻体和上部电极（第二电极）的构造，具有通过在上部电极和下部电极之间施加电压脉冲等的电应力（electric stress），从而能使电阻值可逆地变化的性质。RRAM是通过读出根据该可逆的电阻变化动作（以下，适宜称为“切换（switching）动作”）而变化的电阻值来实现的新的存储器。
已知针对作为可变电阻体的材料的各种各样的金属氧化物会产生切换动作，特别是针对氧化镍（NiO）膜，在K. Tsunoda等， “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V”， IEDM Technical Digest. 2007年， p. 767-770（以下，称为“公知文献1”）中详细地报告了切换动作的现象，针对氧化铪（HfO2）膜，在H. Y. Lee等， “Low Power and High Speed Bipolar Switching with A Thin Reactive Ti Buffer Layer in Robust HfO2 Based RRAM”， IEDM Technical Digest. 2008年，p. 297-300（以下，称为“公知文献2”）中详细地报告了切换动作的现象。
可是，在将上述的过渡金属氧化物用于可变电阻体的可变电阻元件中，例如，如公知文献1、2所报告的那样，在刚形成以上下电极夹持可变电阻体材料的构造之后，处于比切换动作中出现的高电阻状态高的电阻状态，存在不会发生电阻状态的变化的问题。即，已知为了使可变电阻元件低电阻化并使其向能进行切换动作的状态（可变电阻状态）转变，需要在上下电极间施加特殊的电刺激的工序（以下，适宜称为“成型处理”）。
也就是说，使用金属氧化物来作为可变电阻体的可变电阻元件在制造后的初始状态下处于绝缘状态，为了成为通过电应力来对高电阻状态和低电阻状态进行切换的状态，如公知文献1、2所示那样，需要对其施加电压，在氧化物中形成电阻率局部降低的区域（以下，适宜称为“细丝路径（filament path）”）。一般认为通过形成或切断该细丝路径，从而会发生电阻状态的转变。
在公知文献1以及2中，为了进行可变电阻元件的成型处理而使用DC扫描（sweep）来进行（以下称为“DC成型”）。即，使施加到可变电阻元件的电压渐渐地上升到规定的电压，将可变电阻元件低电阻化来进行成型处理。因此，类推需要非常长的时间。预想在实际的RRAM中装载数百M～数G位的存储单元，因此这在进行成型处理中会耗费巨大的时间。由于这样的DC成型的方法不现实，所以通常假定施加数十ns～数百μs的矩形的电压脉冲来进行成型处理（以下称为“脉冲成型”）。
本申请发明者们使用脉冲成型，针对可变电阻元件的切换动作进行了详细的研究。其结果是可以明确为了实现稳定的切换动作所需要的重写电流在以DC成型进行的动作和以脉冲成型进行的动作中不同，在脉冲成型的情况下需要数倍的重写电流。
虽然作为该理由考虑了各种各样的重要因素，但估计进行成型而形成的细丝路径的电性质或此外构造的性质在DC成型和脉冲成型中不同。
大的重写电流在各种各样的方面也具有缺点。例如，为了进行正常的切换动作，需要具备高的电流驱动能力的选择晶体管，因此不得不使选择晶体管的尺寸变大，因此存储单元变为大面积，因此大容量存储器的实现变得极其困难。今后，在被预想为需要越来越高的动态图像文件等的大的数据处理上变得不适合。
进而，当需要的重写电流大时，重写电压施加电路等的外围电路也变大，因此芯片尺寸也变大，因此低成本非易失性存储器的提供变得困难。此外，由于功耗当然也变大，所以预想向移动终端等要求低功耗的移动设备的装载变得非常难。
发明内容
本发明是鉴于上述的状况而做出的，其目的在于提供一种在先于使用金属氧化物来作为可变电阻体的可变电阻元件的切换动作而进行的成型处理中，能利用脉冲成型程度的极短时间的电压施加来将切换动作时的重写电流抑制到DC成型中所达到的重写电流程度的成型处理方法、以及能实施该成型处理方法并能以小的重写电流稳定地进行切换动作的非易失性半导体存储装置。
本申请发明者们通过锐意研究，导出了一种能以脉冲成型程度那样短的时间、以与DC成型的情况相同程度小的重写电流值进行动作的新的成型方法。本发明基于该想法。再有，针对该成型方法的细节，在具体实施方式中后述。
为了实现上述目的的本发明的可变电阻元件的成型处理方法，对于具备由金属氧化物构成的可变电阻体、以及夹持所述可变电阻体的第一电极和第二电极的可变电阻元件，使所述可变电阻元件的所述第一和第二电极间的电阻状态向能利用电压的施加在两个以上不同的电阻状态间转变的可变电阻状态变化，其特征在于，所述可变电阻元件的所述第一和第二电极间的电阻状态通过进行所述成型处理而被低电阻化，所述可变电阻元件能在所述可变电阻状态下非易失地保持所述电阻状态，所述成型处理包含：第一步骤，在所述可变电阻元件的所述第一和第二电极间施加电压振幅比所述可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及第二步骤，在所述第一步骤之后，在所述可变电阻元件的所述第一和第二电极间施加与所述第一脉冲相同极性且电压振幅在所述阈值电压以上的第二脉冲。
在上述特征的本发明的可变电阻元件的成型处理方法中，进一步优选所述第一步骤中的所述第一脉冲的施加和所述第二步骤中的所述第二脉冲的施加以使所述第一脉冲的终点和所述第二脉冲的起点一致的方式连续地进行。
在上述特征的本发明的可变电阻元件的成型处理方法中，进一步优选所述第一脉冲是其电压振幅渐渐增加的脉冲。
在上述特征的本发明的可变电阻元件的成型处理方法中，进一步优选所述可变电阻体由呈n型的导电性地金属氧化物构成。
在上述特征的本发明的可变电阻元件的成型处理方法中，进一步优选所述可变电阻体构成为包含从Ti、Ta、Hf、Zr中选择的金属的氧化物。
在上述特征的本发明的可变电阻元件的成型处理方法中，进一步优选所述第一电极的功函数为4.5eV以下，所述第二电极的功函数为4.5eV以上。
为了实现上述目的的本发明的非易失性半导体存储装置的特征在于，具备：存储单元阵列，所述存储单元阵列具有存储单元，该存储单元由可变电阻元件和选择晶体管构成，该可变电阻元件具备由金属氧化物构成的可变电阻体、以及夹持所述可变电阻体的第一电极和第二电极，该选择晶体管具备一个控制端子和一个输入输出端子对，所述可变电阻元件通过进行成型处理，从而使所述可变电阻元件的所述第一和第二电极间的电阻状态从所述成型处理前的初始高电阻状态向低电阻化后的可变电阻状态变化，通过在所述可变电阻状态的所述可变电阻元件的所述第一和第二电极之间施加电应力，从而使所述可变电阻状态中的电阻状态在两个以上不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，连接所述可变电阻元件的所述第一电极以及所述第二电极的任一方和所述选择晶体管的所述输入输出端子对的一端来构成所述存储单元，所述存储单元阵列是将多个所述存储单元分别在行和列方向上呈矩阵状地排列而形成的；在行方向上延伸的字线，对排列在同一行的所述存储单元的所述选择晶体管的所述控制端子彼此进行连接；在列方向上延伸的位线，对排列在同一列的所述存储单元的所述可变电阻元件的所述第一电极和所述第二电极的任另一方彼此进行连接；在行或者列方向上延伸的公用线，对所述存储单元的所述选择晶体管的所述输入输出端子对的另一端彼此进行连接；字线电压施加电路，向与被选择为所述成型处理对象的所述存储单元连接的所述字线施加电压；成型电压施加电路，经由与被选择为所述成型处理对象的所述存储单元连接的所述位线和所述公用线，向所述被选择的存储单元的两端施加所述成型处理所需要的电压；以及控制电路，以如下方式控制所述成型电压施加电路，对所述成型处理对象的所述可变电阻元件，施加以在所述可变电阻元件的所述第一和第二电极间施加的电压低于所述可变电阻元件进行低电阻化的阈值电压的方式设定的第一脉冲，之后连续地施加以在所述可变电阻元件的所述第一和第二电极间施加的电压为与所述第一脉冲相同极性并在所述阈值电压以上的方式设定的第二脉冲。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述成型电压施加电路在对被选择为所述成型处理对象的多个所述可变电阻元件中的一个所述可变电阻元件的所述第二脉冲的施加中，向尚未完成所述成型处理的其它至少一个所述可变电阻元件施加所述第一脉冲。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述成型电压施加电路在对被选择为所述成型处理对象的多个所述可变电阻元件中的一个所述可变电阻元件的所述第二脉冲的施加中，向尚未完成所述成型处理的其它全部的所述可变电阻元件预先施加所述第一脉冲。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述第一脉冲是其电压振幅渐渐增加的脉冲。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述可变电阻体由呈n型的导电性的金属氧化物构成。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述可变电阻体构成为包含从Ti、Ta、Hf、Zr中选择的金属的氧化物。
在上述特征的本发明的非易失性半导体存储装置中，进一步优选所述第一电极的功函数为4.5eV以下，所述第二电极的功函数为4.5eV以上。
根据上述特征的本发明的可变电阻元件的成型处理方法、以及非易失性半导体存储装置，通过在成型处理时包含在可变电阻元件的低电阻化未产生的电压范围内施加电压的第一步骤和在第一步骤之后施加使可变电阻元件的低电阻化产生的电压以上的电压的第二步骤，从而能使成型处理后的、在切换动作时的重写电流低至与DC成型的情况相同的程度。
由此，在存储单元中具备以上述方法进行成型处理后的可变电阻元件，由此能使存储单元的面积变小，能进行大容量RRAM的制造。此外，能实现以低功耗进行动作的RRAM的制造。进而，还能使重写电压施加电路等的外围电路也变小，能实现低成本的RRAM的制造。
而且，在上述特征的本发明的非易失性半导体存储装置中，由于该装置自身以能实施上述的成型处理方法的方式构成，所以能容易地实现大容量、低功耗并且低成本的RRAM。
因此，根据本发明，可提供一种利用脉冲成型程度的极短时间的电压施加来将切换动作时的重写电流抑制到DC成型中所达到的重写电流程度的成型处理方法，此外，由此，能够实现能以小的重写电流稳定地进行切换动作的非易失性半导体存储装置。
附图说明
图1是示意性地示出在本发明的实施方式中使用的可变电阻元件的基本结构的图。
图2是用于说明具备在本发明的实施方式中使用的可变电阻元件的存储单元的具体例、以及可变电阻元件的成型处理的方法的电路图。
图3是示出可变电阻元件的成型处理时的电流电压特性的图。
图4是用于说明在本发明的实施方式中使用的可变电阻元件的复位（reset）动作中的电压施加方法的电路图。
图5是表示在进行了以往的DC成型、以及以往的脉冲成型的各自的成型处理方法的情况下的刚制造之后的初始高电阻状态、成型后的低电阻状态、以及复位动作后的高电阻状态的电阻值的变化的图。
图6是表示在本发明中向成型处理对象的可变电阻元件施加的成型电压脉冲的电压波形的图。
图7是表示在进行了本发明的成型处理方法的情况下的刚制造之后的初始高电阻状态、成型后的低电阻状态、以及复位动作后的高电阻状态的电阻值的变化的图。
图8是表示在对进行了本发明的成型处理方法的可变电阻元件反复进行复位动作和置位（set）动作的情况下的电阻值的变化和重写电流的变化的图。
图9是表示在本发明中向成型处理对象的可变电阻元件施加的成型电压脉冲的电压波形的另一例子。
图10是表示本发明的一个实施方式的非易失性半导体存储装置的结构例的电路框图。
图11是表示非易失性半导体存储装置的存储单元阵列的电路结构的一个例子的电路图。
图12是说明在对非易失性半导体存储装置的存储单元阵列实施本发明的成型处理的情况下的动作的定时图。
图13是说明在对非易失性半导体存储装置的存储单元阵列实施本发明的成型处理的情况下的动作的定时图。
图14是说明在对非易失性半导体存储装置的存储单元阵列实施本发明的成型处理的情况下的动作的定时图。
具体实施方式
以下，针对本发明的非易失性半导体存储装置（以下，适宜称为“本发明装置”）和其成型处理方法（以下，适宜称为“本发明方法”）的一个实施方式，基于附图详细地进行说明。
〈第一实施方式〉
在图1中示意性地示出在本发明装置和本发明方法中使用的可变电阻元件2的基本的结构例。如图1（a、b）的各例所示那样，可变电阻元件2以由金属氧化物构成的可变电阻体3被第一电极4和第二电极5夹持的方式构成。
特别地，在图1（a）中，作为可变电阻元件的构造，例示了最简单的平面型构造的元件，但是作为能使用本发明的可变电阻元件，并不限定于该平面型构造，例如，也可以如图1（b）所示那样由以下部分构成：具有开口部的平板电极（第一电极）4、位于该开口部的中心的柱状电极（第二电极）5以及夹持在该平板电极4和柱状电极5之间的环状的可变电阻体3。也就是说，只要是在两个电极4和5之间夹持有可变电阻体3的二端子构造的元件即可。
在本实施方式中，使用功函数不同的两个电极（为了方便，将功函数小的一方作为第一电极，将功函数大的一方作为第二电极。），例如，在图1（a）所示的平面型构造中，将第一电极4作为上部电极，将第二电极5作为下部电极。此外，作为可变电阻体3，使用示出n型的导电性的金属氧化物。作为能用作可变电阻体3的n型的金属氧化物，例如可举出从Ti、Ta、Hf、Zr中选择的金属的氧化物。在本实施方式中，针对作为可变电阻体3而使用氧化铪（HfOx）的可变电阻元件2进行说明。
在作为可变电阻体3而使用了n型的金属氧化物的情况下，第一电极4按照在与可变电阻体3的界面成为欧姆接合的程度以功函数小的导电性材料形成，第二电极5按照在与可变电阻体3的界面成为非欧姆接合（例如，肖特基接合）的程度以功函数大的导电性材料形成。虽然具体的功函数的值通过与因可变电阻体3的氧化物中的氧缺损的发生而产生的电子捕获能级的关系来确定，但是在n型的金属氧化物的情况下，作为第一电极4的功函数优选4.5eV以下，作为第二电极5的功函数优选4.5eV以上。在满足上述条件的金属中作为能在半导体工艺中使用的电极材料，例如，对第一电极4可举出Ti（4.2eV）、Hf（3.9eV）、Al（4.1eV）、Ta（4.2eV）等，对第二电极5可举出W（4.5eV）、Ni（5eV）、TiN（4.7eV）、WN（5eV）、NiSi（4.9eV）、TaCxNy（4.4～4.8eV）等。再有，各材料后的括号内的数字表示功函数。在本实施方式中，作为一个例子，针对在可变电阻体3为HfOx的情况下作为第一电极4而使用Ti、作为第二电极5而使用TiN的可变电阻元件2进行说明。
将上述金属氧化物作成可变电阻体的可变电阻元件2在刚制造之后，处于比切换动作的电阻变化范围高电阻的初始高电阻状态，即使在两电极4、5间施加通常的写入条件下的电压，也不会产生电阻变化（切换动作）。通过进行将可变电阻元件2初始化（低电阻化）为能实现切换动作的可变电阻状态的成型处理，从而在可变电阻体3内部形成切换动作时的电流（重写电流）流过的电流路径（细丝路径），能实现切换动作。一般认为一旦形成细丝路径时，利用向两电极4、5间的电压施加引起的细丝路径内的氧缺损的发生/消失，可使电阻状态可逆地变化。
在图2中示出本发明方法的说明中使用的存储单元6的电路结构的具体例子。如图2所示那样，存储单元6以具有将图1所示的可变电阻元件2和晶体管7连接的所谓的1T1R构造的方式形成。晶体管7具有通过控制栅极电压Vg而在成型处理时对流过可变电阻元件2的电流量进行限制的作用。
在此，在未限制流过可变电阻元件2的电流量的情况下，在成型时过量的电流在可变电阻元件2内流过，不会形成适当的细丝路径，元件被破坏，不会显现之后的切换现象。因此，需要对电流量进行限制的一些方法，但这不限于将上述的晶体管7连接于可变电阻元件2的方法，例如也能在电流源侧应用进行限制的单元。
在图2所示的存储单元6的成型处理中，向晶体管7的栅极施加栅极电压Vg，在将流过可变电阻元件2的电流量的最大值设定为规定的限制值的状态下，从可变电阻元件2的未与晶体管7连接的一端侧施加成型电压V成型。
以下说明对进行以往的DC成型处理的情况、进行以往的脉冲成型处理的情况、以及根据本发明方法进行可变电阻元件2的成型处理的情况进行比较的结果。
首先，在DC成型中，在向晶体管7的栅极施加1V来作为Vg的状态下，一边使成型电压V成型从0V到5V每0.05V地随着规定的脉冲施加时间的经过而渐渐地上升，一边进行成型处理。再有，在该DC成型中需要数秒左右的时间。
在图3中示出此时的DC成型时的电流-电压（I-V）曲线的一个例子。从图3可知，可变电阻元件2在约1.6V发生低电阻化。即，虽然可变电阻元件2在施加从0V到1.6V的电压期间保持了绝缘性，但是由于1.6V的电压施加导致绝缘性被破坏并产生低电阻化，在1.6V以上的电压施加中，流过被施加到晶体管7的栅极的电压Vg限制的电流（Vg=1V，限制电流值大约为3.00×10-5A=30μA）。
之后，进行将可变电阻元件高电阻化的动作（以后，适宜称为“复位动作”）。在复位动作中，如图4所示那样，从晶体管7的未与可变电阻元件2连接的一端侧施加复位电压V复位。此时，作为复位电压V复位而施加1.9V、20ns宽度的电压脉冲。此外，向晶体管7的栅极施加8V。即，在复位动作中不进行利用晶体管7的电流限制。可是，一并测定电流量的结果是在复位时流过的最大电流大约为100μA。
另一方面，在脉冲成型中，在图2中向晶体管7的栅极施加1V来作为Vg的状态下，施加5V、50μs的成型电压脉冲V成型来进行成型处理。因此，与DC成型的情况相比，以特别短的时间、即极其高速地进行成型处理。在该情况下，与DC成型的情况同样地进行复位动作，在测定复位电流的时候，在复位时流过的最大电流大约为250μA。
在图5中，分别针对进行DC成型的成型处理的情况和进行脉冲成型的成型处理的情况示出刚制造之后的初始高电阻状态、成型后的低电阻状态、以及复位动作后的高电阻状态的电阻值的变化。从图5可知，尽管复位动作的条件完全相同，但DC成型的成型处理在复位时流过的电流小而且可变电阻元件的电阻变化的比例大。
因此，可知DC成型更是以低电流进行稳定的切换动作。可是，在DC成型中需要数秒左右的时间。另一方面，在脉冲成型中，虽然能高速地进行成型处理，但复位电流大，此外电阻变化比小于DC成型。
与此相对地，在本发明方法的成型处理中，施加图6所示的波形的成型电压脉冲V成型来进行成型处理。即，作为第一步骤，从电压施加开始起到最初的10μs为止，施加不会产生低电阻化的程度的比1.6V低的电压振幅（在此，V步骤1=1.0V）的第一脉冲。之后，作为第二步骤，在10μs至50μs的期间，施加发生低电阻化的1.6V以上的（在此，V步骤2=5.0V）电压振幅的第二脉冲。在以这样的步骤进行成型处理的时候，在复位动作时流过的最大电流大约为100μA，与DC成型的情况相同。此外，如图7所示那样，电阻变化的比例也为与DC成型的情况相同的程度。
在如上述那样进行了成型处理和复位动作之后，接着再进行将可变电阻元件2低电阻化的动作（以后，适宜称为“置位动作”），在图8中示出连续进行5次复位动作和置位动作时的电阻值的变化（以实线显示）、以及此时流过的复位动作时和置位动作时的重写电流（以虚线显示）。可知复位动作和置位动作间的电阻变化比为1位乃至其以上，此外在复位动作时和置位动作时流过的重写电流为100μA左右以下。
因此，当将本发明方法与以往的脉冲成型的成型处理进行比较时，可知尽管成型处理所需要的时间是相同的（在本实施方式中是50μs），但在之后的复位动作时流过的电流较大地减少，与DC成型为相同的程度。即，可知本发明方法是在短时间的成型中减少切换动作时的重写电流的方面极其有效的方法。
再有，当前在解释清楚利用本发明方法即使是脉冲成型也会改善成型处理后的特性的理由，但还大概考虑了以下的方面。
（1）在DC成型中，由于使施加到可变电阻元件2的电压渐渐地增大由此进行成型，所以发生成型稍前的电压和发生成型的电压的电压差非常小。另一方面，在脉冲成型中，施加到可变电阻元件2的电压立刻在极短时间内电压从0V上升到规定的电压。一般认为在生成该差的细丝的特质上也具有差别。更具体地说，在脉冲成型中，通过将急剧大的电场施加到可变电阻体，从而使形成的细丝产生损伤，此外，在其形状或质量上产生差别，结果认为这是复位电流增大或者电阻变化比减少的原因。在本发明方法中，通过以减轻该DC成型和脉冲成型的差距（gap）的方式在第二脉冲之前施加第一脉冲，从而即使施加短时间的成型电压脉冲，成型处理后的可变电阻元件2也能示出低电流且稳定的切换动作。
（2）在DC成型中，一般认为由于在成型发生之前使电压渐渐地上升，所以在某个程度的时间，将发生成型的阈值电压以下的电压施加到可变电阻元件，在形成此的细丝的特质上也具有差别。在本发明方法中，通过利用第一步骤中的第一脉冲的施加来模拟地再现该状况，从而即使施加短时间的成型电压脉冲，成型处理后的可变电阻元件2也能示出低电流且稳定的切换动作。
因此，根据上述的理由，在本发明方法中，第一步骤中的第一脉冲也可以是在发生成型的阈值电压以下的电压振幅的范围内电压振幅渐渐地上升的脉冲。在图9中示出上述的电压振幅渐渐地上升的第一脉冲的一个例子。此外，第一步骤中的第一电压的施加和第二步骤中的第二电压的施加以使第一脉冲的终点和第二脉冲的起点一致的方式连续地进行施加即可。
此外，虽然在本实施方式中将第一步骤中的第一脉冲的施加时间设为10μs，但是在针对使第一脉冲的施加时间变得更短的情况也进行同样的评价的时候，到1μs左右为止观察到在复位动作时流过的电流的降低效果。此外，虽然为了与以往的脉冲成型进行比较而将第二步骤中的第二脉冲的施加时间设为40μs，但只要是在为了对可变电阻元件进行成型所需要的时间以上，就不限于该值。
此外，虽然第一步骤中的第一脉冲的施加电压振幅在本实施方式中被设为1V，但是一般认为该值会根据各种各样的状况变化而改变。这是因为需要第一步骤中的第一脉冲的施加电压振幅小于使可变电阻元件2的低电阻化产生的电压、即比可变电阻元件2的绝缘破坏电压低，但是发生绝缘破坏的电压较强地依赖于可变低电阻体材料或电极材料、膜厚等的可变电阻元件构造等。
此外，虽然本发明方法被认为是对需要利用成型处理来形成细丝路径的可变电阻元件有效的方法，但是作为可变电阻体3，除了本实施方式的氧化铪（HfOx）以外，对于氧化钛（TiOx）、氧化钽（TaOx）、氧化锆（ZrOx）等的n型的金属氧化物也可得到同样的效果。
此外，作为可变电阻体3，在使用p型的金属氧化物的情况下，也和n型的金属氧化物同样地，将由成型处理形成的金属氧化物中的细丝路径内的氧缺损的发生消失或者电场引起的移动认为是元件的电阻切换的机制，因此利用本发明方法有重写电流减少的可能性。在该情况下，作为能用作可变电阻体3的p型的金属氧化物，例如可举出从Cu、Co、Ni中选择的金属的氧化物。
〈第二实施方式〉
在图10中示出能实施在上述的第一实施方式中所示的成型处理方法的非易失性半导体存储装置的例子。图10是表示本发明的一个实施方式的非易失性半导体存储装置（本发明装置）20的结构例的电路框图，具备：存储单元阵列21、控制电路22、字线电压施加电路23、字线译码器24、位线译码器25、第一成型电压施加电路26、以及第二成型电压施加电路27。
在图11中示出存储单元阵列21的电路结构的一个例子。在此，存储单元阵列21将多个存储单元6分别在行和列方向上呈矩阵状地配置而形成。在此，存储单元6是图2所示的结构，能直接利用具备可变电阻元件2和晶体管7的1T1R构造。再有，虽然在第一实施方式中，图2的晶体管7是为了限制电流而被连接的，但这在本实施方式中也是同样的，而且在本实施方式中也作为选择晶体管而发挥作用。
如上所述，可变电阻元件2虽然在刚制造之后处于初始高电阻状态，但是通过进行成型处理使其转变为可变电阻状态，从而在该可变电阻状态下，能够利用第一电极4和第二电极5之间的电应力的施加使电阻状态在两个以上的不同的电阻状态间转变。而且，在该可变电阻状态下，只要不施加规定的阈值以上的电应力，转变后的电阻状态就会非易失地保持，因此能将该电阻状态用于信息的存储。
在图11中，R11～Rnm相当于第一实施方式中的可变电阻元件2，Q11～Qnm相当于第一实施方式中的晶体管7。分别连接可变电阻元件2（R11～Rnm）的一端和晶体管7（Q11～Qnm）的输入输出端子对的一端来构成各存储单元6。
在存储单元阵列21内，排列在同一行的存储单元6的晶体管7（Q11～Qnm）的栅极端子彼此由在行方向（图11的纵向）上延伸的字线WL1～WLn相互连接，排列在同一列的存储单元6的可变电阻元件2（R11～Rnm）的未与晶体管连接的另一端彼此由在列方向（图11的横向）上延伸的位线BL1～BLm相互连接。另一方面，存储单元6的晶体管7（Q11～Qnm）的输入输出端子对中的未与可变电阻元件连接的另一端按照每一个排列在同一行的存储单元6分别连接于在行方向上延伸的其他布线，该布线彼此被短路，构成一根公用（common）线CML。因此，可以说全部的存储单元6连接于一根共同的公用线CML。此外，在本实施方式中字线为n根，位线为m根，以n×m个存储单元构成。字线WL1～WLn分别连接于字线译码器24，位线BL1～BLm分别连接于位线译码器25。
控制电路22进行存储单元阵列21的置位、复位、读出的各存储器动作的控制、以及成型处理的控制。具体地说，控制电路22基于从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制字线译码器24、位线译码器25，控制存储单元6的各存储器动作以及成型处理。进而，控制电路22以如下方式进行控制：在成型处理时，如后述那样控制第一成型电压施加电路26和第二成型电压施加电路27，向被选择为成型处理对象的存储单元6施加第一脉冲、以及第二脉冲。再有，在图9所示的例子中，控制电路22具备作为未图示但一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路的功能。
字线电压施加电路23除了在存储单元6的成型处理时以外，还在置位、复位、读出的各存储器动作时，产生为了选择动作对象的存储单元所需要的选择字线电压以及非选择字线电压并向字线译码器24供给。
字线译码器24除了在存储单元6的成型处理时以外，还在置位、复位、读出的各存储器动作时，当动作对象的存储单元被地址线输入并指定时，选择与该地址线所输入的地址信号对应的字线，向选择出的字线和非选择的字线分别单独地施加从字线电压施加电路23供给的选择字线电压和非选择字线电压。
位线译码器25除了在存储单元6的成型处理时以外，还在置位、复位、读出的各存储器动作中，当动作对象的存储单元被地址线输入并指定时，选择与该地址线所输入的地址信号对应的位线，向选择出的位线和非选择的位线分别单独地施加从位线电压施加电路（未图示）供给的选择位线电压和非选择位线电压。
第一成型电压施加电路26是用于在存储单元6的成型处理时对与选择出的字线连接的全部的成型处理对象的存储单元6预先供给使可变电阻元件2的低电阻化未产生的程度的电压范围的电压的电路。利用该电路的功能来实现本发明方法的第一步骤中的第一脉冲的电压施加。
第二成型电压施加电路27在存储单元6的成型处理时产生为了对成型处理对象的存储单元进行成型所需要的、使可变电阻元件2的低电阻化产生的阈值以上的电压，并经由位线译码器25以及选择位线向成型处理对象的被选择出的存储单元供给。由此，实现本发明方法的第二步骤中的第二脉冲的电压施加。
再有，本发明装置20中，虽然未图示，但具备在读出动作中判别被选择的存储单元6的可变电阻元件2的电阻状态的读出电路、用于产生置位、复位、读出的各存储器动作所需要的电压并将其经由位线译码器25以及选择位线向该存储器动作对象的被选择的存储单元供给的位线电压施加电路而形成。再有，针对该位线电压施加电路的上述动作，能采用上述的第二成型电压施加电路27一并执行的结构。
以下，针对用于在本发明装置20中实施本发明的成型处理方法的动作进行说明。图12是表示在本发明装置20实施本发明的成型处理方法的情况下的各部分的电压施加状态的定时图。
在此，以进行图11的可变电阻元件R11的成型处理的情况为例进行说明。首先，在时刻T1，由字线译码器24选择出字线WL1，向字线WL1施加选择字线电压Vwl。由此，与被选择出的字线WL1连接的选择晶体管（Q11～Q1m）全部为导通状态。另一方面，由于未对非选择字线WL2～WLn施加电压（固定为GND），所以非选择字线上的选择晶体管（Q21～Qnm）全部为截止状态。
接着，在时刻T2，经由第一成型电压施加电路26向选择位线BL1施加第一电压V步骤1（在此是1V）。在此，将V步骤1设定为使可变电阻元件未进行低电阻化的电压范围的电压。由于公用线CML总是被固定为接地，所以由此向被选择为成型处理对象的可变电阻元件R11施加V步骤1，向其它的可变电阻元件R12～R1m、R21～Rnm不施加电压。
接着，在从时刻T2起经过了规定的期间（10μs）的时刻T3，停止选择位线BL1中的第一电压V步骤1的施加，从第二成型电压施加电路27经由位线译码器25向选择位线BL1施加用于对可变电阻元件进行成型的第二电压V步骤2。将V步骤2设定为使可变电阻元件进行低电阻化且使成型发生的阈值电压以上的电压，由此对选择出的可变电阻元件R11进行成型。不向其它的可变电阻元件R12～R1m、R21～Rnm施加电压。因此，仅对可变电阻元件R11进行成型。
而且，当经过可变电阻元件R11的成型所需要的电压施加时间（在此是40μs）时，在时刻T4，结束向选择位线BL1中的第二电压V步骤2的施加，在时刻T5，结束向选择字线的电压施加，结束对可变电阻元件R11的成型处理。
通过如上述那样控制本发明装置20的成型处理动作，从而能在时刻T2～T3的期间向成型处理对象的可变电阻元件2施加1V、10μs的第一脉冲、以及在时刻T3～T4的期间向成型处理对象的可变电阻元件2施加5V、40μs的第二脉冲。由此，能够将切换动作时的重写电流抑制到在DC成型中达到的重写电流程度，因此本发明装置20能以小的重写电流稳定地进行切换动作。
再有，成型处理通常是对电路内的全部的存储单元进行的。在该情况下，虽然将上述顺序执行存储单元的个数次即可，但是此时也可以对冗长的步骤进行适当变更。例如，也能采用如下结构：在时刻T4，停止经由位线BL1的第二电压V步骤2的施加，并且重新选择位线BL2，经由该位线BL2开始第一电压V步骤1、第二电压V步骤2的施加，由此在对可变电阻元件R11的成型处理完成后，接着进行可变电阻元件R12的成型处理。在该情况下，可以在与被选择出的字线WL1连接的全部的存储单元的成型处理完成之前继续对选择字线WL1施加电压Vwl。此外，即使在进行成型处理的期间向全部的位线BL1～BLm持续施加第一电压V步骤1也没有问题。
图13所示的定时图是在进行图11的可变电阻元件R11和R12的成型处理的情况下的例子，在时刻T2，经由第一成型电压施加电路26向选择位线BL1施加第一电压V步骤1，在时刻T3，经由第二成型电压施加电路27向选择位线BL1施加第二电压V步骤2。之后，在向可变电阻元件R11施加V步骤2的中途，在时刻T4，经由第一成型电压施加电路26向选择位线BL2施加第一电压V步骤1。
由此，与可变电阻元件R11的成型处理并行地进行可变电阻元件R12的成型处理，由此能缩短整体的成型处理所需要的时间。
进而，在图14所示的定时图中，在进行图11的可变电阻元件R11和R12的成型处理的情况下，在时刻T2，对与选择字线连接的全部的成型对象的存储单元经由第一成型电压施加电路26预先施加第一电压V步骤1，将经由第二成型电压施加电路27的第二电压V步骤2分别在时刻T3～T4期间向选择位线BL1施加、在时刻T4～T5期间向选择位线BL2施加。
由此，除了能缩短整体的成型处理所需要的时间之外，还不需要在各位线BL1～BLm间切换第一电压V步骤1的施加，所以能以更简单的控制来实施本发明的成型处理。
〈其它实施方式〉
以下，针对本发明的其它实施方式进行说明。
〈1〉在上述的第二实施方式中，在存储单元阵列21内，公用线CML是对全部的存储单元共同的结构。换言之，公用线CML是在行和列两个方向上延伸的结构。可是，本发明并不限定于公用线的配置，多个公用线CML1～CMLn在列方向上与位线平行地延伸也可，多个公用线CML1～CMLm在行方向上在与位线正交的方向（即，与字线平行地）延伸也可。
〈2〉在上述的第二实施方式中，第一成型电压施加电路26从位线侧向被选择为成型对象的存储单元施加1V、10μs的第一脉冲，之后，第二成型电压施加电路27从位线侧施加5V、40μs的第二脉冲，进行成型处理。可是，本发明并不限于此，从公用线侧施加第一脉冲或第二脉冲也可。在该情况下，与存储单元阵列21内公用线CML在行和列两个方向上延伸的结构相比，优选采用仅在行或者列的任一个方向上延伸的结构。
也就是说，对于成型处理对象的可变电阻元件，只要向该可变电阻元件的两电极间施加的电压在施加第一脉冲的第一步骤中低于使可变电阻元件进行低电阻化的阈值电压，并且在施加第二脉冲的第二步骤中在使该可变电阻元件进行低电阻化所需要的上述阈值以上即可，以满足该条件的方式，成型电压施加电路（第一成型电压施加电路26和第二成型电压施加电路27）在成型对象的存储单元的两端施加电压，由此能实施本发明的成型处理。
本发明能利用在具备可变电阻元件而形成的非易失性半导体存储装置中，特别是能利用在该可变电阻元件是因电压的施加而形成细丝路径并通过该细丝路径的生成消失而使其电阻状态可逆地变化的元件的情况中。

Claims (13)

1.一种成型处理方法，对具备由金属氧化物构成的可变电阻体、以及夹持所述可变电阻体的第一电极和第二电极的可变电阻元件进行成型处理，其中，
所述可变电阻元件利用所述成型处理使所述第一和第二电极间的电阻状态从初始高电阻状态起进行低电阻化，向能利用电压的施加在两个以上不同的电阻状态间转变的可变电阻状态变化，
所述可变电阻元件能在所述可变电阻状态下非易失地保持所述电阻状态，
所述成型处理包含：
第一步骤，在所述可变电阻元件的所述第一和第二电极间施加电压振幅比所述可变电阻元件进行低电阻化的阈值电压低的第一脉冲；以及
第二步骤，在所述第一步骤之后，在所述可变电阻元件的所述第一和第二电极间施加与所述第一脉冲相同极性且电压振幅在所述阈值电压以上的第二脉冲。
2.根据权利要求1所述的成型处理方法，其中，
所述第一步骤中的所述第一脉冲的施加和所述第二步骤中的所述第二脉冲的施加以使所述第一脉冲的终点和所述第二脉冲的起点一致的方式连续地进行。
3.根据权利要求1所述的成型处理方法，其中，
所述第一脉冲是其电压振幅渐渐增加的脉冲。
4.根据权利要求1～3的任一项所述的成型处理方法，其中，
所述可变电阻体由呈n型的导电性的金属氧化物构成。
5.根据权利要求4所述的成型处理方法，其中，
所述可变电阻体构成为包含从Ti、Ta、Hf、Zr中选择的金属的氧化物。
6.根据权利要求1～3的任一项所述的成型处理方法，其中，
所述第一电极的功函数为4.5eV以下，所述第二电极的功函数为4.5eV以上。
7.一种非易失性半导体存储装置，其中，具备：
存储单元阵列，所述存储单元阵列具有存储单元，该存储单元由可变电阻元件和选择晶体管构成，该可变电阻元件具备由金属氧化物构成的可变电阻体、以及夹持所述可变电阻体的第一电极和第二电极，该选择晶体管具备一个控制端子和一个输入输出端子对，所述可变电阻元件通过进行成型处理，从而使所述可变电阻元件的所述第一和第二电极间的电阻状态从所述成型处理前的初始高电阻状态向低电阻化后的可变电阻状态变化，通过在所述可变电阻状态的所述可变电阻元件的所述第一和第二电极之间施加电应力，从而使所述可变电阻状态中的电阻状态在两个以上不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，连接所述可变电阻元件的所述第一电极以及所述第二电极的任一方和所述选择晶体管的所述输入输出端子对的一端来构成所述存储单元，所述存储单元阵列是将多个所述存储单元分别在行和列方向上呈矩阵状地排列而形成的；
在行方向上延伸的字线，对排列在同一行的所述存储单元的所述选择晶体管的所述控制端子彼此进行连接；
在列方向上延伸的位线，对排列在同一列的所述存储单元的所述可变电阻元件的所述第一电极和所述第二电极的任另一方彼此进行连接；
在行或者列方向上延伸的公用线，对所述存储单元的所述选择晶体管的所述输入输出端子对的另一端彼此进行连接；
字线电压施加电路，向与被选择为所述成型处理对象的所述存储单元连接的所述字线施加电压；
成型电压施加电路，经由与被选择为所述成型处理对象的所述存储单元连接的所述位线和所述公用线，向所述被选择的存储单元的两端施加所述成型处理所需要的电压；以及
控制电路，以如下方式控制所述成型电压施加电路：对所述成型处理对象的所述可变电阻元件，施加以在所述可变电阻元件的所述第一和第二电极间施加的电压低于所述可变电阻元件进行低电阻化的阈值电压的方式设定的第一脉冲，之后连续地施加以在所述可变电阻元件的所述第一和第二电极间施加的电压为与所述第一脉冲相同极性并在所述阈值电压以上的方式设定的第二脉冲。
8.根据权利要求7所述的非易失性半导体存储装置，其中，
所述成型电压施加电路在对被选择为所述成型处理对象的多个所述可变电阻元件中的一个所述可变电阻元件的所述第二脉冲的施加中，向尚未完成所述成型处理的其它至少一个所述可变电阻元件施加所述第一脉冲。
9.根据权利要求8所述的非易失性半导体存储装置，其中，
所述成型电压施加电路在对被选择为所述成型处理对象的多个所述可变电阻元件中的一个所述可变电阻元件的所述第二脉冲的施加中，向尚未完成所述成型处理的其它全部的所述可变电阻元件预先施加所述第一脉冲。
10.根据权利要求7～9的任一项所述的非易失性半导体存储装置，其中，
所述第一脉冲是其电压振幅渐渐增加的脉冲。
11.根据权利要求7～9的任一项所述的非易失性半导体存储装置，其中，
所述可变电阻体由呈n型的导电性的金属氧化物构成。
12.根据权利要求11所述的非易失性半导体存储装置，其中，
所述可变电阻体构成为包含从Ti、Ta、Hf、Zr中选择的金属的氧化物。
13.根据权利要求7～9的任一项所述的非易失性半导体存储装置，其中，
所述第一电极的功函数为4.5eV以下，所述第二电极的功函数为4.5eV以上。
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