CN106057235A - 电子设备 - Google Patents

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Abstract

一种电子设备包括半导体存储器单元。半导体存储器单元包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述电阻式存储单元中的选中电阻式存储单元两端；一个或多个第一开关单元，每个安置在存取电路与电阻式存储单元之中的对应的电阻式存储单元的第一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有比预定电平高的电平的第一电压而导通；以及一个或多个第二开关单元，每个安置在存取电路与电阻式存储单元之中的对应的电阻式存储单元的第二端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有等于或小于所述预定电平的电平的第二电压而导通。

Description

电子设备
相关申请的交叉引用
本申请要求2015年4月14日提交的发明名称为“电子设备”的第10-2015-0052414号的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及一种存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子装置趋于小型化、低功耗、高性能、多功能等，需要能够在各种电子装置(诸如，计算机、便携式通信设备等)中储存信息的半导体器件，并且已经对此类半导体器件进行了研究。这种半导体器件包括能够使用其根据施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如，电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储器电路或器件及其在电子设备或系统中的应用以及电子设备的各种实施方式，该电子设备可以将合适的重置电压施加在可变电阻元件两端而在电阻式存储单元中包括的可变电阻元件中不会造成电阻偏差。
另外，本专利文件中公开的技术包括存储器电路或器件及其在电子设备或系统中的应用以及电子设备的各种实施方式，该电子设备能够防止当施加在电阻式存储单元中包括的可变电阻元件两端的重置电压低时处于重置状态的电阻值的分布的退化或者当重置电压高时的击穿。
在一个实施例中，电子设备可以包括半导体存储器单元。
所述半导体存储器单元可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述电阻式存储单元中的选中电阻式存储单元两端；一个或多个第一开关单元，其中的每个耦接到存取电路和所述电阻式存储单元之中的对应的电阻式存储单元的第一端，且安置在存取电路与电阻式存储单元之中的对应的电阻式存储单元的第一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有比预定电平高的电平的第一电压而导通；以及一个或多个第二开关单元，其中的每个耦接到存取电路和电阻式存储单元之中的对应的电阻式存储单元的第二端，且安置在存取电路与电阻式存储单元之中的对应的电阻式存储单元的第二端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有等于或小于预定电平的电平的第二电压而导通。
所述电阻式存储单元中的每个包括：可变电阻元件，根据储存在其中的数据的逻辑值而具有高电阻状态或低电阻状态；以及选择元件，串联耦接到可变电阻元件。
所述完全导通电平可以等于写入电压的电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平的和。
第一开关单元可以包括一个或多个第一晶体管，所述一个或多个第一晶体管串联耦接到存取电路和对应的电阻式存储单元的第一端且安置在存取电路与对应的电阻式存储单元的第一端之间；以及其中，第二开关单元包括一个或多个第二晶体管，所述一个或多个第二晶体管串联耦接到存取电路和对应的电阻式存储单元的第二端且安置在存取电路与对应的电阻式存储单元的第二端之间。
可变电阻元件可以当写入电压在第一方向上施加至其时切换到低电阻状态，以及当写入电压在与第一方向相反的第二方向上施加至其时切换到高电阻状态。
第二电压具有等于或高于重置电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平之和的电平。
重置电平可以包括将可变电阻元件切换到高电阻状态所需的最小电平。
存取电路可以在读取操作期间将读取电压在第一方向上施加在选中电阻式存储单元两端。
与选中电阻式存储单元相对应的第一开关单元和第二开关单元在读取操作期间响应于第一电压而导通。
当写入电压在第一方向上施加在选中电阻式存储单元两端时，存取电路将写入电压施加到选中电阻式存储单元的第一端，且将接地电压施加到选中电阻式存储单元的第二端。
当写入电压在第二方向上施加在选中电阻式存储单元两端时，存取电路将写入电压施加到选中电阻式存储单元的第二端，且将接地电压施加到选中电阻式存储单元的第一端。
电子设备还包括微处理器，该微处理器可以包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，并且执行对命令的提取、译码或对微处理器的信号的输入或输出的控制；运算单元，被配置成基于控制单元对命令译码的结果来执行运算；以及存储器单元，被配置成储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址，其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的一部分。
电子设备还包括处理器，该处理器可以包括：核心单元，被配置成基于从处理器的外部输入的命令、通过使用数据来执行与命令相对应的运算；高速缓冲存储器单元，被配置成储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储器单元之间，并且被配置成在核心单元与高速缓冲存储器单元之间传输数据，其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的一部分。
电子设备还包括处理系统，该处理系统可以包括：处理器，被配置成对处理器接收到的命令译码并且控制针对基于对命令译码的结果的信息的操作；辅助存储器件，被配置成储存用于对命令译码的程序和所述信息；主存储器件，被配置成在执行所述程序时调用并储存来自辅助存储器件的程序和所述信息，使得处理器能够使用所述程序和所述信息来执行所述操作；以及接口设备，被配置成执行处理器、辅助存储器件和主存储器件与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的一部分。
电子设备还包括数据储存系统，该数据储存系统可以包括：储存器件，被配置成储存数据并且无论电源如何都保存储存的数据；控制器，被配置成根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；暂时储存器件，被配置成暂时储存在储存器件与外部之间交换的数据；以及接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的一部分。
电子设备还包括存储系统，该存储系统可以包括：存储器，被配置成储存数据并且无论电源如何都保存储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的一部分。
在一个实施例中，电子设备可以包括半导体存储器单元。
半导体存储器单元可以包括：单元阵列，包括布置在多个列与多个行的交点处的多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压施加给多个列之中的选中列且在写入操作期间将接地电压施加到多个行之中的选中行，或者，在写入操作期间将接地电压施加给选中列且将写入电压施加给选中行；列选择电路，包括多个第一开关单元，所述多个第一开关单元中的每个耦接到存取电路和所述多个列中的对应列，且安置在存取电路与所述多个列之中的对应列之间，并且在写入操作期间当对应列被选中时响应于第一电压而导通；以及行选择电路，包括多个第二开关单元，所述多个第二开关单元中的每个耦接到存取电路和所述多个行中的对应行，且安置在存取电路与所述多个行中的对应行之间，并且在写入操作期间当对应行被选中时响应于第二电压而导通。
第一电压具有比预定电平高的电平，而第二电压具有等于或小于预定电平的电平。
所述多个电阻式存储单元中的每个可以包括：可变电阻元件，根据储存在其中的数据的逻辑值而具有高电阻状态或低电阻状态；以及选择元件，串联耦接到可变电阻元件。
所述预定电平可以对应于完全导通电平，所述完全导通电平等于写入电压的电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平的和。
第一开关单元中的每个可以包括一个或多个第一晶体管，所述一个或多个第一晶体管串联耦接到存取电路和对应的电阻式存储单元的第一端且安置在存取电路与对应的电阻式存储单元的第一端之间。
第二开关单元中的每个可以包括一个或多个第二晶体管，所述一个或多个第二晶体管串联耦接到存取电路和对应的电阻式存储单元的第二端且安置在存取电路与对应的电阻式存储单元的第二端之间。
当写入电压被施加到多个列中的对应列且接地电压施加到多个行中的对应行时，可变电阻元件可以被切换到低电阻状态；当接地电压被施加到对应列且写入电压被施加到对应行时，可变电阻元件可以被切换到高电阻状态。
第二电压可以具有等于或高于重置电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平之和的电平。
重置电平可以对应于将可变电阻元件切换到高电阻状态所需的最小电平。
存取电路可以在读取操作期间将读取电压施加给选中列且将接地电压施加给选中行。
在读取操作期间，对应于选中列的第一开关单元和对应于选中行的第二开关单元可以响应于第一电压而导通。
所述多个第一开关单元中的每个可以包括串联耦接的一个或多个第一开关晶体管；所述多个第二开关单元中的每个包括串联耦接的一个或多个第二开关单元；第一电压控制所述一个或多个第一开关晶体管来工作在线性区；以及当包括在对应电阻式存储单元中的可变电阻元件处于低电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在线性区；以及当包括在对应电阻式存储单元中的可变电阻元件处于高电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在饱和区。
电子设备还包括微处理器，该微处理器可以包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，并且执行对命令的提取、译码或对微处理器的信号的输入或输出的控制；运算单元，被配置成基于控制单元对命令译码的结果来执行运算；以及存储器单元，被配置成储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址，其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的一部分。
电子设备还包括处理器，该处理器可以包括：核心单元，被配置成基于从处理器的外部输入的命令而通过使用数据来执行与命令相对应的运算；高速缓冲存储器单元，被配置成储存用于执行运算的数据、与执行运算的结果相对应的数据或被执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储器单元之间，并且被配置成在核心单元与高速缓冲存储器单元之间传输数据，其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的一部分。
电子设备还包括处理系统，该处理系统可以包括：处理器，被配置成对由处理器接收到的命令译码并且控制针对基于对命令译码的结果的信息的操作；辅助存储器件，被配置成储存用于对命令译码的程序和所述信息；主存储器件，被配置成在执行所述程序时调用并储存来自辅助存储器件的所述程序和所述信息，使得处理器能够使用所述程序和所述信息来执行所述操作；以及接口设备，被配置成执行处理器、辅助存储器件或主存储器件与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的一部分。
电子设备还包括数据储存系统，该数据储存系统可以包括：储存器件，被配置成储存数据并且无论电源如何都保存储存的数据；控制器，被配置成根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；暂时储存器件，被配置成暂时储存在储存器件与外部之间交换的数据；以及接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的一部分。
电子设备还包括存储系统，该存储系统可以包括：存储器，被配置成储存数据并且无论电源如何都保存储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的一部分。
多个第一开关单元中的每个可以包括串联耦接的一个或多个第一开关晶体管。
多个第二开关单元中的每个可以包括串联耦接的一个或多个第二开关晶体管。
第一电压可以控制一个或多个第一开关晶体管来工作在线性区。
当包括在电阻式存储单元中的可变电阻元件处于低电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在线性区；并且当包括在电阻式存储单元中的可变电阻元件处于高电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在饱和区。
附图说明
图1A和1B是用于描述电阻式存储单元的写入操作的示图。
图2是可变电阻元件的电压-电流特性曲线。
图3A和3B是彼此不同的可变电阻元件的电压-电流特性曲线。
图4示出了根据一种实施方式的半导体存储器单元(电路或器件)。
图5是用于描述将数据写入到图4的半导体存储器单元中的选中存储单元的操作的示图。
图6是根据一种实施方式的半导体存储器单元(电路或器件)的配置图。
图7A至7C示出了根据各种实施方式的开关单元的配置。
图8示出基于所公开的技术的实现存储器电路的微处理器的配置图的例子。
图9示出基于所公开的技术的实现存储器电路的处理器的配置图的例子。
图10示出基于所公开的技术的实现存储器电路的系统的配置图的例子。
图11示出基于所公开的技术的实现存储器电路的数据储存系统的配置图的例子。
图12示出基于所公开的技术的实现存储器电路的存储系统的配置图的例子。
具体实施方式
以下参照附图来详细描述本公开技术的各种示例和实施方式。
图1A和1B是用于描述对电阻式存储单元的写入操作的示图。
参见图1A和图1B，电阻式存储单元110可以包括可变电阻元件R。电阻式存储单元110的两端可以分别耦接到第一开关单元SW1和第二开关单元SW2。
可变电阻元件R在第一数据(例如数据‘0’)储存于其中时可以具有低电阻状态(也称作设置状态)，而在第二数据(例如数据‘1’)储存于其中时可以具有高电阻状态(也称作重置状态)。如图1A中所示，当数据‘0’被写入到电阻式存储单元110时，写入电压VDDW可以被施加到第一开关单元SW1的第一端，而接地电压GND可以被施加到第二开关单元SW2的第一端。由此，写入电流IW可以在第一方向D1上被提供给可变电阻元件R。如图1B中所示，当数据‘1’被写入到电阻式存储单元110时，接地电压GND可以被施加到第一开关单元SW1的第一端，而写入电压VDDW可以被施加到第二开关单元SW2的第一端。
当数据被写入到电阻式存储单元110时，第一开关单元SW1和第二开关单元SW2可以分别响应于第一选择信号SW<1>和第二选择信号SW<2>而导通。第一选择信号SW<1>和第二选择信号SW<2>具有比预定电平高的电压电平。在图1A中，当第一开关单元SW1和第二开关单元SW2导通时，第一切换电压Vsw1可以被施加在可变电阻元件R两端。在图1B中，当第一开关单元SW1和第二开关单元SW2导通时，第二切换电压Vsw2可以被施加在可变电阻元件R两端。
当在第一方向D1上大于设置电压VSET的电压被施加到可变电阻元件R时，可变电阻元件R可以切换到设置状态；而当在与第一方向D1相反的第二方向D2上大于重置电压VRESET的电压被施加到可变电阻元件R时，可变电阻元件R可以切换到重置状态。即，可变电阻元件R可以在第一切换电压Vsw1大于设置电压VSET时切换到设置状态，以及可以在第二切换电压Vsw2大于重置电压VRESET时切换到重置状态。
预定电平可以是通过将写入电压VDDW的电平与开关单元SW1或SW2的阈值电压的电平相加而获得的电压电平。当第一选择信号SW<1>和第二选择信号SW<2>具有高于预定电平的电压电平时，分别包括在第一开关单元SW1和第二开关单元SW2中的第一晶体管T1和第二晶体管T2可以工作在线性区(linear region)。
当数据‘0’被写入至存储单元时，即，当可变电阻元件被切换到设置状态时，可以使用电流源来恒定保持流过可变电阻元件的电流，由此使可变电阻元件的电阻分布变窄。结果，可以减少处于设置状态中的可变电阻元件的电阻偏差。
图2是图1中的可变电阻元件R的电压-电流特性曲线。在图2的特性曲线中，图1的第一方向D1可以对应于正向，而图1的第二方向D2可以对应于负向。
参见图2，可变电阻元件R可以在大于设置电压VSET的电压在正向上施加至其时切换到设置状态LR，以及在大于重置电压VRESET的电压在负向上施加至其时切换到重置状态HR1或HR2。然而，当大于临界电压VC的电压在负向上施加至可变电阻元件R时，击穿BR可以出现，由此破坏可变电阻元件R。
此外，可变电阻元件R的电阻值可以根据第二切换电压VSW2的幅度而处于重置状态HR1或HR2。参见图2，分别当电压V1被施加在可变电阻元件R两端时以及当电压V2(V2的幅度>V1的幅度)被施加在可变电阻元件R两端时，可变电阻元件R可以具有处于重置状态HR1和HR2中的不同的电阻值。当电压V2被施加时，可变电阻元件R可以比在电压V1被施加至其时具有更大的电阻值。由此，随着第二切换电压VSW2的幅度在VRESET<VSW2<VC的范围中增大，处于重置状态的可变电阻元件R的电阻值可以增大。
此外，由于可变电阻元件R在设置状态和重置状态之间的电阻值的差增大，对电阻式存储单元110的读取操作的裕度(即，读取裕度)可以增大。由此，当处于设置状态的可变电阻元件R的电阻值减少或者处于重置状态的可变电阻元件R的电阻值增加时，读取操作的裕度可以增加。因此，如图2中所示，当可变电阻元件R具有重置状态HR2中的电阻值而不是重置状态HR1中的电阻值时，读取操作的裕度可以进一步增大。
图3A和图3B分别是彼此不同的可变电阻元件R-1和R-2的电压-电流特性曲线。图3A是具有临界电压VC1和重置电压VRESET1(它们具有较小的幅度)的可变电阻元件R-1的特性曲线，图3B是具有临界电压VC2和重置电压VRESET2(它们具有较大的幅度)的可变电阻元件R-2的特性曲线。即，VC1的幅度小于VC2的幅度，以及VRESET1的幅度小于VRESET2的幅度。
甚至当具有不同电压电流特性的可变电阻元件R-1和R-2被包括在同一单元阵列中时，在写入数据1时，具有相同幅度的第二切换电压可以分别被施加在两个可变电阻元件R-1和R-2的两端，由此造成可变电阻元件R-1和R-2中的一个可变电阻元件击穿。例如，如果被设置成小于临界电压VC1的第二切换电压被施加至其，则处于重置状态的可变电阻元件R-2的电阻值可以降低，使得读取裕度减少。另一方面，如果被设置成接近临界电压VC2的第二切换电压被施加至其以增加处于重置状态的可变电阻元件R-2的电阻值，或者特别地，如果施加了被设置成大于临界电压VC1的第二切换电压，则在可变电阻元件R-1中可以出现击穿。由此，第二切换电压的幅度需要考虑可变电阻元件R-1和R-2的特性来确定。
需要通过尽可能多地增加可变电阻元件R-1和R-2的重置电阻值并且同时防止在可变电阻元件R-1中出现击穿的方法来提高读取裕度。为此，需要施加合适的重置电压VSW2至可变电阻元件R-1，并且需要施加合适的重置电压VSW2’至可变电阻元件R-2。
图4示出了根据一种实施方式的半导体存储器单元(电路或器件)。
参见图4，半导体存储器单元(电路或器件)可以包括一个或多个电阻式存储单元(例如M1和M2)、一个或多个第一开关单元(例如SW1和SW2)、一个或多个第二开关单元(例如SW3和SW4)、存取电路410和选择信号发生单元420。存储单元M1可以包括可变电阻元件R1和选择元件S1，存储单元M2可以包括可变电阻元件R2和选择元件S2。可变电阻元件R1和R2均可以根据储存在其中的数据的逻辑值而具有高电阻状态(重置状态)或低电阻状态(设置状态)，且选择元件S1和S2可以分别串联耦接到可变电阻元件R1和R2。当在第一方向D1上写入电压VDDW被施加至其时，可变电阻元件R1和R2可以切换到设置状态，当在与第一方向相反的第二方向D2上写入电压VDDW被施加至其时，可变电阻元件R1和R2可以切换到重置状态。
第一开关单元SW1和SW2均可以耦接在存取电路410的第一部分410A与对应的存储单元之间，且当对应的存储单元被选中时响应于对应的选择信号S<1>或S<2>而导通。第二开关单元SW3和SW4均可以耦接在存取电路410的第二部分410B与对应的存储单元之间，且当对应的存储单元被选中时响应于对应的选择信号S<3>或S<4>而导通。开关单元SW1至SW4可以分别包括晶体管T1至T4。
在图4的半导体存储器单元中，第一开关单元SW1和SW2的使能电平可以等于第一电压V1的电平，以及第二开关单元SW3和SW4的使能电平可以等于第二电压V2的电平。第一电压V1和第二电压V2可以具有分别满足以下条件的电平：(VDDW+VTH+VSTH<V1)和(VRESET+VTH+VSTH≤V2<VDDW+VTH+VSTH)，其中VTH可以表示开关单元SW1至SW4的阈值电压，而VSTH可以表示选择元件S1和S2的阈值电压。
由于分开调节用于分别控制第二开关单元SW3和SW4的选择信号S<3>和S<4>的电压电平，因此即使当写入数据’1’时施加到第二开关单元SW3和SW4的第一端的写入电压VDDW彼此相同，施加在可变电阻元件R1和R2两端的电压也可以根据可变电阻元件R1和R2的特性而不同。即，当第二开关单元SW3和SW4通过第二电压V2而导通时，虽然第二开关单元SW3和SW4的第一端被施加了具有相同电平的写入电压VDDW，但根据可变电阻元件R1和R2的特性而合适的切换电压可以被施加在可变电阻元件R1和R2的两端。这将在下面描述。
存取电路410可以当写入数据’0’时在第一方向D1上将写入电压VDDW施加在从存储单元M1和M2中选中的存储单元两端，以及可以当写入数据’1’时在第二方向D2将写入电压VDDW施加在从存储单元M1和M2中选中的存储单元两端。当在第一方向D1上施加写入电压VDDM时，可以表示写入电压VDDW被施加给与选中存储单元相对应的第一开关单元的第一端，且接地电压GND被施加给与选中存储单元相对应的第二开关单元的第一端。另一方面，当在第二方向D2上施加写入电压VDDM时，可以表示写入电压VDDW被施加给与选中存储单元相对应的第二开关单元的第一端，且接地电压GND被施加给与选中存储单元相对应的第一开关单元的第一端。
存取电路410可以在从选中存储单元读取数据时将读取电压VDDR施加在从存储单元M1和M2中选中的存储单元两端，且可以通过检测流过选中存储单元的电流来感测选中存储单元的电阻值。
对于此操作，存取电路410的第一部分410A可以包括第一驱动单元411和感测单元413。存取电路410的第二部分410B可以包括第二驱动单元412。第一驱动单元411和第二驱动单元412可以在写入操作或读取操作期间将第一开关单元和第二开关单元SW1至SW4驱动至预定电压。
在信号WT被激活的写入操作期间，第一驱动单元411可以在输入/输出端子IO的数据是数据’0’时将第一开关单元SW1和SW2的第一端驱动至写入电压VDDW，以及在端子IO的数据是数据’1’时将第一开关单元SW1和SW2的第一端驱动至接地电压GND。在信号RD被激活的读取操作期间，第一驱动单元411可以将第一开关单元SW1和SW2的第一端驱动至读取电压VDDR。
同时，在写入操作期间，第二驱动单元412可以在端子IO的数据是数据’0’时将第二开关单元SW3和SW4的第一端驱动至接地电压GND，以及可以在端子IO的数据是数据’1’时将第二开关单元SW3和SW4的第一端驱动至写入电压VDDW。在读取操作期间，第二驱动单元412可以将第二开关单元SW3和SW4的第一端驱动至接地电压GND。
感测单元413可以在读取操作期间感测流经选中存储单元的电流，并检测选中存储单元的可变电阻元件具有设置状态还是重置状态。当可变电阻元件具有设置状态时，感测单元413可以将数据’0’输出至端子IO。另一方面，当可变电阻元件具有重置状态时，感测单元413可以将数据’1’输出至端子IO。
选择信号发生单元420可以响应于信号WT、信号RD和地址ADD来产生选择信号S<1:4>。选择信号发生单元420可以在存储单元M1通过地址ADD而被选中时激活选择信号S<1>和S<3>，以及可以在存储单元M2通过地址ADD而被选中时激活选择信号S<2>和S<4>。当信号WT被激活时，选择信号发生单元420可以将选择信号S<1>和S<2>激活至第一电压V1的电平，且将选择信号S<3>和S<4>激活至第二电压V2的电平。此外，选择信号发生单元420可以在信号RD被激活时将选择信号S<1:4>激活至第一电压V1的电平。
图4的半导体存储器单元可以在写入操作期间使用与第一电压V1不同的第二电压V2来控制第二开关单元SW3和SW4，从而防止在写入数据’1’时大于或等于临界电压的电压被施加在选中存储单元的可变电阻元件两端，且同时将与可变电阻元件的特性相对应的重置电压施加在可变电阻元件两端。这种方法可以防止可变电阻元件的击穿且同时尽可能多地增大处于重置状态的可变电阻元件的电阻值。
图5是用于描述将数据’1’写入到图4的半导体存储器单元中的选中存储单元M1中的操作的示图。此后，端子A1与端子A3之间的电压将通过Vdn来表示，端子A1与端子A2之间的电压将通过Vds来表示，端子A2与端子A3之间的电压将通过Vcell来表示，以及流过开关单元SW2的电流将通过Ids来表示。此外，LR可以是当可变电阻元件R1具有设置电阻值时的电压-电流曲线，而HR可以是当可变电阻元件R1具有重置电阻值时的电压-电流曲线。
图5的电压-电流曲线示出了电流Ids基于电压Vdn的变化的改变。在电压-电流曲线之中，曲线C1可以是当可变电阻元件R1具有图3A的特性时的电压-电流曲线，以及曲线C2可以是当可变电阻元件R1具有图3B的特性时的电压-电流曲线。
参见图5，接地电压GND可以施加到选中存储单元M1的第一开关单元SW1的第一端，且写入电压VDDW可以施加到第二开关单元SW2的第一端。第一开关单元SW1可以响应于具有第一电压V1的电平的选择信号S<1>而导通，而第二开关单元SW2可以响应于具有第二电压V2的电平的选择信号S<3>而导通。参见电压-电流曲线C1和C2，由选择信号S<3>控制的开关单元SW2中的晶体管在重置操作已经开始之后工作在线性区(区域A)，以及在重置操作结束之后工作在饱和区(区域B)。
在重置操作结束之前的电压-电流曲线C1和C2可以对应于电压-电流曲线LR，且在重置操作结束之后的电压-电流曲线C1和C2可以对应于电压-电流曲线HR。在电压-电流曲线C1中，重置状态中的切换完成处的电压Vdn的值是V1’。在电压-电流曲线C2中，重置状态中的切换完成处的电压Vdn的值是V2’。在重置操作完成后，由选择信号S<3>控制的晶体管工作在饱和区，从而电压Vcell不会显著变化。理由可以解释如下。
由于电压Vcell与(R1的电阻值)*Ids成比例，因此可变电阻元件R1的电阻值在重置操作完成后不改变。此外，由于当可变电阻元件R1完全被重置时由选择信号S<3>控制的晶体管处于饱和状态，因此电流Ids不改变。因此，在重置操作期间，电压Vcell的最大值可以根据可变电阻元件R1的特性而被适当地调整到与电压V1’或V2’对应的值，而不依赖于写入电压VDDW。
即，在写入数据’1’时施加在可变电阻元件R1两端的电压可以被设置成与(可变电阻元件R1的电阻值)*(饱和电流Ids)(即，与根据可变电阻元件R1的特性而确定的电压)相对应的电平。由此，处于重置状态的可变电阻元件R1的电阻值可以增加到最大值，同时降低了可变电阻元件R1的击穿可能性。即，可以增加半导体存储器单元的读取裕度，并同时降低可变电阻元件R1将由于击穿而被破坏的可能性。
电阻式存储器件可以包括具有交叉点阵列结构的存储单元阵列。交叉点阵列结构可以是以下结构：其中，多个底电极(例如，多个行线)和多个顶电极(例如，多个列线)彼此交叉，且多个存储单元(每个包括可变电阻元件和选择元件)布置在底电极与顶电极的交点处。
图6示出根据一种实施方式的半导体存储器单元(电路或器件)。
参见图6，半导体存储器单元可以包括单元阵列610、列选择电路620、行选择电路630和存取电路640。
单元阵列610可以包括多个列线CL1至CL4(也称作位线)、多个行线RL1至RL4(也称作字线)以及安置在列线CL1至CL4与行线RL1至RL4各个交点处的存储单元M1至M16。为了便于说明，图6示出单元阵列610具有4行和4列的配置。然而，单元阵列610可以具有数十行至数百行以及数十列至数百列的配置。
存储单元M1至M16可以分别包括可变电阻元件R1至R16以及选择元件S1至S16。可变电阻元件R1至R16在第一数据(例如，数据’0’)被储存在其中时可以具有设置状态(低电阻状态)，以及在第二数据(例如，数据’1’)被储存在其中时可以具有重置状态(高电阻状态)。选择元件S1至S16中的每个可以串联耦接到可变电阻元件R1至R16中的对应的一个。选择元件S1至S16中的每个可以利用二极管或者OTS(双向阈值开关)来实现。
图6示出了存储单元M1至M16中的可变电阻元件R1至R16分别直接耦接到列线C1至C4，以及存储单元M1至M16中的选择元件S1至S16分别直接耦接到行线RL1至RL4。然而，在另一种实施方式中，可以交换可变电阻元件与选择元件的位置。
列选择电路620可以在写入操作或读取操作期间将列线CL1至CL4之中的由列地址CA选中的列线耦接到存取电路640。列选择电路620可以包括第一译码单元YDEC和多个第一开关单元YSW1至YSW4。
第一译码单元YDEC可以在表示写入操作的信号WT或表示读取操作的信号RD被激活时将多个列选择信号YS<1:4>之中的通过对列地址CA译码而选中的列选择信号激活至第一电压V1，且可以将多个列选择信号YS<1:4>之中的未选中列选择信号去激活至接地电压GND。第一电压V1可以满足(VDDW+VTH+VSTH<V1)的条件。
多个第一开关单元YSW1至YSW4可以耦接到存取电路640和相应的列线CL1至CL4且被安置在存取电路640与相应的列线CL1至CL4之间，且可以分别通过列选信号YS<1:4>来控制。当相应的列选择信号YS<1:4>被激活时，第一开关单元YSW1至YSW4可以导通，而当相应的列选择信号YS<1:4>被去激活时，第一开关单元YSW1至YSW4可以关断。第一开关单元YSW1至YSW4可以分别包括第一晶体管YT1至YT4，且第一晶体管YT1至YT4中的每个可以被配置成通过其栅极接收对应的列选择信号。
行选择电路630可以在写入操作或读取操作期间将行线RL1至RL4之中的通过行地址RA选中的行线耦接到存取电路640。行选择电路630可以包括第二译码单元XDEC和多个第二开关单元XSW1至XSW4。
第二译码单元XDEC可以在信号RD被激活时将多个行选择信号XS<1:4>中的通过对行地址RA译码而选中的行选择信号激活至第一电压V1，且可以将行选择信号XS<1:4>之中的未选中行选择信号去激活至接地电压GND。此外，当信号WT被激活时，第二译码单元XDEC可以将选中行选择信号激活至第二电压V2，且将未选中行选择信号去激活至接地电压GND。第二电压V2可以满足条件(VRESET+VTH+VSTH≤V2<VDDW+VTH+VSTH)。
多个第二开关单元XSW1至XSW4可以耦接到存取电路640和相应的行线RL1至RL4且被安置在存取电路640与相应的行线RL1至RL4之间，且可以分别通过行选信号XS<1:4>来控制。第二开关单元XSW1至XSW4可以在相应的行选择信号XS<1:4>被激活时导通，以及在相应的行选择信号XS<1:4>被去激活时关断。第二开关单元XSW1至XSW4可以分别包括第二晶体管XT1至XT4，且第二晶体管XT1至XT4中的每个可以被配置成通过其栅极接收对应的行选择信号。
存取电路640可以在写入数据’0’时将写入电压VDDW施加到列线CL1至CL4之中的选中列线，以及在写入数据’1’时将接地电压GND施加到列线CL1至CL4之中的选中列线。存取电路640可以在写入数据’0’时将接地电压GND施加到行线RL1至RL4之中的选中行线，以及在写入数据’1’时将写入电压VDDW施加到行线RL1至RL4之中的选中行线。当从与选中列线和选中行线耦接的选中存储单元读取数据时，存取电路640可以将读取电压VDDR施加给选中列线，将接地电压GND施加给选中行线，并且通过检测流经选中存储单元的电流来感测选中存储单元的电阻值。
为了此操作，存取电路640可以包括第一驱动单元641和第二驱动单元642以及感测单元643。在写入操作或读取操作期间，第一驱动单元641可以驱动第一开关单元YSW1至YSW4，而第二驱动单元642可以驱动第二开关单元XSW1至XSW4。
在写入信号WT被激活的写入操作期间，第一驱动单元641可以在输入/输出端子IO的数据是数据’0’时将第一开关单元YSW1至YSW4的第一端驱动至写入电压VDDW，以及可以在端子IO的数据是数据’1’时将第一开关单元YSW1至YSW4的第一端驱动至接地电压GND。在信号RD被激活的读取操作期间，第一驱动单元641可以将第一开关单元YSW1至YSW4的第一端驱动至读取电压VDDR。
在写入操作期间，第二驱动单元642可以在端子IO的数据是数据’0’时将第二开关单元XSW1至XSW4的第一端驱动至接地电压GND，以及可以在端子IO的数据是数据’1’时将第二开关单元XSW1至XSW4的第一端驱动至写入电压VDDW。在读取操作期间，第二驱动单元642可以将第二开关单元XSW1至XSW4的第一端驱动至接地电压GND。
感测单元643可以在读取操作期间感测流经选中存储单元的电流，且检测选中存储单元的可变电阻元件具有设置状态还是重置状态。当可变电阻元件具有设置状态时，感测单元643可以将数据’0’输出至端子IO；以及当可变电阻元件具有重置状态时，感测单元643可以将数据’1’输出至端子IO。
当写入数据’1’时，图6的半导体存储器单元可以在写入操作期间利用与第一电压V1不同的第二电压V2来控制耦接到选中行线的第二开关单元，从而防止等于或大于临界电压的电压被施加在选中存储单元的可变电阻元件两端，而与可变电阻元件的特性相对应的重置电压被施加在可变电阻元件的两端。这种方法可以防止可变电阻元件的击穿且同时尽可能多地增大处于重置状态的可变电阻元件的电阻值。
图7A至7C示出了根据各种实施方式的开关单元的配置。
参见图7A至7C，第一实施方式710可以是以下情况：其中第一开关单元YSW1和第二开关单元XSW1中的每个包括一个晶体管YT1或XT1；第二实施方式720可以是以下情况：其中第一开关单元YSW1和第二开关单元XSW1中的每个包括两个晶体管YT1A和YT1B或XT1A和XT1B；以及第三实施方式730可以是以下情况：其中第一开关单元YSW1和第二开关单元XSW1中的每个包括三个晶体管YT1A、YT1B和YT1C或XT1A、XT1B和XT1C。即，图7A至图7C分别示出了开关单元包括一个、两个和三个晶体管的情况。然而，在其它实施方式中，开关单元可以包括四个或更多个晶体管。每个晶体管块可以由通过对列地址或行地址译码而产生的选择信号来控制。
根据所述实施方式，耦接到可变电阻元件的两端的晶体管的栅电压可以被调整成：无论可变电阻元件的电阻值的偏差如何，都在可变电阻元件两端施加合适的重置电压。
此外，合适的电压可以被施加在可变电阻元件两端以防止击穿或者处于重置状态的可变电阻元件的电阻值分布的恶化。
基于所公开的技术的以上和其他存储器电路或半导体器件能够用在一系列设备或系统中。图8至图12提供能够实现本文中所公开的存储器电路的设备或系统的一些示例。
图8示出基于所公开的技术的另一种实施方式的微处理器的配置图的示例。
参照图8，微处理器1000可以执行用于控制和协调下面的一系列过程的任务：从各种外部设备接收数据、处理数据、以及将处理结果输出到外部设备。微处理器1000可以包括存储器单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元(诸如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP))。
存储器单元1010是微处理器1000中的储存数据的部件，如处理器寄存器、寄存器等。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行以下功能：暂时储存要由运算单元1020对其执行运算的数据、执行运算的结果数据以及用于运算的执行的数据被储存的地址。
存储器单元1010可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，存储器单元1010可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元中的被选中的电阻式存储单元两端；一个或多个第一开关单元，每个第一开关单元耦接在存取电路与对应的电阻式存储单元的一端之间，以及在写入操作期间当对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，每个第二开关单元耦接在存取电路与对应的电阻式存储单元的另一端之间，以及在写入操作期间当对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以增大存储器单元1010的读取裕度。因此，可以提升微处理器1000的性能。
运算单元1020可以根据控制单元1030对命令译码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储器单元1010、运算单元1020和微处理器1000的外部设备接收信号，执行对命令的提取、译码以及对微处理器1000的信号的输入和输出的控制，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储器单元1040，高速缓冲存储器单元1040可以暂时储存要从外部设备而非存储器单元1010输入的数据或者要被输出到外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以通过总线接口1050与存储器单元1010、运算单元1020和控制单元1030交换数据。
图9是基于所公开的技术的另一种实施方式的处理器的配置图。
参照图9，处理器1100可以通过包括除了微处理器的功能之外的各种功能来改进性能并且实现多功能，所述微处理器执行用于控制和协调下面的一系列过程的任务：从各种外部设备接收数据，处理数据，以及将处理结果输出到外部设备。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储器单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)(诸如，多核处理器、图形处理单元(GPU)和应用处理器(AP))。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储器单元1111、运算单元1112和控制单元1113。
存储器单元1111是处理器1100中的储存数据的部件，如处理器寄存器、寄存器等。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行以下功能：暂时储存要由运算单元1112对其执行运算的数据、执行运算的结果数据以及用于运算的执行的数据被储存的地址。运算单元1112是处理器1100中的执行运算的部件。运算单元1112可以根据控制单元1113对命令译码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储器单元1111、运算单元1112和处理器1100的外部设备接收信号，执行对命令的提取、译码以及对处理器1100的信号的输入和输出的控制，以及执行由程序表示的处理。
高速缓冲存储器单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间在数据处理速度上的差异的部件。高速缓冲存储器单元1120可以包括主储存部1121、次级储存部1122和三级储存部1123。通常，高速缓冲存储器单元1120包括主储存部1121和次级储存部1122，以及在需要高储存容量的情况下可以包括三级储存部1123。根据场合需要，高速缓冲存储器单元1120可以包括更多的储存部。也就是说，高速缓冲存储器单元1120中包括的储存部的数目可以根据设计而改变。主储存部1121、次级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以是最大的。高速缓冲存储器单元1120的主储存部1121、次级储存部1122和三级储存部1123中的至少一种储存部可以包括根据实施方式的上述半导体器件中的一种或多种。例如，高速缓冲存储器单元1120可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元之中的选中电阻式存储单元两端；一个或多个第一开关单元，每个第一开关单元耦接在存取电路与对应的电阻式存储单元的一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，每个第二开关单元耦接在存取电路与对应的电阻式存储单元的另一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以增大高速缓冲存储器单元1120的读取裕度。因而，可以改善处理器1100的性能。
尽管在图9中示出主储存部1121、次级储存部1122和三级储存部1123全部都配置在高速缓冲存储器单元1120的内部，但要注意的是，高速缓冲存储器单元1120的主储存部1121、次级储存部1122和三级储存部1123全部都可以配置在核心单元1110的外部并且可以补偿核心单元1110与外部设备之间在数据处理速度上的差异。同时，要注意的是，高速缓冲存储器单元1120的主储存部1121可以被安置在核心单元1110的内部，而次级储存部1122和三级储存部1123可以被配置在核心单元1110的外部以加强补偿数据处理速度的差异的功能。在另一种实施方式中，主储存部1121和次级储存部1122可以被安置在核心单元1110的内部，而三级储存部1123可以被安置在核心单元1110的外部。总线接口1130是连接核心单元1110、高速缓冲存储器单元1120和外部设备并且允许高效地传输数据的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储器单元1120。多个核心单元1110与高速缓冲存储器单元1120可以直接连接或者通过总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式进行配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储器单元1120的主储存部1121可以与多个核心单元1110的数目对应地配置在每个核心单元1110中，而次级储存部1122和三级储存部1123可以以通过总线接口1130而被共享的方式来配置在多个核心单元1110的外部。主储存部1121的处理速度可以大于次级储存部1122和三级储存部1123的处理速度。在另一种实施方式中，主储存部1121和次级储存部1122可以与多个核心单元1110的数目对应地配置在每个核心单元1110中，而三级储存部1123可以以通过总线接口1130而被共享的方式来配置在多个核心单元1110的外部。根据本实施方式的处理器1100还可以包括：嵌入式存储器单元1140，储存数据；通信模块单元1150，能够以有线或无线方式将数据传输到外部设备以及从外部设备接收数据；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，对处理器1100中准备好的数据或者从外部输入设备输入的数据进行处理并且将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同模块和器件。在这种情况下，被添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储器单元1120交换数据以及彼此交换数据。
嵌入式存储器单元1140不仅可以包括易失性存储器，而且可以包括非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)和具有与上述存储器类似的功能的存储器等。非易失性存储器可以包括只读存储器(ROM)、或非(NOR)闪速存储器、与非(NAND)闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)、诸如通过传输线路来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协议(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)、诸如不通过传输线路来发送和接收数据的各种设备等。
存储器控制单元1160是用来管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制集成设备电路(IDE)、串行高级技术连接(SATA)、小型计算机系统接口(SCSI)、独立盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的设备。
媒体处理单元1170可以对处理器1100中处理的数据或以图像、语音和其他形式从外部输入设备输入的数据进行处理并且将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高保真音频器件(HD音频)、高保真多媒体接口(HDMI)控制器等。
图10是基于所公开的技术的另一种实施方式的系统的配置图。
参照图10，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以进行对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器进行操作的各种电子系统(诸如，计算机、服务器、个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、相机、全球定位系统(GPS)、视频相机、录音机、远程信息处理、视听(AV)系统、智能电视等)。
处理器1210可以对输入的命令译码，并且处理对储存在系统1200中的数据的运算、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是能够在程序被运行时暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据的储存器，并且即使在电源切断时仍能够保存所存储的内容。主存储器件1220可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，主存储器件1220可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元中的选中电阻式存储单元两端；一个或多个第一开关单元，每个第一开关单元耦接在存取电路与对应的电阻式存储单元的一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，每个第二开关单元耦接在存取电路与对应的电阻式存储单元的另一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以增大主存储器件1220的读取裕度。因此，可以改善系统1200的性能。
而且，主存储器件1220还可以包括在电源切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同的是，主存储器件1220可以不包括根据实施方式的半导体器件，但是可以包括在电源切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度慢于主存储器件1220，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述根据实施方式的半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元之中的选中电阻式存储单元两端；一个或多个第一开关单元，每个开关单元耦接在存取电路与对应的电阻式存储单元的一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，每个第二开关单元耦接在存取电路与对应的电阻式存储单元的另一端之间，并且在写入操作期间当对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以增大辅助存储器件1230的读取裕度。因此，可以改善系统1200的性能。
而且，辅助存储器件1230还可以包括数据储存系统(参见图11的附图标记1300)(诸如，使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等)。与此不同的是，辅助存储器件1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(参见图11的附图标记1300)(诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等)。
接口设备1240可以执行本实施方式的系统1200和外部设备之间的命令和数据的交换。接口设备1240可以是小键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。
有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)、诸如通过传输线路来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协议(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)、诸如不通过传输线路来发送和接收数据的各种设备等。
图11是基于所公开的技术的另一种实施方式的数据储存系统的配置图。
参照图11，数据储存系统1300可以包括作为用于储存数据的组件的具有非易失特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型(诸如，硬盘驱动器(HDD)、紧凑式盘只读存储器(CDROM)、数字化通用盘(DVD)、固态盘(SSD)等)，以及卡类型(诸如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等)。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括只读存储器(ROM)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为了此目的，控制器1320可以包括用于执行运算的处理器1321，所述运算用于处理通过接口1330而从数据储存系统1300的外部输入的命令等。
接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与诸如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者可以与类似于上述设备的设备中使用的接口兼容。
在数据储存系统1300是盘类型的情况下，接口1330可以与诸如集成设备电路(IDE)、串行高级技术连接(SATA)、小型计算机系统接口(SCSI)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)等的接口兼容，或者可以与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。暂时储存器件1340能够暂时储存数据，以根据与外部设备、控制器和系统接口的多样性和高性能而在接口1330与储存器件1310之间高效地传送数据。例如，暂时储存器件1340可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元之中的选中电阻式存储单元两端；一个或多个第一开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的另一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以增大暂时储存器件1340的读取裕度。因此，可以改善数据储存系统1300的性能。
图12基于所公开的技术的另一种实施方式的存储系统的配置图。
参照图12，存储系统1400可以包括作为用于储存数据的组件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型(诸如，固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等)。
用于储存数据的存储器1410可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元中的选中电阻式存储单元两端；一个或多个第一开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的另一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以提高存储器1410的读取裕度。因此，可以改善存储系统1400的性能。
而且，根据本实施方式的存储器1410还可以包括具有非易失特性的只读存储器(ROM)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为了此目的，存储器控制器1420可以包括用于执行运算的处理器1421，所述运算用于处理通过接口1430而从存储系统1400的外部输入的命令。
接口1430执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与诸如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者可以与类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440以根据与外部设备、存储器控制器和存储系统接口的多样性和高性能来在接口1430与存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括：一个或多个电阻式存储单元；存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述一个或多个电阻式存储单元中的选中电阻式存储单元两端；一个或多个第一开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第一电压而导通；以及一个或多个第二开关单元，其中的每个耦接在存取电路与对应的电阻式存储单元的另一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于第二电压而导通。由此，可以提高缓冲存储器1440的读取裕度。因此，可以改善存储系统1400的性能。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失特性的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同的是，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失特性的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
图8至图12中的基于根据本文件中公开的存储器件的电子设备或系统的以上示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其他便携式通信设备、平板计算机、笔记本型或膝上型计算机、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信能力的腕表或其他可穿戴设备。
尽管本专利文件包含许多细节，但是这些细节不应被解释为对任何发明的范围或可以要求保护的范围的限制，而是应被解释为可以是针对特定发明的特定实施例的对特征的描述。在分离的实施例的环境下的在本公开中描述的某些特征也能够在单个实施例中组合实现。相反地，在单个实施例的环境下描述的各种特征也能够在多个实施例中分离地实现或者以任何适当的子组合实现。另外，尽管上文将特征描述为以特定组合发挥作用并且甚至因而在最初时要求保护，但是来自要求保护的组合的一个或多个特征在一些情况下能够从该组合去除，并且要求保护的组合可以针对子组合或者子组合的变型。
类似地，尽管操作在附图中以特定顺序示出，但是这不应被理解为需要以所示的特定顺序或者以相继顺序执行这些操作，或者执行所有示出的操作以实现期望的结果。另外，本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了若干实施方式和示例。基于本专利文件中描述和图示的内容能够做出其他实施方式、增强和变型。

Claims (29)

1.一种电子设备，包括半导体存储器单元，
其中，所述半导体存储器单元包括：
一个或多个电阻式存储单元；
存取电路，适用于在写入操作期间将写入电压在第一方向或第二方向上施加在所述电阻式存储单元之中的选中电阻式存储单元两端；
一个或多个第一开关单元，所述一个或多个第一开关中的每个耦接到存取电路和所述电阻式存储单元之中对应的电阻式存储单元的第一端，且安置在存取电路与所述电阻式存储单元之中对应的电阻式存储单元的第一端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有比预定电平高的电平的第一电压而导通；以及
一个或多个第二开关单元，所述一个或多个开关单元中的每个耦接到存取电路和所述电阻式存储单元之中对应的电阻式存储单元的第二端，且安置在存取电路与所述电阻式存储单元之中对应的电阻式存储单元的第二端之间，并且当在写入操作期间对应的电阻式存储单元被选中时响应于具有等于或小于所述预定电平的电平的第二电压而导通。
2.根据权利要求1所述的电子设备，其中，所述电阻式存储单元中的每个包括：
可变电阻元件，根据储存在其中的数据的逻辑值而具有高电阻状态或低电阻状态；以及
选择元件，串联耦接到可变电阻元件。
3.根据权利要求2所述的电子设备，其中，所述预定电平对应于完全导通电平，所述完全导通电平等于写入电压的电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平的和。
4.根据权利要求1所述的电子设备，其中，第一开关单元包括一个或多个第一晶体管，所述一个或多个第一晶体管串联耦接到存取电路和对应的电阻式存储单元的第一端且安置在存取电路与对应的电阻式存储单元的第一端之间；以及
其中，第二开关单元包括一个或多个第二晶体管，所述一个或多个第二晶体管串联耦接到存取电路和对应的电阻式存储单元的第二端且安置在存取电路与对应的电阻式存储单元的第二端之间。
5.根据权利要求2所述的电子设备，其中，可变电阻元件当写入电压在第一方向上施加至其时切换到低电阻状态，以及当写入电压在与第一方向相反的第二方向上施加至其时切换到高电阻状态。
6.根据权利要求2所述的电子设备，其中，所述第二电压具有等于或高于重置电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平之和的电平，
其中，重置电平对应于将可变电阻元件切换到高电阻状态所需的最小电平。
7.根据权利要求1所述的电子设备，其中，存取电路在读取操作期间将读取电压在第一方向上施加在选中电阻式存储单元两端。
8.根据权利要求7所述的电子设备，其中，与选中电阻式存储单元相对应的第一开关单元和第二开关单元在读取操作期间响应于第一电压而导通。
9.根据权利要求1所述的电子设备，其中，当写入电压在第一方向上施加在选中电阻式存储单元两端时，存取电路将写入电压施加到选中电阻式存储单元的第一端，且将接地电压施加到选中电阻式存储单元的第二端，以及
其中，当写入电压在第二方向上施加在选中电阻式存储单元两端时，存取电路将写入电压施加到选中电阻式存储单元的第二端，且将接地电压施加到选中电阻式存储单元的第一端。
10.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，被配置成从微处理器的外部接收包括命令的信号，并且执行对命令的提取、译码或对微处理器的信号的输入或输出的控制；
运算单元，被配置成基于控制单元对命令译码的结果来执行运算；以及
存储器单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或被执行所述运算的数据的地址，
其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的一部分。
11.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，被配置成基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的运算；
高速缓冲存储器单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或被执行所述运算的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储器单元之间，并且被配置成在核心单元与高速缓冲存储器单元之间传输数据，
其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的一部分。
12.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，被配置成对由处理器接收到的命令译码并且控制针对基于对所述命令译码的结果的信息的操作；
辅助存储器件，被配置成储存用于对所述命令译码的程序以及储存所述信息；
主存储器件，被配置成在执行所述程序时调用并储存来自辅助存储器件的所述程序和所述信息，使得处理器能够使用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成执行处理器、辅助存储器件或主存储器件与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的一部分。
13.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存器件，被配置成储存数据并且无论电源如何都保存储存的数据；
控制器，被配置成根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；
暂时储存器件，被配置成暂时储存在储存器件与外部之间交换的数据；以及
接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的一部分。
14.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并且无论电源如何都保存储存的数据；
存储器控制器，被配置成根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；
缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及
接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的一部分。
15.一种电子设备，包括半导体存储器单元，
其中，所述半导体存储器单元包括：
单元阵列，包括布置在多个列与多个行的交点处的多个电阻式存储单元；
存取电路，适用于在写入操作期间将写入电压施加给所述多个列之中的选中列，且在写入操作期间将接地电压施加到所述多个行之中的选中行，或者，在写入操作期间将接地电压施加给选中列且将写入电压施加给选中行；
列选择电路，包括多个第一开关单元，所述多个第一开关单元中的每个耦接到存取电路和所述多个列之中的对应列，且安置在存取电路与所述多个列之中的对应列之间，并且当在写入操作期间对应列被选中时响应于第一电压而导通；以及
行选择电路，包括多个第二开关单元，所述多个第二开关单元中的每个耦接到存取电路和所述多个行中的对应行，且安置在存取电路与所述多个行之中的对应行之间，并且当在写入操作期间对应行被选中时响应于第二电压而导通。
16.根据权利要求15所述的电子设备，其中，第一电压具有比预定电平高的电平，而第二电压具有等于或小于所述预定电平的电平。
17.根据权利要求16所述的电子设备，其中，所述多个电阻式存储单元中的每个包括：
可变电阻元件，根据储存在其中的数据的逻辑值而具有高电阻状态或低电阻状态；以及
选择元件，串联耦接到可变电阻元件。
18.根据权利要求17所述的电子设备，其中，所述预定电平对应于完全导通电平，所述完全导通电平等于写入电压的电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平的和。
19.根据权利要求15所述的电子设备，其中，第一开关单元中的每个包括一个或多个第一晶体管，所述一个或多个第一晶体管串联耦接到存取电路和对应的电阻式存储单元的第一端且安置在存取电路与对应的电阻式存储单元的第一端之间，以及
其中，第二开关单元中的每个包括一个或多个第二晶体管，所述一个或多个第二晶体管串联耦接到存取电路和对应的电阻式存储单元的第二端且安置在存取电路与对应的电阻式存储单元的第二端之间。
20.根据权利要求19所述的电子设备，其中，可变电阻元件在写入电压被施加到所述多个列之中的对应列且接地电压被施加到所述多个行之中的对应行时切换到低电阻状态，以及在接地电压被施加到所述对应列且写入电压被施加到所述对应行时切换到高电阻状态。
21.根据权利要求17所述的电子设备，其中，所述第二电压具有等于或高于重置电平、第二开关单元的阈值电压的电平和选择元件的阈值电压的电平之和的电平，
其中，重置电平对应于将可变电阻元件切换到高电阻状态所需的最小电平。
22.根据权利要求15所述的电子设备，其中，存取电路在读取操作期间将读取电压施加给选中列且将接地电压施加给选中行。
23.根据权利要求22所述的电子设备，其中，在读取操作期间，与选中列相对应的第一开关单元和与选中行相对应的第二开关单元响应于第一电压而导通。
24.根据权利要求15所述的电子设备，其中，所述多个第一开关单元中的每个包括串联耦接的一个或多个第一开关晶体管，
所述多个第二开关单元中的每个包括串联耦接的一个或多个第二开关单元，
第一电压控制所述一个或多个第一开关晶体管来工作在线性区，以及
当包括在对应的电阻式存储单元中的可变电阻元件处于低电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在线性区，以及当包括在对应的电阻式存储单元中的可变电阻元件处于高电阻状态时，第二电压控制所述一个或多个第二开关单元来工作在饱和区。
25.根据权利要求15所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，被配置成从微处理器的外部接收包括命令的信号，并且执行对命令的提取、译码或对微处理器的信号的输入或输出的控制；
运算单元，被配置成基于控制单元对所述命令译码的结果来执行运算；以及
存储器单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或被执行所述运算的数据的地址，
其中，包括可变电阻元件的半导体存储器单元是微处理器中的存储器单元的一部分。
26.根据权利要求15所述的电子设备，还包括处理器，所述处理器包括：
核心单元，被配置成基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的运算；
高速缓冲存储器单元，被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据或被执行所述运算的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储器单元之间，并且被配置成在核心单元与高速缓冲存储器单元之间传输数据，
其中，包括可变电阻元件的半导体存储器单元是处理器中的高速缓冲存储器单元的一部分。
27.根据权利要求15所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，被配置成对由处理器接收到的命令译码并且控制针对基于对所述命令译码的结果的信息的操作；
辅助存储器件，被配置成储存用于对命令译码的程序以及储存所述信息；
主存储器件，被配置成在执行所述程序时调用并储存来自辅助存储器件的所述程序和所述信息，使得处理器能够使用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成执行处理器、辅助存储器件或主存储器件与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是处理系统中的辅助存储器件或主存储器件的一部分。
28.根据权利要求15所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存器件，被配置成储存数据并且无论电源如何都保存储存的数据；
控制器，被配置成根据从外部输入的命令来控制数据到储存器件的输入以及数据从储存器件的输出；
暂时储存器件，被配置成暂时储存在储存器件与外部之间交换的数据；以及
接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是数据储存系统中的储存器件或暂时储存器件的一部分。
29.根据权利要求15所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并且无论电源如何都保存储存的数据；
存储器控制器，被配置成根据从外部输入的命令来控制数据到存储器的输入以及数据从存储器的输出；
缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及
接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，
其中，包括可变电阻元件的半导体存储器单元是存储系统中的存储器或缓冲存储器的一部分。
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