KR20150021376A - 전자 장치 - Google Patents

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KR20150021376A KR20130098655A KR20130098655A KR20150021376A KR 20150021376 A KR20150021376 A KR 20150021376A KR 20130098655 A KR20130098655 A KR 20130098655A KR 20130098655 A KR20130098655 A KR 20130098655A KR 20150021376 A KR20150021376 A KR 20150021376A
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electronic device
unit
processor
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이재연
정성웅
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에스케이하이닉스 주식회사
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Abstract

반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 비트 라인; 소스 라인; 다수의 저항성 메모리 셀 -다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트 라인과 상기 소스 라인 간의 전류 경로를 형성함- ; 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부; 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프; 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다.

Description

전자 장치 {ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 저장된 데이터의 논리 값을 더욱 큰 마진을 가지고 리드할 수 있는 전자 기기를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 비트 라인; 소스 라인; 다수의 저항성 메모리 셀 -다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트 라인과 상기 소스 라인 간의 전류 경로를 형성함- ; 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부; 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프; 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리되 상기 소스 라인의 전압 레벨이 높을수록 저항값이 작아지는 가변 스위치 소자를 포함할 수 있다.
상기 가변 스위치 소자는 PMOS 트랜지스터일 수 있다.
상기 다수의 저항성 메모리 셀 각각은 저장된 데이터의 논리값에 따라 저항값이 변하는 가변저항 소자; 및 상기 가변저항 소자를 통한 상기 비트 라인과 상기 소스 라인 사이의 전류 경로를 형성하기 위한 스위치 소자를 포함할 수 있다.
상기 반도체 메모리는 라이트 동작시에 라이트 데이터의 논리 값에 따라 상기 비트 라인과 상기 소스 라인 중 하나의 라인에 라이트 전류를 공급하는 라이트 전류 공급부; 상기 라이트 동작시에 라이트 데이터가 제1논리값인 경우에 상기 비트 라인으로부터 상기 접지단으로 전류를 흘리는 제1NMOS 트랜지스터; 및 상기 라이트 동작시에 상기 라이트 데이터가 제2논리값인 경우에 상기 소스 라인으로부터 상기 접지단으로 전류를 흘리는 제2NMOS 트랜지스터를 더 포함할 수 있다.
상기 센스 앰프는 상기 비트 라인의 전압과 기준 전압의 레벨을 비교해 상기 리드 데이터를 생성할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 저장된 데이터의 논리값에 따라 저항값이 변하는 가변저항 소자; 및 상기 가변저항 소자에 저장된 데이터를 읽기 위한 리드 동작시에, 상기 가변저항 소자의 일단을 전기적으로 접지하되, 상기 일단의 전압 레벨이 높을수록 저항값이 작아지는 가변 스위치 소자를 포함할 수 있다.
상기 가변 스위치 소자는 PMOS 트랜지스터일 수 있다.
상기 반도체 메모리는 상기 가변저항 소자에 제1데이터를 라이트하는 라이트 동작시에, 상기 가변저항 소자의 일단을 전기적으로 접지하기 위한 제1NMOS 트랜지스터; 및 상기 가변저항 소자에 제2데이터를 라이트하는 라이트 동작시에, 상기 가변저항 소자의 타단을 전기적으로 접지하기 위한 제2NMOS 트랜지스터를 더 포함할 수 있다.
상기 반도체 메모리는 상기 리드 동작시에 상기 가변저항 소자의 타단으로 리드 전류를 공급하는 리드 전류 공급부; 및 상기 리드 동작시에 상기 가변저항 소자의 타단의 전압 레벨을 이용해 리드 데이터를 생성하는 센스 앰프를 더 포함할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 저장된 데이터의 논리 값을 더욱 큰 마진을 가지고 리드할 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예.
도 2a 및 2b는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예.
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 다른 일 예.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예.
도 6은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층(110)과 하부전극으로서의 제2전극층(120), 한 쌍의 자성층인 제1자성층(112)과 제2자성층(122) 및 한 쌍의 자성층(112, 122) 사이에 형성되는 터널 베리어층(130)을 포함한다.
여기에서, 제1자성층(112)은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(122)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(210)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(210)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(210)를 선택하기 위해 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 일단(251)으로부터 타단(252) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층(110)으로부터 하부전극인 제2전극층(120)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(110)의 방향과 고정 자성층인 제2자성층(122)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(210)가 저저항 상태가 되며, 가변 저항 소자(210)가 저저항 상태일 때 가변 저항 소자(210)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(210)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 타단(252)으로부터 일단(251) 방향, 즉 제2전극층(120)으로부터 제1전극층(110)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(112)의 방향과 제2자성층(122)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(210)가 고저항 상태일 때 가변 저항 소자(210)에 '하이'데이터가 저장된 것으로 정의된다.
가변 저항 소자(210)에 저장된 데이터의 논리값은 가변 저항 소자(210)의 저항값에 따라 달라진다. 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 큰 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 쉬워지며, 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 작은 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 어려워져 데이터 판별에 있어서의 오류가 발생할 확률이 높아진다. 그러므로, 가변 저항 소자의 고저항 상태와 저저항 상태의 저항의 저항값 차이가 적더라도 정확하게 가변 저항 소자에 저장된 데이터를 판별할 수 있는 기술이 요구된다.
도 3 내지 도 4는 위에서 설명한 가변 저항 소자를 가지는 메모리 회로(장치)의 실시예들을 도시한다.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다. 도 3에서는 메모리 회로에서 적은 오류를 가지고 가변 저항 소자(301)에 저장된 데이터를 판별하기 위한 원리를 설명하기 위해, 단순화된 형태의 예를 도시했다.
도 3을 참조하면, 메모리 회로는 가변 저항 소자(301), PMOS 트랜지스터(P1), NMOS 트랜지스터들(N1, N2), 리드 전류 공급부(310), 센스 앰프(320), 및 라이트 전류 공급부(330)를 포함할 수 있다.
가변 저항 소자(301)는 저장된 데이터의 논리값에 따라 저항값이 변하는 소자일 수 있다. 예를 들어, 가변 저항 소자(301)에 '로우' 데이터가 저장된 경우에 가변 저항 소자(301)는 저저항 상태를 가지며, 가변 저항 소자(301)에 '하이'데이터가 저장된 경우에 가변 저항 소자(301)는 고저항 상태를 가질 수 있다.
PMOS 트랜지스터(P1)는 리드 동작시에 가변 저항 소자(301)의 일단(B)을 전기적으로 접지할 수 있다. 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)는 라이트 동작시에 가변 저항 소자(301)의 일단(B) 또는 타단(A)을 전기적으로 접지할 수 있다.
리드 전류 공급부(310)는 가변 저항 소자(301)에 저장된 데이터를 판별하기 위한 리드 동작시에 가변 저항 소자(301)의 타단(A)으로 전류를 공급할 수 있다. 리드 전류 공급부(310)는 리드 전류(IRD)를 공급하기 위한 전류원(311)과 전류(IRD)를 가변 저항 소자(301)의 타단(A)으로 전달하기 위한 NMOS트랜지스터(312)를 포함할 수 있다.
센스 앰프(320)는 리드 동작시에 가변 저항 소자(301)의 타단(A)의 전압 레벨과 기준전압(VREF)의 레벨을 이용해 리드 데이터(RD_DATA)를 생성할 수 있다. 상세하게, 센스 앰프(320)는 타단(A)의 전압 레벨이 기준전압(VREF)의 레벨보다 높은 경우에는 리드 데이터(RD_DATA)를 '하이'로 생성하고, 타단(A)의 전압 레벨이 기준전압(VREF)의 레벨보다 낮은 경우에는 리드 데이터(RD_DATA)를 '로우'로 생성할 수 있다.
라이트 전류 공급부(330)는 라이트 동작시에 가변 저항 소자(301)의 일단(B) 또는 타단(A)으로 라이트 전류를 공급할 수 있다. 라이트 전류 공급부(330)는 라이트 전류(IWT)를 공급하기 위한 전류원(331)과 전류(IWT)를 가변 저항 소자(301)의 일단(B) 또는 타단(A)으로 전달하기 위한 NMOS 트랜지스터들(332, 333)을 포함할 수 있다. 라이트 전류 공급부(330)가 라이트 전류(IWT)를 일단(B) 또는 타단(A) 중 어느 단으로 전달할 것인지는 가변 저항 소자(301)에 라이트할 데이터의 논리값에 따라 결정될 수 있다.
이제, 가변 저항 소자(301)에 데이터가 라이트되고 리드되는 동작에 대해 알아보기로 한다.
(1) 가변 저항 소자(301)에 '로우' 데이터를 라이트하는 동작
이 경우에 제1라이트 신호(WE1)가 '하이' 레벨로 활성화되어 트랜지스터들(332, N1)이 턴온되고, 제2라이트 신호(WE2)와 리드 신호(RE)가 '로우' 레벨로 비활성화되어 트랜지스터들(312, P1, 333, N2)이 오프될 수 있다. 가변 저항 소자(301)의 타단으로 전류원(331)의 라이트 전류(IWT)가 공급되고 가변 저항 소자(301)의 일단(B)은 접지된다. 즉, 가변 저항 소자(301)의 타단(A)으로부터 일단(B) 방향으로 라이트 전류(IWT)가 흐른다. 그러므로, 가변 저항 소자(301)는 저저항 상태, 즉 '로우'데이터가 저장된 상태, 를 가질 수 있다.
(2) 가변 저항 소자(301)에 '하이'데이터를 라이트하는 동작
이 경우에 제2라이트 신호(WE2)가 '하이'레벨로 활성화되어 트랜지스터들(333, N2)이 턴온되고, 제1라이트 신호(WE1)와 리드 신호(RE)가 '로우' 레벨로 비활성화되어 트랜지스터들(312, P1, 332, N1)이 오프될 수 있다. 가변 저항 소자(301)의 일단(B)으로 전류원(331)의 라이트 전류(IWT)가 공급되고 가변 저항 소자(301)의 타단(A)은 접지된다. 즉, 가변 저항 소자(301)의 일단(B)으로부터 타단(A) 방향으로 라이트 전류(IWT)가 흐른다. 그러므로, 가변 저항 소자(301)는 고저항 상태, 즉 '하이' 데이터가 저장된 상태, 를 가질 수 있다.
(3) 가변 저항 소자(301)에 저장된 데이터를 리드하는 동작
이 경우에 리드 신호(RE)가 '하이'레벨로 활성화되고 반전된 리드 신호(REB)가 '로우'레벨로 활성화되어 트랜지스터들(312, P1)이 턴온되고, 제1라이트 신호(WE1)와 제2라이트 신호(WE2)가 '로우' 레벨로 비활성화되어 트랜지스터들(332, 333, N1, N2)이 오프될 수 있다. 가변 저항 소자(301)의 타단(A)으로 전류원(311)의 리드 전류(IRD)가 공급되고 일단(B)은 PMOS 트랜지스터(P1)에 의해 접지될 수 있다. 그러므로, 가변 저항 소자(301)가 고저항 값을 가지면 가변 저항 소자(301)의 타단(A)이 높은 전압 레벨을 가지고, 가변 저항 소자(301)가 저저항 값을 가지면 가변 저항 소자(301)의 타단(A)이 낮은 전압 레벨을 가질 수 있다. 그리고, 센스 앰프(320)는 가변 저항 소자(301)의 타단(A)의 전압 레벨을 기준전압(VREF)과 비교해 리드 데이터(RD_DATA)를 생성할 수 있다.
리드 동작시 가변 저항 소자(301)의 일단(B)이 PMOS 트랜지스터(P1)를 통해 접지되는 것은 센스 앰프(320)가 감지하는 고저항/저저항의 비를 높여주는 역할을 수행할 수 있다. 가변 저항 소자(301)가 고저항의 값을 가지는 경우에 가변 저항 소자(301)에 의한 전압 강하(voltage drop)가 커지므로 일단(B)의 전압 레벨은 상대적으로 낮아진다. 이는 PMOS 트랜지스터(P1)의 VGS 값에 영향을 줘 PMOS 트랜지스터(P1)가 턴온되기 힘든 조건, 즉 PMOS 트랜지스터(P1)의 저항값을 높이는 조건,을 만들게 된다. 반대로, 가변 저항 소자(301)가 저저항의 값을 가지는 경우에 가변 저항 소자(301)에 의한 전압 강하가 작아지므로 일단(B)의 전압 레벨은 상대적으로 높아진다. 이는 PMOS 트랜지스터(P1)의 VGS 값에 영향을 줘 PMOS 트랜지스터(P1)가 턴온되기 쉬운 조건, 즉 PMOS 트랜지스터(P1)의 저항값을 낮추는 조건,을 만들게 된다. 요약하면, 가변 저항 소자(301)가 고저항 값을 가지는 경우에 PMOS 트랜지스터(P1)도 고저항 값을 가지며, 가변 저항 소자(301)가 저저항 값을 가지는 경우에 PMOS 트랜지스터(P1)도 저저항 값을 가지므로, 센스 앰프(320)의 동작 정확성을 높이게 된다.
센스 앰프(320)가 감지하는 고저항/저저항의 비는 PMOS 트랜지스터(P1)가 없는 경우에는 하기의 수학식 1과 같아지고, PMOS 트랜지스터(P1)가 있는 경우에는 하기의 수학식 2와 같아진다.
[수학식 1]
H/L ratio (without P1) = High_R_301 / Low_R_301
여기서, High_R_301은 가변 저항 소자(301)의 고저항 값, Low_R_301은 가변 저항 소자(301)의 저저항 값임.
[수학식 2]
H/L ratio (with P1) = (High_R_301 + High_R_P1) / (Low_R_301 + Low_R_P1)
여기서, High_R_P1은 PMOS 트랜지스터(P1)의 고저항 값, Low_R_P1은 PMOS 트랜지스터(P1)의 저저항 값임.
수학식 1과 수학식 2를 비교하면, 리드 동작시 PMOS 트랜지스터(P1)를 이용해 가변 저항 소자(301)를 접지시키는 것에 의해 센스 앰프(320)가 감지하는 고저항/저저항의 비를 높여줄 수 있다는 것을 확인할 수 있다. 고저항/저저항의 비가 높아지면 센스 앰프(320)의 센싱 마진이 높아지고, 리드 동작의 정확성을 향상시킬 수 있다. 도 3에서는 리드 동작시에 가변 저항 소자(301)를 접지시키는 소자로 PMOS 트랜지스터(P1)를 사용한 것을 예시했지만, 일단(B)의 전압 레벨이 높을수록 자신의 저항값이 작아지는 특성을 갖는 스위치 소자가 PMOS 트랜지스터(P1)를 대체할 수도 있다.
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 다른 일 예이다. 도 4에서는 다수개의 가변 저항 소자가 어레이의 형태로 배열된 예를 도시했다.
도 4를 참조하면, 메모리 회로는, 비트 라인(BL), 소스 라인(SL), 저항성 메모리 셀들(410_1~410_N), 리드 전류 공급부(310), 센스 앰프(320), 라이트 전류 공급부(330), PMOS 트랜지스터(P1) 및 NMOS 트랜지스터들(N1, N2)을 포함할 수 있다.
저항성 메모리 셀들(410_1~410_N)은 비트 라인(BL)과 소스 라인(SL) 사이에 연결된다. 저항성 메모리 셀들(410_1~410_N) 각각은 가변 저항 소자(R1~RN)와 스위치 소자(T1~TN)를 포함한다. 가변 저항 소자(301)는 저장된 데이터의 논리값에 따라 저항값이 변하는 소자일 수 있다. 예를 들어, 가변 저항 소자(301)에 '로우'데이터가 저장된 경우에 가변 저항 소자(301)는 저저항 상태를 가지며, 가변 저항 소자(301)에 '하이'데이터가 저장된 경우에 가변 저항 소자(301)는 고저항 상태를 가질 수 있다. 스위치 소자(T1~TN)는 턴온시에 가변 저항 소자(R1~RN)를 통한 비트 라인(BL)과 소스 라인(SL) 간의 전류 경로를 형성할 수 있다. 스위치 소자(T1~TN)는 워드 라인(WL1~WLN)의 제어를 받아 온/오프 될 수 있다. 리드 동작 또는 라이트 동작 시에 워드 라인들(WL1~WLN) 중 하나의 워드 라인이 활성화되며, 메모리 셀들(410_1~410_N) 중 활성화된 워드 라인에 대응하는 메모리 셀이 비트 라인(BL)과 소스 라인(SL)을 전기적으로 연결할 수 있다. 활성화된 워드라인에 대응하는 메모리 셀을 선택된 메모리 셀이라고 한다.
리드 전류 공급부(310)는 메모리 셀들(410_1~410_N) 중 선택된 메모리 셀에 저장된 데이터를 판별하기 위한 리드 동작시에 비트 라인(BL)으로 전류를 공급할 수 있다. 리드 전류 공급부(310)는 리드 전류(IRD)를 공급하기 위한 전류원(311)과 전류(IRD)를 비트 라인(BL)으로 전달하기 위한 NMOS 트랜지스터(312)를 포함할 수 있다.
센스 앰프(320)는 리드 동작시에 비트 라인(BL)의 전압 레벨과 기준전압(VREF)의 전압 레벨을 이용해 리드 데이터(RD_DATA)를 생성할 수 있다. 상세하게, 센스 앰프(320)는 NMOS 트랜지스터(312)를 통해 전달된 비트 라인(BL)의 전압 레벨이 기준 전압(VREF)의 레벨보다 높은 경우에는 리드 데이터(RD_DATA)를 '하이'로 생성하고, 반대의 경우에는 리드 데이터(RD_DATA)를 '로우'로 생성할 수 있다.
라이트 전류 공급부(330)는 라이트 동작시에 소스 라인(SL) 또는 비트 라인(BL)으로 라이트 전류(IWT)를 공급할 수 있다. 라이트 전류 공급부(330)는 라이트 전류(IWT)를 공급하기 위한 전류원(331)과 전류(IWT)를 소스 라인(SL) 또는 비트 라인(BL)으로 전달하기 위한 NMOS 트랜지스터들(332, 333)을 포함할 수 있다. 라이트 전류 공급부(330)가 라이트 전류(IWT)를 소스 라인(SL)과 비트 라인(BL) 중 어느 라인으로 전달할 것인지는 선택된 메모리 셀에 라이트할 데이터의 논리값에 따라 결정될 수 있다.
도 4의 메모리 회로에서 데이터를 라이트하고 리드 하는 동작은 도 3의 메모리 회로에서와 동일한 방식으로 이루어질 수 있다. 다만, 도 4의 메모리 회로에서는 다수의 메모리 셀들(410_1~410_N) 중 선택된 메모리 셀 내부의 저항성 메모리 소자에 데이터가 라이트되고 리드된다는 점만이 도 3과 다르다. 도 4에서도 리드 동작시에 선택된 저항성 메모리 소자의 일단(SL)이 PMOS 트랜지스터(P1)에 의해 접지되므로, 센스 앰프(320)가 감지하는 고저항/저저항의 비가 수학식 2와 동일하게 될 수 있다. 즉, 리드 동작의 대상이 되는 저항성 메모리 소자의 일단을 PMOS 트랜지스터(P1)에 의해 접지시키는 것에 의해, 센스 앰프(320)의 센싱 마진을 높이고 리드 동작의 정확성을 향상시킬 수 있다.
도 4에서는 메모리 셀들(410_1~410_N)이 하나의 컬럼(column, 비트 라인과 소스 라인 쌍이 하나의 컬럼을 형성)과 다수의 로우(row, 하나의 워드라인이 하나의 로우를 형성)로 배열되는 것을 예시하였지만, 메모리 셀들이 수십~수백개의 로우와 수십~수백개의 컬럼으로 배열될 수 있음은 당연하다. 또한, 다수의 컬럼 중 하나 또는 그 이상의 컬럼을 선택하기 위해 스위치 소자들이 추가될 수도 있다.
전술한 실시예들의 메모리 회로(장치)는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9는 전술한 실시예들의 메모리 회로를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 동작 안정성을 증가시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 캐시 메모리부(1120)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 프로세서(1100)의 동작 안정성을 증가시킬 수 있다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 시스템(1200)의 동작 안정성을 증가시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 시스템(1200)의 동작 안정성을 증가시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 안정성을 증가시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 메모리(1410)의 동작 안정성을 증가시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 비트 라인, 소스 라인, 다수의 저항성 메모리 셀(다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트라인과 상기 소스 라인 간의 전류 경로를 형성함), 리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부, 상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프, 및 상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리는 PMOS 트랜지스터를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 리드 동작의 마진 및 정확도를 높일 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 안정성을 증가시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
301: 가변 저항 소자 P1: PMOS 트랜지스터
N1, N2: NMOS 트랜지스터들 310: 리드 전류 공급부
320: 센스 앰프 330: 라이트 전류 공급부

Claims (19)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    비트 라인;
    소스 라인;
    다수의 저항성 메모리 셀 -다수의 저항성 메모리 셀 중 선택된 메모리 셀은 상기 비트 라인과 상기 소스 라인 간의 전류 경로를 형성함- ;
    리드 동작시에 상기 비트 라인으로 리드 전류를 공급하는 리드 전류 공급부;
    상기 리드 동작시에 상기 비트 라인의 전압 레벨에 응답해 리드 데이터를 생성하는 센스 앰프; 및
    상기 리드 동작시에 상기 소스 라인으로부터 접지단으로 전류를 흘리되 상기 소스 라인의 전압 레벨이 높을수록 저항값이 작아지는 가변 스위치 소자를 포함하는
    전자 장치.
  2. 제 1항에 있어서,
    상기 가변 스위치 소자는 PMOS 트랜지스터인
    전자 장치.
  3. 제 1항에 있어서,
    상기 다수의 저항성 메모리 셀 각각은
    저장된 데이터의 논리값에 따라 저항값이 변하는 가변저항 소자; 및
    상기 가변저항 소자를 통한 상기 비트 라인과 상기 소스 라인 사이의 전류 경로를 형성하기 위한 스위치 소자를 포함하는
    전자 장치.
  4. 제 1항에 있어서,
    상기 반도체 메모리는
    라이트 동작시에 라이트 데이터의 논리 값에 따라 상기 비트 라인과 상기 소스 라인 중 하나의 라인에 라이트 전류를 공급하는 라이트 전류 공급부;
    상기 라이트 동작시에 라이트 데이터가 제1논리값인 경우에 상기 비트 라인으로부터 상기 접지단으로 전류를 흘리는 제1NMOS 트랜지스터; 및
    상기 라이트 동작시에 상기 라이트 데이터가 제2논리값인 경우에 상기 소스 라인으로부터 상기 접지단으로 전류를 흘리는 제2NMOS 트랜지스터를 더 포함하는
    전자 장치.
  5. 제 1항에 있어서,
    상기 센스 앰프는 상기 비트 라인의 전압과 기준 전압의 레벨을 비교해 상기 리드 데이터를 생성하는
    전자 장치.
  6. 제 1항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  7. 제 1항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  8. 제 1항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  9. 제 1항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  10. 제 1항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  11. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는
    저장된 데이터의 논리값에 따라 저항값이 변하는 가변저항 소자; 및
    상기 가변저항 소자에 저장된 데이터를 읽기 위한 리드 동작시에, 상기 가변저항 소자의 일단을 전기적으로 접지하되, 상기 일단의 전압 레벨이 높을수록 저항값이 작아지는 가변 스위치 소자
    를 포함하는 전자 장치.
  12. 제 11항에 있어서,
    상기 가변 스위치 소자는 PMOS 트랜지스터인
    전자 장치.
  13. 제 11항에 있어서,
    상기 반도체 메모리는
    상기 가변저항 소자에 제1데이터를 라이트하는 라이트 동작시에, 상기 가변저항 소자의 일단을 전기적으로 접지하기 위한 제1NMOS 트랜지스터; 및
    상기 가변저항 소자에 제2데이터를 라이트하는 라이트 동작시에, 상기 가변저항 소자의 타단을 전기적으로 접지하기 위한 제2NMOS 트랜지스터를 더 포함하는
    전자 장치.
  14. 제 11항에 있어서,
    상기 반도체 메모리는
    상기 리드 동작시에 상기 가변저항 소자의 타단으로 리드 전류를 공급하는 리드 전류 공급부; 및
    상기 리드 동작시에 상기 가변저항 소자의 타단의 전압 레벨을 이용해 리드 데이터를 생성하는 센스 앰프를 더 포함하는
    전자 장치.
  15. 제 11항에 있어서,
    상기 전자 장치는 마이크로 프로세서를 더 포함하고,
    상기 마이크로 프로세서는
    상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  16. 제 11항에 있어서,
    상기 전자 장치는 프로세서를 더 포함하고,
    상기 프로세서는
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  17. 제 11항에 있어서,
    상기 전자 장치는 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  18. 제 11항에 있어서,
    상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  19. 제 11항에 있어서,
    상기 전자 장치는 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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