TWI548203B - 電壓產生器以及振盪裝置與操作方法 - Google Patents

電壓產生器以及振盪裝置與操作方法 Download PDF

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Description

電壓產生器以及振盪裝置與操作方法
本發明是有關於一種電子裝置及其操作方法，且特別是有關於一種電壓產生器以及振盪裝置與其操作方法。
壓控振盪器(voltage-controlled oscillator,VCO)是一種以輸入電壓控制振盪頻率的電子振盪電路。壓控振盪器的振盪頻率會隨著輸入電壓的不同準位而改變。然而，在習知壓控振盪器失去操作電能時，已調校好的相關設定參數(例如振盪頻率等)將會佚失。在習知壓控振盪器重新啟動(重新上電)後，使用者(或系統)必須重新微調設定壓控振盪器的振盪頻率。
本發明實施例提供一種振盪裝置，其包括至少一非揮發性記憶體、一電壓產生器以及一壓控振盪電路。電壓產生器使用非揮發性記憶體所提供的非揮發性電阻值來產生偏壓。壓控振盪 電路耦接至該電壓產生器，用以根據該偏壓來產生對應的振盪頻率。
本發明實施例提供一種電壓產生器，其包括電流源以及 非揮發性記憶體。所述非揮發性記憶體的第一端與第二端分別耦接至所述電流源與低位準電壓，其中所述非揮發性記憶體透過編程的方式而具有非揮發性電阻值，並透過該非揮發性電阻值與該電流源提供偏壓。
本發明實施例提供一種壓控振盪電路的操作方法，其包 括：藉由至少一非揮發性記憶體來提供非揮發性電阻值；藉由所述非揮發性電阻值產生偏壓給所述壓控振盪電路；以及設定所述非揮發性記憶體的所述非揮發性電阻值以調整所述偏壓，進而控制所述壓控振盪電路根據所述偏壓來產生對應的振盪頻率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
60‧‧‧電阻式非揮發性記憶胞
200、300、900‧‧‧振盪裝置
210、310、910‧‧‧電壓產生器
250、350、950‧‧‧壓控振盪電路
311‧‧‧電流源
313‧‧‧非揮發性記憶體
651‧‧‧切換單元
652‧‧‧程式化單元
653‧‧‧阻抗輸出單元
951、925‧‧‧PMOS電晶體
953‧‧‧NMOS電晶體
Data‧‧‧資料訊號
314、511、531‧‧‧反閘
315‧‧‧開關
316‧‧‧電容
512~515、521~522、532~533‧‧‧電晶體
600‧‧‧電阻式非揮發性記憶電路
610‧‧‧電阻式記憶元件
650‧‧‧控制電路
Data[n]‧‧‧資料訊號的其中一個對應位元
Iref‧‧‧參考電流
Progm‧‧‧程式化訊號
Vctrl‧‧‧偏壓
VDD‧‧‧系統電壓
Vpp‧‧‧程式化電壓
VSS‧‧‧低位準電壓
圖1是根據本發明一實施例說明一種振盪裝置的電路方塊示意圖。
圖2是依照本發明的另一實施例的一種振盪裝置的電路方塊示意圖。
圖3是本發明的一實施例說明圖2所使用的壓控震盪電路的 電路示意圖。
圖4是依照本發明的另一實施例的一種振盪裝置的電路方塊示意圖。
圖5是依照本發明的一實施例說明圖4所示電阻式非揮發性記憶電路的電路結構示意圖。
圖6是依照本發明的另一實施例說明圖2或圖4所示非揮發性記憶體內部電阻式非揮發性記憶電路的排列樣式示意圖。
圖7是依照本發明的又一實施例說明圖2或圖4所示非揮發性記憶體內部電阻式非揮發性記憶電路的排列樣式示意圖。
圖8是依照本發明的再一實施例說明圖2或圖4所示非揮發性記憶體內部電阻式非揮發性記憶電路的排列樣式示意圖。
圖9是依照本發明另一實施例說明振盪裝置的電路示意圖。
圖10是依照本發明的一實施例的一種壓控振盪電路的操作方法的流程示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似 部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是根據本發明一實施例說明一種振盪裝置200的電路方塊示意圖。如圖1所示，振盪裝置200可包括電壓產生器210以及壓控振盪電路250。在此實施例中，壓控振盪電路250的控制電壓值乃是藉由電壓產生器210而產生。電壓產生器210可使用至少一非揮發性記憶體(non-volatile memory,NVM)所提供的非揮發性電阻值來產生偏壓(控制電壓值)。電壓產生器210內的非揮發性記憶體可為電阻式隨機存取記憶體(resistive random access memory,RRAM)、相變式隨機存取記憶體(phase-change random access memory,PCRAM)或其他可實現本發明實施例的記憶體。
在所述控制電壓值的作用下，壓控振盪電路250可以根據該偏壓而振盪於特定頻率。為方便調整壓控震盪電路250的振盪頻率，電壓產生器210可提供調整機制來調整控制電壓值，以及利用控制電壓值對應調整壓控振盪電路250的振盪頻率。例如，電壓產生器210內的非揮發性記憶體可以透過編程(program)的方式依據數位訊號而決定該非揮發性電阻值，並透過該非揮發性電阻值與一電流源提供該偏壓給壓控振盪電路250。在振盪裝置200失去操作電能時，電壓產生器210內的非揮發性記憶體可以保持所述調整機制的相關設定參數。在振盪裝置200重新啟動(例如重新上電)後，使用者(或系統)不須重新微調設定電壓產生器210。
圖2是根據本發明另一實施例的振盪裝置300的示意圖。圖2所示實施例可以參照圖1的相關說明而類推之。如圖2所示，振盪裝置300可包括電壓產生器310以及壓控振盪電路350。電壓產生器310可使用非揮發性記憶體313所提供的非揮發性電阻值Rout來產生偏壓Vctrl給壓控振盪電路350。非揮發性記憶體313可以透過編程(program)的方式而具有非揮發性電阻值Rout。例如，非揮發性記憶體313可以依據數位訊號而進行編程(program)，以決定該非揮發性電阻值Rout。
以圖2所示實施方式為例，電壓產生器310包括電流源311以及非揮發性記憶體313。電流源311耦接於系統電壓VDD與非揮發性記憶體313的第一端之間，而非揮發性記憶體313的第二端耦接至低位準電壓VSS(例如接地電壓)。電流源311所提供的參考電流Iref可以從非揮發性記憶體313的第一端流向非揮發性記憶體313的第二端。由於非揮發性記憶體313的第一端與第二端之間具有非揮發性電阻值Rout，所以所述參考電流Iref可在非揮發性記憶體313的第一端形成偏壓Vctrl，其中偏壓Vctrl=Iref*Rout。因此，非揮發性記憶體313的第一端可以提供偏壓Vctrl以控制壓控振盪電路350的振盪頻率。因此，非揮發性記憶體313可以透過非揮發性電阻值Rout與電流源311提供對應的偏壓Vctrl，以控制壓控振盪電路350的振盪頻率。
非揮發性記憶體313可以任何方式實現之。例如，在一些實施例中，非揮發性記憶體313可以包括一個或多個電阻式非 揮發性記憶胞。這些電阻式非揮發性記憶胞耦接於非揮發性記憶體313的第一端與第二端之間，藉以共同提供非揮發性電阻值Rout。
無論如何，電壓產生器310不應受限於圖2所示實施例。例如，在其他實施例中，所述電流源311可以改耦接於低位準電壓VSS(例如接地電壓)與非揮發性記憶體313的第二端之間，而非揮發性記憶體313的第一端耦接至系統電壓VDD。因此，非揮發性記憶體313的第二端可以提供偏壓Vctrl給壓控振盪電路350。
請參照圖2，壓控振盪電路350耦接至電壓產生器310，用以根據偏壓Vctrl來產生對應的振盪頻率。偏壓Vctrl響應於非揮發性記憶體313的非揮發性電阻值Rout。換句話說，當調整非揮發性記憶體313的非揮發性電阻值Rout時，便可對應的改變壓控振盪電路350的振盪頻率。在振盪裝置300失去操作電能時，非揮發性記憶體313的阻態(非揮發性電阻值Rout)不會佚失。在振盪裝置300重新啟動(例如重新上電)後，非揮發性記憶體313可以依據非揮發性電阻值Rout重新產生並提供偏壓Vctrl給壓控振盪電路350。再者，由於非揮發性記憶體313的阻態(非揮發性電阻值Rout)可以被使用者(或系統)依照應用需求來對應設定，因此振盪裝置300所輸出的振盪頻率具有可程式化特性。
在圖2所示實施例中，壓控震盪電路350可以是具有環式振盪器(ring oscillator)或各種其他類型的壓控振盪器，在此不加 以限制。環式振盪器是一種利用多級延遲緩衝器(delay cell)來組成的回授網路，不具穩態。環式振盪器是由奇數個反相器(inverter)首尾相接。例如，圖3是依照本發明一實施例說明圖2所使用的壓控震盪電路350的電路示意圖。圖3所示實施例是採用七個互補式金氧半反相器(CMOS inverter)相互串聯而構成的環式振盪器，然而在此不對反相器的數量以及種類加以限制。相較於使用電感與電容來實施的LC振盪器，環式振盪器具有體積較小而利於微縮化的特性。環式振盪器的振盪頻率則是根據巴克豪森準則(Barkhausen Criteria)來決定，此準則是本發明所屬技術領域具有通常知識者所能知悉，在此不再贅述。
圖4是根據本發明另一實施例的電壓產生器310以及壓控振盪電路350的示意圖。圖4所示實施例可以參照圖2的相關說明而類推之。圖4所示實施例中電壓產生器310還包括反閘314、開關315與電容316。反閘314具有輸入端與輸出端。請參照圖4，反閘314的所述輸入端接收程式化訊號Progm。開關315具有控制端、第一端與第二端。開關315可以任何方式實現之。例如，在本實施例中，開關315可以是N型金屬氧化物半導體(N-type Metal Oxide Semiconductor,NMOS)電晶體。在其他實施例中，開關315可以是P型金屬氧化物半導體(P-type Metal Oxide Semiconductor,PMOS)電晶體、傳輸閘(transmission gate)或是其他開關元件\電路。開關315的所述控制端耦接至反閘314的所述輸出端，開關315的所述第一端耦接至所述非揮發性記憶體313 的所述第一端以接收所述偏壓Vctrl，開關315的所述第二端耦接至所述壓控振盪電路350的輸入端。電容316耦接於開關315的所述第二端與低位準電壓VSS(例如接地電壓)之間。在電壓產生器310的正常操作期間，開關315為導通以便將非揮發性記憶體313所提供的偏壓Vctrl傳輸至電容316與壓控振盪電路350。 在電壓產生器310的非正常操作期間(例如在程式化期間)，開關315為截止，此時由電容316維持壓控振盪電路350的偏壓。開關315的截止可以避免在非正常操作期間的偏壓Vctrl去影響到壓控振盪電路350的輸出頻率。
如圖4所示，在本實施例中，非揮發性記憶體313可包括一個或多個電阻式非揮發性記憶胞60。圖4所示實施例雖繪示三個電阻式非揮發性記憶胞60相互並聯，然而在其他實施例中，電阻式非揮發性記憶胞60的數量與連接方式不應受限於圖4的相關說明。電阻式非揮發性記憶胞60的數量與連接方式可以視實際產品的設計需求來決定。耦接於非揮發性記憶體313的第一端與第二端之間的一個或多個電阻式非揮發性記憶胞60可以共同提供非揮發性電阻值Rout。
每一個電阻式非揮發性記憶胞60各自包括至少一個電阻式非揮發性記憶電路600，其中電阻式非揮發性記憶電路600耦接於所屬電阻式非揮發性記憶胞60的第一端與第二端之間，如圖4所示。這些電阻式非揮發性記憶胞60的電阻式非揮發性記憶電路600的數量互不相同。在其他實施例中，這些電阻式非揮發性記憶 胞60的電阻式非揮發性記憶電路600的數量互為相同。電阻式非揮發性記憶胞60以及在電阻式非揮發性記憶胞60內的電阻式非揮發性記憶電路600的數量與連接方式可以視實際產品的設計需求而定，在此不加以限制。例如，非揮發性記憶體313內的電阻式非揮發性記憶胞60可以相互串聯、相互並聯或是其他的串聯與並聯的各種組合，以及電阻式非揮發性記憶胞60內部的多個電阻式非揮發性記憶電路600可以相互串聯、相互並聯或是其他的串聯與並聯的各種組合，藉以提供非揮發性記憶體313的非揮發性電阻值Rout。電阻式非揮發性記憶電路600的實現範例容後詳述。
多個電阻式非揮發性記憶胞60可相互並聯於非揮發性記憶體313的第一端與第二端之間，例如圖4所示，三個相互並聯的電阻式非揮發性記憶胞60可分別具有一、二與四個電阻式非揮發性記憶電路600，形成一種二進位的加權配置。在本發明另一實施例中，多個電阻式非揮發性記憶胞60亦可相互串聯於非揮發性記憶體313的第一端與第二端之間(例如圖7所示，容後說明)。
非揮發性記憶體313可根據資料訊號Data、程式化電壓Vpp以及程式化訊號Progm的輸入，分別設定/調整各電阻式非揮發性記憶電路600的阻抗，來改變非揮發性記憶體313的非揮發性電阻值Rout，進而改變壓控振盪電路350的振盪頻率。例如，假設圖4所示資料訊號Data為三位元訊號，其中資料訊號Data的第一位元可被傳輸至第一個電阻式非揮發性記憶胞60的各電阻式非揮發性記憶電路600，資料訊號Data的第二位元可被傳輸至第二 個電阻式非揮發性記憶胞60的各電阻式非揮發性記憶電路600，以及資料訊號Data的第三位元可被傳輸至第三個電阻式非揮發性記憶胞60的各電阻式非揮發性記憶電路600。當程式化訊號Progm為第一邏輯準位(例如邏輯「0」，表示電壓產生器310操作在正常操作期間)時，電阻式非揮發性記憶電路600的程式化(programing)操作被禁能(disable)。當程式化訊號Progm為第二邏輯準位(例如邏輯「1」，表示電壓產生器310操作在程式化期間)時，每一個電阻式非揮發性記憶電路600可以各自依照資料訊號Data的對應位元而被設定為「低阻態」或被重設為「高阻態」。所述「低阻態」的阻值為大於0歐姆，而所述「高阻態」的阻值為大於「低阻態」的阻值。
圖5是根據本發明一實施例說明圖4所示電阻式非揮發性記憶電路600的示意圖。請參照圖5，電阻式非揮發性記憶胞60的電阻式非揮發性記憶電路600包含至少一電阻式記憶元件610以及控制電路650。電阻式記憶元件610可具有第一端及第二端。控制電路650耦接至電阻式記憶元件610的第一端與第二端，用以選擇性地於程式化期間將程式化電壓Vpp傳輸至電阻式記憶元件610的第一端或第二端，或者是選擇性地於正常操作期間使電阻式記憶元件610的第一端及第二端分別耦接至電阻式非揮發性記憶電路600的第一端(端點A)及第二端(端點B)。
上述電阻式記憶元件610可以視設計需求而以任何方式實現之。例如，電阻式記憶元件610包含下電極、可變電阻體與 上電極，其中可變電阻體配置於下電極與上電極之間。所述下電極材料可以是釔鋇銅氧化物YBa2Cu3O7(YBCO)膜，或是氮化鈦(TiN)，或是包含選自錳、鐵、鎳、鈷、鈦、銅、釩、矽中之元素之氧化物、氮化物、氧氮化物或前述之組合(例如鈦(Ti)、二氧化矽(SiO2)、矽(Si)等)。所述可變電阻體材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-XCaXMnO3(PCMO)膜，或是ZnSe-Ge異質構造，或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物(例如二氧化鉿(HfO2)薄膜)。所述上電極材料可以是濺鍍所沉積的Ag膜，或是氮化鈦(TiN)。隨著上電極、可變電阻體與下電極的材質及/或製程條件的改變，電阻式記憶元件610的電阻值以及閾電壓(clamp voltage)會有所不同。藉由調整電阻式記憶元件610的上電極與下電極之間的電壓方向與電壓大小，可以改變電阻式記憶元件610的阻態，進而調整電阻式非揮發性記憶電路600的非揮發性阻抗值。
在程式化期間，若控制電路650將程式化電壓Vpp(大於電阻式記憶元件610的閾電壓)傳輸至電阻式記憶元件610的上電極，而將低位準電壓VSS(例如接地電壓)傳輸至電阻式記憶元件610的下電極，則電阻式記憶元件610會發生「設定(set)」操作，使得電阻式記憶元件610的阻態改變為低阻態。所述低阻態的電阻值為大於數百歐姆(例如數KΩ)。或者在程式化期間，若控制電路650將程式化電壓Vpp傳輸至電阻式記憶元件610的下電極，而將低位準電壓VSS(例如接地電壓)傳輸至電阻式記憶 元件610的上電極，則電阻式記憶元件610會發生「重置(reset)」操作，使得電阻式記憶元件610的阻態改變為高阻態。所述高阻態的電阻值為大於低阻態阻值的數十倍以上(例如10K~100MΩ)。
然而在不同實施例中，電阻式記憶元件610的操作條件可能會有不同。例如在另一些實施例中，若控制電路650將程式化電壓Vpp傳輸至電阻式記憶元件610的上電極，而將低位準電壓VSS(例如接地電壓)傳輸至電阻式記憶元件610的下電極，則電阻式記憶元件610的阻態可能被改變為「高阻態」。若控制電路650將程式化電壓Vpp傳輸至電阻式記憶元件610的下電極，而將低位準電壓VSS傳輸至電阻式記憶元件610的上電極，則電阻式記憶元件610可能被改變為「低阻態」。
如圖5所示，其中控制電路650包括切換單元651、程式化單元652以及阻抗輸出單元653。切換單元651可根據資料訊號Data的其中一個對應位元Data[n]而選擇性地將程式化電壓Vpp傳輸至切換單元651的第一端，且將低位準電壓VSS(例如接地電壓或是其他固定電壓)傳輸至切換單元651的第二端。或者，切換單元651也可根據對應位元Data[n]而選擇性地將程式化電壓Vpp傳輸至切換單元651的第二端，且將低位準電壓VSS傳輸至切換單元651的第一端。程式化單元652耦接至電阻式記憶元件610的第一端與第二端，以及耦接至切換單元651的第一端與第二端。程式化單元652可根據程式化訊號Progm選擇性地於程式化期間將切換單元651的第一端與第二端分別耦接至電阻式記憶元 件610的第一端與第二端，或者是選擇性地於正常操作期間斷開電阻式記憶元件610與切換單元651之間的電性連接。
阻抗輸出單元653耦接於電阻式非揮發性記憶電路600的第一端與電阻式記憶元件610的第一端之間，以及耦接於電阻式記憶元件610的第二端以及電阻式非揮發性記憶電路600的第二端之間。根據程式化訊號Progm，阻抗輸出單元653可選擇性地於正常操作期間使電阻式記憶元件610的第一端耦接至電阻式非揮發性記憶電路600的第一端，並且使電阻式記憶元件610的第二端耦接至電阻式非揮發性記憶電路600的第二端。或者，阻抗輸出單元653可根據程式化訊號Progm，選擇性地於程式化期間斷開電阻式非揮發性記憶電路600的第一端與電阻式記憶元件610的第一端之間的電性連接，並且斷開電阻式記憶元件610的第二端與電阻式非揮發性記憶電路600的第二端之間的電性連接。
切換單元651可以任何方式實施之。例如，於本實施例中，切換單元651包括反閘511、電晶體512、電晶體513、電晶體514以及電晶體515。反閘511的輸入端接收所述資料訊號Data的其中一個對應位元Data[n]。電晶體512具有控制端、第一端與第二端，其中所述電晶體512的所述控制端用以接收所述資料訊號Data的所述對應位元Data[n]，所述電晶體512的所述第一端耦接至所述切換單元651的所述第一端(端點C)，而所述電晶體512的所述第二端用以接收所述程式化電壓Vpp。電晶體513具有控制端、第一端與第二端，其中電晶體513的控制端耦接至反閘511 的輸出端，電晶體513的第一端耦接至電晶體512的第一端，電晶體513的第二端用以接收所述低位準電壓VSS(例如接地電壓或是其他固定電壓)。電晶體514具有控制端、第一端與第二端，其中所述電晶體514的控制端用以接收所述資料訊號Data的其中一個對應位元Data[n]，電晶體514的所述第一端耦接至所述切換單元651的所述第二端(端點D)，而電晶體514的第二端用以接收所述低位準電壓VSS。電晶體515具有控制端、第一端與第二端，其中所述電晶體515的控制端耦接至所述反閘511的輸出端，所述電晶體515的第一端耦接至電晶體514的第一端，所述電晶體515的第二端用以接收所述程式化電壓Vpp。
程式化單元652可以任何方式實施之。例如，於本實施例中，程式化單元652包括電晶體521以及電晶體522。電晶體521具有控制端、第一端與第二端，其中電晶體521的控制端用以接收所述程式化訊號Progm，電晶體521的第一端耦接至所述電阻式記憶元件610的第一端，電晶體521的第二端耦接至切換單元651的所述第一端。電晶體522具有控制端、第一端與第二端，其中電晶體522的所述控制端用以接收所述程式化訊號Progm，電晶體522的第一端耦接至電阻式記憶元件610的第二端，電晶體522的第二端耦接至切換單元651的所述第二端。
當程式化訊號Progm為第一邏輯準位(例如邏輯「0」，表示電壓產生器310操作在正常操作期間)時，電晶體521與522為截止，使得電阻式非揮發性記憶電路600的程式化(programing) 操作被禁能(disable)。當程式化訊號Progm為第二邏輯準位(例如邏輯「1」，表示電壓產生器310操作在程式化期間)時，電晶體521與522為導通。在程式化期間，當對應位元Data[n]為第一邏輯準位(例如邏輯「0」)時，電晶體512與514為截止，而電晶體513與515為導通，此時低位準電壓VSS(例如接地電壓)會經由電晶體513與電晶體521而被傳輸至電阻式記憶元件610的第一端，而程式化電壓Vpp會經由電晶體515與電晶體522而被傳輸至電阻式記憶元件610的第二端。因此，電阻式記憶元件610會發生「重置」操作，使得電阻式記憶元件610的阻態改變為高阻態。當對應位元Data[n]為第二邏輯準位(例如邏輯「1」)時，電晶體512與514為導通，而電晶體513與515為截止，此時程式化電壓Vpp會經由電晶體512與電晶體521而被傳輸至電阻式記憶元件610的第一端，而低位準電壓VSS(例如接地電壓)會經由電晶體514與電晶體522而被傳輸至電阻式記憶元件610的第二端。因此，電阻式記憶元件610會發生「設定」操作，使得電阻式記憶元件610的阻態改變為低阻態。
然而，本實施例並不限至於上述段落的內容。例如在其他實施例中，電晶體512~515、521~522或532~533可以是PMOS電晶體。在一實施例中，當電晶體512~515為PMOS電晶體時，此時反閘511的輸入端接收所述資料訊號Data的其中一個對應位元Data[n]，反閘511的輸出端耦接至電晶體512及514的控制端，電晶體513及515的控制端則接收前述位元Data[n]。在程式化期 間，當對應位元Data[n]為邏輯「0」時，電晶體512與514為截止，而電晶體513與515為導通，此時低位準電壓VSS(例如接地電壓)會經由電晶體513與電晶體521而被傳輸至電阻式記憶元件610的第一端，而程式化電壓Vpp會經由電晶體515與電晶體522而被傳輸至電阻式記憶元件610的第二端。當對應位元Data[n]為邏輯「1」時，電晶體512與514為導通，而電晶體513與515為截止，此時程式化電壓Vpp會經由電晶體512與電晶體521而被傳輸至電阻式記憶元件610的第一端，而低位準電壓VSS(例如接地電壓)會經由電晶體514與電晶體522而被傳輸至電阻式記憶元件610的第二端。
阻抗輸出單元653可以任何方式實施之。例如，於本實施例中，阻抗輸出單元653包括反閘531、電晶體532、電晶體533。反閘531具有輸入端與輸出端，其中反閘531的輸入端接收程式化訊號Progm。電晶體532的控制端耦接至反閘531的輸出端，電晶體532的第一端耦接至電阻式非揮發性記憶電路600的所述第一端，電晶體532的第二端耦接至電阻式記憶元件610的第一端。電晶體533的控制端耦接至反閘531的輸出端，電晶體533的第一端耦接至電阻式記憶元件610的第二端，電晶體533的第二端耦接至電阻式非揮發性記憶電路600的所述第二端。
當程式化訊號Progm為第一邏輯準位(例如邏輯「0」，表示電壓產生器310操作在正常操作期間)時，電阻式非揮發性記憶電路600的程式化操作會被禁能，而電晶體532與533為導 通，此時電阻式記憶元件610可以與電阻式非揮發性記憶胞60中的其他電阻式非揮發性記憶電路相互並聯(或串聯)。當程式化訊號Progm為第二邏輯準位(例如邏輯「1」，表示電壓產生器310操作在程式化期間)時，電阻式非揮發性記憶電路600的程式化操作會被致能(enable)，而電晶體532與533為截止。因為電晶體532與533被截止，所以程式化電壓Vpp不會影響壓控震盪電路350的輸出頻率。在其他實施例中，當電晶體532與533為PMOS電晶體，且無反閘531的存在時。若程式化訊號Progm為第一邏輯準位(例如邏輯「0」，表示電壓產生器310操作在正常操作期間)時，電阻式非揮發性記憶電路600的程式化操作會被禁能。當程式化訊號Progm為第二邏輯準位(例如邏輯「1」，表示電壓產生器310操作在程式化期間)時，電阻式非揮發性記憶電路600的程式化操作會被致能(enable)。
圖6是依照本發明的另一實施例說明圖2或圖4所示非揮發性記憶體313內部的電阻式非揮發性記憶電路600的排列樣式示意圖。圖6所示實施例可以參照圖2、圖4與圖5的相關說明而類推之。圖6所示實施例中電阻式非揮發性記憶胞60內部的多個電阻式非揮發性記憶電路600彼此相互串聯。以圖6為例，假設資料訊號Data為三位元訊號，其中資料訊號Data的第一位元被傳輸至第一個電阻式非揮發性記憶胞60的各個電阻式非揮發性記憶電路600，資料訊號Data的第二位元被傳輸至第二個電阻式非揮發性記憶胞60的各個電阻式非揮發性記憶電路600，以及資料 訊號Data的第三位元被傳輸至第三個電阻式非揮發性記憶胞60的各個電阻式非揮發性記憶電路600。當程式化訊號Progm表示電壓產生器310操作在程式化期間時，每一個電阻式非揮發性記憶電路600可以各自依照資料訊號Data的對應位元而被設定為「低阻態」或被重設為「高阻態」。當程式化訊號Progm表示電壓產生器310操作在正常操作期間時，電阻式非揮發性記憶電路600的程式化操作被禁能。
圖7是依照本發明的又一實施例說明圖2或圖4所示非揮發性記憶體313內部的電阻式非揮發性記憶電路600的排列樣式示意圖。圖7所示實施例可以參照圖2、圖4與圖5的相關說明而類推之。圖7所示實施例中多個電阻式非揮發性記憶胞60彼此相互串聯。請參照圖7，當程式化訊號Progm表示電壓產生器310操作在程式化期間時，每一個電阻式非揮發性記憶電路600可以各自依照資料訊號Data的對應位元而被設定為「低阻態」或被重設為「高阻態」。當程式化訊號Progm表示電壓產生器310操作在正常操作期間時，電阻式非揮發性記憶電路600的程式化操作被禁能。
圖8是依照本發明的再一實施例說明圖2或圖4所示非揮發性記憶體313內部電阻式非揮發性記憶電路600的排列樣式示意圖。圖8所示實施例可以參照圖2、圖4、圖5、圖6與圖7的相關說明而類推之。圖8所示實施例中一部份電阻式非揮發性記憶胞60內部多個電阻式非揮發性記憶電路600彼此相互串聯， 而另一部份電阻式非揮發性記憶胞60內部多個電阻式非揮發性記憶電路600彼此相互並聯。藉由例如圖4、圖6至圖8所述的排列樣式，即可依使用者的需求得到所需的非揮發性電阻值Rout。
圖9是依照本發明另一實施例說明振盪裝置900的電路示意圖。圖9所示實施例中振盪裝置900包括電壓產生器910與壓控振盪電路950。圖9所示電壓產生器910與壓控振盪電路950可以參照圖1所示電壓產生器210與壓控振盪電路250的相關說明而類推之，也可以參照至圖2至圖8所示電壓產生器310與壓控振盪電路350的相關說明而類推之。
請參照圖9，電壓產生器910包括電流源311、非揮發性記憶體313、反閘314、開關315與電容316。非揮發性記憶體313的第一端與第二端分別耦接至電流源311與低位準電壓VSS(例如接地電壓)。電流源311所提供的參考電流Iref可以從非揮發性記憶體313的第一端流向非揮發性記憶體313的第二端。由於非揮發性記憶體313的第一端與第二端之間具有非揮發性電阻值Rout，所以所述參考電流Iref可在非揮發性記憶體313的第一端形成偏壓Vctrl，其中偏壓Vctrl=Iref*Rout。因此，非揮發性記憶體313的第一端可以提供偏壓Vctrl以控制壓控振盪電路950的振盪頻率。
在本實施例中，開關315可以是NMOS電晶體。在其他實施例中，開關315可以是PMOS電晶體、傳輸閘或是其他開關元件\電路。在電壓產生器910的正常操作期間，開關315為導通以便將非揮發性記憶體313所提供的偏壓Vctrl傳輸至電容316與 壓控振盪電路950。在電壓產生器910的非正常操作期間(例如在程式化期間)，開關315為截止，此時由電容316維持壓控振盪電路950的偏壓Vctrl。開關315的截止可以避免在非正常操作期間非揮發性記憶體313的第一端電壓去影響到壓控振盪電路950的輸出頻率。
圖9所示實施例中壓控振盪電路950是採用七個CMOS反相器相互串聯而構成的環式振盪器，然而在其他實施例中反相器的數量以及種類不應受限於圖9所示。環式振盪器的振盪頻率可以根據巴克豪森準則來決定，此準則是本發明所屬技術領域具有通常知識者所能知悉，在此不再贅述。除了環式振盪器外，壓控振盪電路950還包括了PMOS電晶體951、PMOS電晶體925與NMOS電晶體953。PMOS電晶體925可以依據偏壓Vctrl的控制而決定電流Iosc。PMOS電晶體951與NMOS電晶體953可以將電流Iosc鏡射至圖9所示環式振盪器中部份(或全部)CMOS反相器。因此，偏壓Vctrl可以控制壓控振盪電路950的振盪頻率。在一實施例中，電流Iosc大小以及反相器的數量可影響壓控振盪電路950的振盪頻率。如前所述，PMOS電晶體925可以依據偏壓Vctrl的控制而決定電流Iosc，當Iosc越大，則振盪頻率越高。另外，隨著反向器的數量增加，會延遲訊號的傳遞時間，因而可改變壓控振盪電路950的振盪頻率。
圖10是根據本發明一實施例的一種壓控振盪電路的操作方法的流程圖。圖10的相關說明可以適用於圖2或圖4所示實施 例。請參照圖2與圖10，當振盪裝置300上電後，電壓產生器310進入正常操作期間並進行步驟S910，以藉由至少一非揮發性記憶體313來提供非揮發性電阻值Rout。於步驟S920中，電流源311提供參考電流Iref至非揮發性記憶體313。由於非揮發性記憶體313的第一端與第二端之間具有非揮發性電阻值Rout，所以所述參考電流Iref會在非揮發性記憶體313的第一端形成偏壓Vctrl，其中偏壓Vctrl=Iref*Rout。因此，非揮發性記憶體313可以藉由非揮發性電阻值Rout來產生偏壓Vctrl給壓控振盪電路350。於程式化期間，非揮發性記憶體313在步驟S930中設定非揮發性記憶體313的非揮發性電阻值Rout以調整偏壓Vctrl，進而控制壓控振盪電路350根據偏壓Vctrl來產生對應的振盪頻率。
以圖4為例，於非揮發性記憶體313的第一端與第二端之間提供了多個電阻式非揮發性記憶胞60，藉以共同提供非揮發性電阻值Rout。非揮發性記憶體313可以分別設定多個電阻式非揮發性記憶電路600的阻態，來決定非揮發性記憶體313的非揮發性電阻值Rout。在正常操作期間，電流源311提供電流Iref至非揮發性記憶體313，以使非揮發性記憶體313依據非揮發性電阻值Rout對應產生偏壓Vctrl。非揮發性記憶體313的第一端所提供的偏壓Vctrl經由開關315被傳輸至電容316與壓控振盪電路350，以控制壓控振盪電路350產生對應的振盪頻率。換句話說，偏壓Vctrl響應於非揮發性電阻值Rout。當調整非揮發性記憶體313的非揮發性電阻值Rout時，便可對應的改變壓控振盪電路350的振盪頻率。 於程式化期間，電阻式非揮發性記憶胞60的阻態可以被分別設定，以決定非揮發性記憶體313的非揮發性電阻值Rout，進而改變偏壓Vctrl。在偏壓Vctrl的改變期間，開關315為截止狀態。在開關315為截止期間，電容316可以維持壓控振盪電路350的偏壓。
綜上所述，本發明實施例提供一種振盪裝置300，即使重新啟動也能保留先前於非揮發性記憶體313所設定的非揮發性電阻值Rout，使得操作者方便使用而不必重新微調非揮發性電阻值Rout，而且也不需外接記憶裝置來儲存非揮發性電阻值的數位值。本發明實施例所揭示的壓控振盪電路350的操作方式，可提供穩定的振盪頻率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
60‧‧‧電阻式非揮發性記憶胞
310‧‧‧電壓產生器
311‧‧‧電流源
313‧‧‧非揮發性記憶體
314‧‧‧反閘
315‧‧‧開關
316‧‧‧電容
350‧‧‧壓控振盪電路
600‧‧‧電阻式非揮發性記憶電路
Data‧‧‧資料訊號
Iref‧‧‧參考電流
Progm‧‧‧程式化訊號
Vctrl‧‧‧偏壓
VDD‧‧‧系統電壓
Vpp‧‧‧程式化電壓
VSS‧‧‧低位準電壓

Claims (26)

  1. 一種振盪裝置，包括：至少一非揮發性記憶體，為電阻式隨機存取記憶體或相變式隨機存取記憶體；一電壓產生器，包含一電流源，用以提供一電流流經該至少一非揮發性記憶體之整體，以使用該至少一非揮發性記憶體本身整體的一非揮發性電阻值來產生一偏壓；以及一壓控振盪電路，耦接至該電壓產生器，用以根據該偏壓來產生對應的一振盪頻率。
  2. 如申請專利範圍第1項所述的振盪裝置，其中該非揮發性記憶體透過編程的方式依據一數位訊號而決定該非揮發性電阻值，並透過該非揮發性電阻值與一電流源所提供的該電流提供該偏壓。
  3. 如申請專利範圍第1項所述的振盪裝置，其中該偏壓響應於該非揮發性記憶體的該非揮發性電阻值。
  4. 如申請專利範圍第1項所述的振盪裝置，其中該非揮發性記憶體位於該電壓產生器中，該非揮發性記憶體的一第一端與一第二端分別耦接至該電流源與一低位準電壓；其中該非揮發性記憶體包括至少一個電阻式非揮發性記憶胞，耦接於該非揮發性記憶體的該第一端與該第二端之間，藉以共同提供該非揮發性電阻值；以及其中該非揮發性記憶體的該第一端提供該偏壓。
  5. 如申請專利範圍第4項所述的振盪裝置，其中該些電阻式非揮發性記憶胞相互並聯或相互串聯於該非揮發性記憶體的該第一端與該第二端之間。
  6. 如申請專利範圍第5項所述的振盪裝置，其中該些電阻式非揮發性記憶胞各自包含至少一電阻式非揮發性記憶電路；以及其中在該些電阻式非揮發性記憶胞的其中一者內，所述至少一電阻式非揮發性記憶電路相互串聯或相互並聯。
  7. 如申請專利範圍第4項所述的振盪裝置，其中該些電阻式非揮發性記憶胞中各自包括至少一電阻式非揮發性記憶電路，而任一電阻式非揮發性記憶電路包括：一電阻式記憶元件，具有一第一端及一第二端；以及一控制電路，耦接至該電阻式記憶元件的該第一端與該第二端，用以選擇性地於一程式化期間將一程式化電壓傳輸至該電阻式記憶元件的該第一端或該第二端，或者是選擇性地於一正常操作期間使該電阻式記憶元件的該第一端及該第二端分別耦接至該電阻式非揮發性記憶電路的一第一端及一第二端。
  8. 如申請專利範圍第7項所述的振盪裝置，其中該控制電路包括：一切換單元，其根據一資料訊號而選擇性地將該程式化電壓傳輸至該切換單元的一第一端以及將一低位準電壓傳輸至該切換單元的一第二端，或者選擇性地將該程式化電壓傳輸至該切換單元的該第二端以及將該低位準電壓傳輸至該切換單元的該第一 端；一程式化單元，耦接至該電阻式記憶元件的該第一端與該第二端以及該切換單元，用以根據一程式化訊號，選擇性地於該程式化期間將該切換單元的該第一端與該第二端分別耦接至該電阻式記憶元件的該第一端與該第二端，或者是選擇性地於該正常操作期間斷開該電阻式記憶元件與該切換單元之間的電性連接；以及一阻抗輸出單元，耦接於該電阻式非揮發性記憶電路的該第一端與該電阻式記憶元件的該第一端之間，以及耦接於該電阻式記憶元件的該第二端以及該電阻式非揮發性記憶電路的該第二端之間，用以根據該程式化訊號，於該正常操作期間使該電阻式記憶元件的該第一端耦接至該電阻式非揮發性記憶電路的該第一端並且使該電阻式記憶元件的該第二端耦接至該電阻式非揮發性記憶電路的該第二端，或者是於該程式化期間斷開該電阻式非揮發性記憶電路的該第一端與該電阻式記憶元件的該第一端之間的電性連接，並且斷開該電阻式記憶元件的該第二端與該電阻式非揮發性記憶電路的該第二端之間的電性連接。
  9. 如申請專利範圍第4項所述的振盪裝置，其中該電壓產生器更包括：一反閘，其具有一輸入端與一輸出端，其中該反閘的該輸入端接收一程式化訊號；一開關，具有一控制端、一第一端與一第二端，其中該開關 的該控制端耦接至該反閘的該輸出端，該開關的該第一端耦接至該非揮發性記憶體的該第一端以接收該偏壓，該開關的該第二端耦接至該壓控振盪電路的一輸入端；以及一電容，耦接於該開關的該第二端與一低位準電壓之間；其中在一非正常操作期間，該開關為截止，此時由該電容維持該偏壓。
  10. 一種電壓產生器，包括：一電流源，提供一電流；以及一非揮發性記憶體，其一第一端與一第二端分別耦接至該電流源與一低位準電壓，其中該非揮發性記憶體為電阻式隨機存取記憶體或相變式隨機存取記憶體，該電流流經該非揮發性記憶體之整體，透過編程的方式該非揮發性記憶體本身整體具有一非揮發性電阻值，並透過該非揮發性記憶體本身整體的該非揮發性電阻值與該電流提供一偏壓。
  11. 如申請專利範圍第10項所述的電壓產生器，其中該非揮發性記憶體透過編程的方式依據一數位訊號而決定該非揮發性電阻值。
  12. 如申請專利範圍第10項所述的電壓產生器，其中該非揮發性記憶體包括：至少一個電阻式非揮發性記憶胞，耦接於該非揮發性記憶體的該第一端與該第二端之間，藉以共同提供該非揮發性電阻值。
  13. 如申請專利範圍第12項所述的電壓產生器，其中該些電 阻式非揮發性記憶胞相互並聯或相互串聯於該非揮發性記憶體的該第一端與該第二端之間。
  14. 如申請專利範圍第13項所述的電壓產生器，其中該些電阻式非揮發性記憶胞各自包含至少一電阻式非揮發性記憶電路；以及其中在該些電阻式非揮發性記憶胞的其中一者內，該至少一電阻式非揮發性記憶電路相互串聯或相互並聯。
  15. 如申請專利範圍第12項所述的電壓產生器，其中該些電阻式非揮發性記憶胞中各自包括至少一電阻式非揮發性記憶電路，而任一電阻式非揮發性記憶電路包括：一電阻式記憶元件，具有一第一端及一第二端；以及一控制電路，耦接至該電阻式記憶元件的該第一端與該第二端，用以選擇性地於一程式化期間將一程式化電壓傳輸至該電阻式記憶元件的該第一端或該第二端，或者是選擇性地於一正常操作期間使該電阻式記憶元件的該第一端及該第二端分別耦接至該電阻式非揮發性記憶電路的一第一端及一第二端。
  16. 如申請專利範圍第15項所述的電壓產生器，其中該控制電路包括：一切換單元，其根據一資料訊號而選擇性地將該程式化電壓傳輸至該切換單元的一第一端以及將一低位準電壓傳輸至該切換單元的一第二端，或者選擇性地將該程式化電壓傳輸至該切換單元的該第二端以及將該低位準電壓傳輸至該切換單元的該第一端； 一程式化單元，耦接至該電阻式記憶元件的該第一端與該第二端以及該切換單元，用以根據一程式化訊號，選擇性地於該程式化期間將該切換單元的該第一端與該第二端分別耦接至該電阻式記憶元件的該第一端與該第二端，或者是選擇性地於該正常操作期間斷開該電阻式記憶元件與該切換單元之間的電性連接；以及一阻抗輸出單元，耦接於該電阻式非揮發性記憶電路的該第一端與該電阻式記憶元件的該第一端之間，以及耦接於該電阻式記憶元件的該第二端以及該電阻式非揮發性記憶電路的該第二端之間，用以根據該程式化訊號，於該正常操作期間使該電阻式記憶元件的該第一端耦接至該電阻式非揮發性記憶電路的該第一端並且使該電阻式記憶元件的該第二端耦接至該電阻式非揮發性記憶電路的該第二端，或者是於該程式化期間斷開該電阻式非揮發性記憶電路的該第一端與該電阻式記憶元件的該第一端之間的電性連接，並且斷開該電阻式記憶元件的該第二端與該電阻式非揮發性記憶電路的該第二端之間的電性連接。
  17. 如申請專利範圍第16項所述的電壓產生器，其中該切換單元包括：一反閘，其具有一輸入端與一輸出端，該反閘的該輸入端接收該資料訊號；一第一電晶體，其具有一控制端、一第一端與一第二端，其中該第一電晶體的該控制端用以接收該資料訊號，該第一電晶體 的該第一端耦接至該切換單元的該第一端，該第一電晶體的該第二端用以接收該程式化電壓；一第二電晶體，其具有一控制端、一第一端與一第二端，其中該第二電晶體的該控制端耦接至該反閘的該輸出端，該第二電晶體的該第一端耦接至該第一電晶體的該第一端，該第二電晶體的該第二端用以接收該低位準電壓；一第三電晶體，其具有一控制端、一第一端與一第二端，其中該第三電晶體的該控制端用以接收該資料訊號，該第三電晶體的該第一端耦接至該切換單元的該第二端，該第三電晶體的該第二端用以接收該低位準電壓；以及一第四電晶體，其具有一控制端、一第一端與一第二端，其中該第四電晶體的該控制端耦接至該反閘的該輸出端，該第四電晶體的該第一端耦接至該第三電晶體的該第一端，該第四電晶體的該第二端用以接收該程式化電壓。
  18. 如申請專利範圍第16項所述的電壓產生器，其中該程式化單元包括：一第一電晶體，其具有一控制端、一第一端與一第二端，其中該第一電晶體的該控制端用以接收該程式化訊號，該第一電晶體的該第一端耦接至該電阻式記憶元件的該第一端，該第一電晶體的該第二端耦接至該切換單元的該第一端；以及一第二電晶體，其具有一控制端、一第一端與一第二端，其中該第二電晶體的該控制端用以接收該程式化訊號，該第二電晶 體的該第一端耦接至該電阻式記憶元件的該第二端，該第二電晶體的該第二端耦接至該切換單元的該第二端。
  19. 如申請專利範圍第16項所述的電壓產生器，其中該阻抗輸出單元包括：一反閘，其具有一輸入端與一輸出端，其中該反閘的該輸入端接收該程式化訊號；一第一電晶體，具有一控制端、一第一端與一第二端，其中該第一電晶體的該控制端耦接至該反閘的該輸出端，該第一電晶體的該第一端耦接至該電阻式非揮發性記憶電路的該第一端，該第一電晶體的該第二端耦接至該電阻式記憶元件的該第一端；以及一第二電晶體，具有一控制端、一第一端與一第二端，其中該第二電晶體的該控制端耦接至該反閘的該輸出端，該第二電晶體的該第一端耦接至該電阻式記憶元件的該第二端，該第二電晶體的該第二端耦接至該電阻式非揮發性記憶電路的該第二端。
  20. 如申請專利範圍第10項所述的電壓產生器，更包括：一反閘，其具有一輸入端與一輸出端，其中該反閘的該輸入端接收一程式化訊號；一開關，具有一控制端、一第一端與一第二端，其中該開關的該控制端耦接至該反閘的該輸出端，該開關的該第一端耦接至該非揮發性記憶體的該第一端以接收該偏壓，該開關的該第二端耦接至一壓控振盪電路的一輸入端；以及 一電容，耦接於該開關的該第二端與一低位準電壓之間；其中在一非正常操作期間，該開關為截止，此時由該電容維持該偏壓。
  21. 一種壓控振盪電路的操作方法，包括：藉由至少一非揮發性記憶體之整體來提供一非揮發性電阻值，其中該至少一非揮發性記憶體為電阻式隨機存取記憶體或相變式隨機存取記憶體；藉由該至少一非揮發性記憶體本身整體的該非揮發性電阻值產生一偏壓給該壓控振盪電路；以及設定該非揮發性記憶體本身整體的該非揮發性電阻值以調整該偏壓，進而控制該壓控振盪電路根據該偏壓來產生對應的一振盪頻率。
  22. 如申請專利範圍第21項所述的操作方法，其中所述設定該非揮發性記憶體的該非揮發性電阻值之步驟包括：透過編程的方式依據一數位訊號而決定該非揮發性記憶體的該非揮發性電阻值。
  23. 如申請專利範圍第21項所述的操作方法，其中該偏壓響應於該非揮發性電阻值。
  24. 如申請專利範圍第21項所述的操作方法，更包括：提供至少一個電阻式非揮發性記憶胞於該非揮發性記憶體的一第一端與一第二端之間，藉以共同提供該非揮發性電阻值，其中該非揮發性記憶體的該第一端與該第二端分別耦接至一電流源 與一低位準電壓，而於該非揮發性記憶體的該第一端提供該偏壓以控制該壓控振盪電路。
  25. 如申請專利範圍第24項所述的操作方法，更包括：於一程式化期間，分別設定該些電阻式非揮發性記憶胞的阻態，以決定該非揮發性記憶體的該非揮發性電阻值。
  26. 如申請專利範圍第21項所述的操作方法，其中所述產生該偏壓的步驟包括：提供一電流至該非揮發性記憶體，以使該非揮發性記憶體依據該非揮發性電阻值對應產生該偏壓。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI548203B (zh) * 2014-01-08 2016-09-01 新唐科技股份有限公司 電壓產生器以及振盪裝置與操作方法
TWI603336B (zh) * 2017-01-25 2017-10-21 新唐科技股份有限公司 電源電路及其記憶體裝置
US11016701B2 (en) 2018-09-28 2021-05-25 Intel Corporation Oscillator circuitry to facilitate in-memory computation
JP7189456B2 (ja) * 2018-11-22 2022-12-14 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151689B2 (en) * 2003-06-11 2006-12-19 Micron Technology, Inc. Adjusting the frequency of an oscillator for use in a resistive sense amp
US7609121B2 (en) * 2008-03-28 2009-10-27 International Business Machines Corporation Multiple status e-fuse based non-volatile voltage control oscillator configured for process variation compensation, an associated method and an associated design structure
TW201333953A (zh) * 2011-11-10 2013-08-16 Micron Technology Inc 與具有各別選擇線之電阻式記憶體單元陣列相關聯之裝置及操作方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI96075C (fi) * 1993-05-14 1996-04-25 Nokia Telecommunications Oy Menetelmä radiolähettimen käynnistämiseksi ja radiolähetin
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
US5670915A (en) 1996-05-24 1997-09-23 Microchip Technology Incorporated Accurate RC oscillator having peak - to - peak voltage control
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US6314020B1 (en) * 2000-09-29 2001-11-06 Motorola, Inc. Analog functional module using magnetoresistive memory technology
GB2412512B (en) * 2002-05-31 2005-11-16 Renesas Tech Corp A communication semiconductor integrated circuit, a wireless communication apparatus, and a loop gain calibration method
AU2003280582A1 (en) * 2002-11-01 2004-05-25 Matsushita Electric Industrial Co., Ltd. Method for driving non-volatile flip-flop circuit using resistance change element
US6894463B2 (en) * 2002-11-14 2005-05-17 Fyre Storm, Inc. Switching power converter controller configured to provide load shedding
JP4124692B2 (ja) * 2003-04-25 2008-07-23 シャープ株式会社 不揮発性半導体記憶装置
CN1929117B (zh) * 2005-09-06 2010-06-16 马维尔国际贸易有限公司 包括带有退火玻璃浆的硅晶片的集成电路
TWI312154B (en) * 2006-07-20 2009-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
JP2009021707A (ja) * 2007-07-10 2009-01-29 Fujitsu Microelectronics Ltd 発振装置、その調整方法及びメモリ装置
JP4596070B2 (ja) 2008-02-01 2010-12-08 ソニー株式会社 メモリ素子及びメモリ素子の製造方法、並びに表示装置及び表示装置の製造方法
US8081504B2 (en) * 2008-10-15 2011-12-20 Seagate Technology Llc Computer memory device with status register
CN101478031A (zh) * 2009-01-19 2009-07-08 中国科学院物理研究所 透明的电阻型非易失性存储器
KR20100097454A (ko) 2009-02-26 2010-09-03 삼성전자주식회사 복수의 상 변화 메모리들, 버퍼램, 및 낸드 플래시 메모리를 구비한 메모리 모듈
US7898859B2 (en) * 2009-06-15 2011-03-01 Micron Technology, Inc. Use of emerging non-volatile memory elements with flash memory
KR101087794B1 (ko) 2009-11-25 2011-11-30 주식회사 하이닉스반도체 Ｒｆｉｄ 장치
KR101031420B1 (ko) 2009-12-23 2011-04-26 주식회사 하이닉스반도체 Ｒｆｉｄ 장치
KR101068333B1 (ko) 2009-12-23 2011-09-28 주식회사 하이닉스반도체 Ｒｆｉｄ 장치
CN102169719A (zh) * 2010-02-25 2011-08-31 复旦大学 一次可编程电阻随机存储器、读写电路及其编程方法
JP5553309B2 (ja) 2010-08-11 2014-07-16 国立大学法人 東京大学 データ処理装置
JP5569936B2 (ja) 2010-08-11 2014-08-13 国立大学法人 東京大学 制御装置およびデータ記憶装置
JP2012063871A (ja) 2010-09-14 2012-03-29 Univ Of Tokyo 制御装置およびデータ記憶装置
JP5674401B2 (ja) 2010-09-24 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5529352B2 (ja) * 2010-11-01 2014-06-25 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． リング発振器を用いた記憶素子の読み出し
KR20120059023A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 저항 소자 및 이를 이용한 디지털-아날로그 컨버터
KR20120132278A (ko) 2011-05-26 2012-12-05 삼성전자주식회사 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8754671B2 (en) 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
CN102412827B (zh) 2011-11-02 2014-06-11 北京大学 利用rram器件实现逻辑运算的方法
KR101980751B1 (ko) * 2012-02-28 2019-08-28 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20130125613A (ko) * 2012-05-09 2013-11-19 삼성전자주식회사 주파수 가변 장치와 그 동작방법 및 주파수 가변 장치를 포함하는 ｒｆ 회로
KR20150021376A (ko) * 2013-08-20 2015-03-02 에스케이하이닉스 주식회사 전자 장치
TWI548203B (zh) * 2014-01-08 2016-09-01 新唐科技股份有限公司 電壓產生器以及振盪裝置與操作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151689B2 (en) * 2003-06-11 2006-12-19 Micron Technology, Inc. Adjusting the frequency of an oscillator for use in a resistive sense amp
US7609121B2 (en) * 2008-03-28 2009-10-27 International Business Machines Corporation Multiple status e-fuse based non-volatile voltage control oscillator configured for process variation compensation, an associated method and an associated design structure
TW201333953A (zh) * 2011-11-10 2013-08-16 Micron Technology Inc 與具有各別選擇線之電阻式記憶體單元陣列相關聯之裝置及操作方法

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