JP2012063871A - 制御装置およびデータ記憶装置 - Google Patents
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Abstract
【課題】データの書き込み速度の高速化を図ると共にRRAMの劣化を抑制する。
【解決手段】ホスト装置10から書き込み要求信号が入力されたときには、ホスト装置10から入力されたデータを順次エンコーダ30に入力し、エンコーダ30から出力されたデータがRRAM24に記憶されるようRRAM24を制御し、RRAM24に記憶されているデータのサイズが所定サイズSrefに至ったときにはRRAM24に記憶されて所定サイズSrefのデータが読み出されるようRRAM24を制御し、RRAM24から読み出されたデータをエンコーダ32に入力し、エンコーダ32から出力されたデータがフラッシュメモリ22に記憶されるようフラッシュメモリ22を制御する。これにより、データの書き込み速度の向上とデータの信頼性の向上を図ることができる。
【選択図】図1
【解決手段】ホスト装置10から書き込み要求信号が入力されたときには、ホスト装置10から入力されたデータを順次エンコーダ30に入力し、エンコーダ30から出力されたデータがRRAM24に記憶されるようRRAM24を制御し、RRAM24に記憶されているデータのサイズが所定サイズSrefに至ったときにはRRAM24に記憶されて所定サイズSrefのデータが読み出されるようRRAM24を制御し、RRAM24から読み出されたデータをエンコーダ32に入力し、エンコーダ32から出力されたデータがフラッシュメモリ22に記憶されるようフラッシュメモリ22を制御する。これにより、データの書き込み速度の向上とデータの信頼性の向上を図ることができる。
【選択図】図1
Description
本発明は、制御装置およびデータ記憶装置に関する。
従来、この種の制御装置としては、PCシステムからのデータがキャッシュメモリとして電力の供給が遮断されても記憶しているデータを保持する不揮発性のランダムアクセスメモリであるFeRAM(Ferroelectric Random Access Memory、強誘電体ランダムアクセスメモリ)またはHDDに記憶されるようFeRAMやHDDを制御するものが提案されている(例えば、非特許文献1参照)。この装置では、予期しない電源の遮断に備えてFeRAMのデータをHDDに定期的に退避させる必要がないため、FeRAMに記憶させるデータのデータ量を比較的大きくすることができ、キャッシュヒット率の向上を図ることができるとしている。
Daisaburo Takashima et al,「A 128Mb ChainFeRAMTM and System Designs for HDD Application and Enhanced HDD Performance」,IEEE Asian Solid-State Circuits Conference, November 16-18, 2009,Taipei,Taiwan
一般に、上述の装置では、PCシステムから比較的高速にデータが入力される一方で入力されたデータをHDDへ書き込む際の書き込み速度が比較的低速であるため、PCシステムからデータが入力されると、一旦PCシステムからのデータの入力の受付を中断し、入力されたデータがHDDに書き込まれるのを待って次のデータの入力の受付を再開する処理が行なわれている。こうした処理では、PCシステムからHDDにデータを書き込む際の書き込み速度がHDDの書き込み速度で律速されてしまうため、データの書き込み速度が低下してしまう。また、FeRAMなどの不揮発性メモリは、一般に、書き込み回数が多くなるほど劣化が進む傾向を示すため、こうした不揮発メモリにおいて書き込み回数を低減して劣化を抑制することが望まれている。
本発明の制御装置およびデータ記憶装置は、データの書き込み速度の高速化を図ると共に不揮発性ランダムアクセスメモリとして構成された記憶装置の劣化を抑制することを主目的とする。
本発明の制御装置およびデータ記憶装置は、上述の主目的を達成するために以下の手段を採った。
本発明の制御装置は、
ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、
前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、
前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、
を備えることを要旨とする。
ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、
前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、
前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、
を備えることを要旨とする。
この本発明の制御装置では、ホスト装置から第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、ホスト装置から入力されたデータが順次第2記憶装置に記憶されるよう第2記憶装置を制御し、書き込み要求信号が入力されているときに第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、第2記憶装置に記憶されている所定サイズのデータが読み出されるよう第2記憶装置を制御すると共に読み出されたデータが第1記憶装置に記憶されるよう第1記憶装置を制御する。第2記憶装置に記憶されたデータのサイズが所定サイズに至るまでホスト装置から順次データを入力するから、ホスト装置からのデータの入力を中断する時間をより短くすることができ、データの書き込み速度の高速化を図ることができる。そして、ホスト装置から第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、第1記憶装置に記憶されているデータが読み出されるよう第1記憶装置を制御すると共に読み出されたデータを第2記憶装置を介さずにホスト装置に出力する。これにより、読み出し要求信号が入力されているときでも第1記憶装置から読み出されたデータを第2記憶装置に一旦記憶させてホスト装置に出力するものに比して、第2記憶装置へのデータの書き込み回数を低減させることができ、第2記憶装置の劣化を抑制することができる。この結果、データの書き込み速度の高速化を図ると共に第2記憶装置の劣化を抑制することができる。ここで、「所定のエラー訂正符号」として、BCH符号,ブロック符号,畳み込み符号などを用いることができる。
こうした本発明の制御装置において、入力されたデータを所定のエラー訂正符号に符号化して出力する第1符号化回路と、入力されたデータを所定のエラー訂正符号を用いてエラー訂正した後に復号して出力する復号回路と、を備え、前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータを前記第1符号化回路に入力し、前記第1符号化回路から出力されたデータが前記第2記憶装置に順次記憶されるよう前記第2記憶装置を制御する手段であり、前記データ読み出し処理手段は、前記読み出し要求信号が入力されているときには、前記第1記憶装置から読み出されたデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記ホスト装置に出力する手段であるものとすることもできる。こうすれば、第1記憶装置や第2記憶装置において、記憶しているデータに何らかの要因でエラーが生じたときにエラーを訂正することができ、データの信頼性の向上を図ることができる。
第1符号化回路と復号回路とを備える態様の本発明の制御装置において、入力されたデータを前記所定のエラー訂正符号に符号化して出力する第2符号化回路、を備え、前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが前記所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御し、前記読み出されたデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記第2符号化回路に入力し、前記第2符号化回路から出力されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御する手段であるものとすることもできる。こうすれば、データの信頼性をより高くすることができる。また、データを書き込む際に第1記憶装置から出力されたデータを復号するための回路と第2記憶装置からデータを読み出す際に第2記憶装置から出力するデータを復号するための回路とを共通化することができるから、回路面積の増加を抑制することができる。
第1符号化回路と第2の符号化回路と復号回路とを備える態様の本発明の制御装置において、前記第1記憶装置は、不揮発性の記憶装置として前記第2記憶装置を構成する不揮発性メモリと異なる種類の不揮発性メモリが搭載された半導体チップをn個(nは、1以上の整数数)有し、前記n個のチップに並列にデータを読み書き可能な装置であり、前記第2記憶装置は、不揮発性メモリとして不揮発性ランダムアクセスメモリが搭載された半導体チップをm個(mは、1以上の整数)有し、前記m個のチップにデータを並列に読み書き可能な装置であり、前記第1符号化回路は、入力されたデータを符号化する際のデータの長さである符号長がl(lは、1以上の整数)のm個の所定のエラー訂正符号に符号化して出力可能な回路であり、前記第2符号化回路は、入力されたデータを前記符号長がk(kは、式1を満たす1以上の整数)のn個の所定のエラー訂正符号に符号化して出力する回路であり、前記復号回路は、前記第1記憶装置からデータが入力されたときには前記符号長がkのn個の所定のエラー訂正符号として入力されたデータをエラー訂正した後に復号して出力し、前記第2記憶装置からデータが入力されたときには前記符号長がlのm個の所定のエラー訂正符号として入力されたデータをエラー訂正した後に復号して出力する回路であり、前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータを前記第1符号化回路に入力し、前記第1符号化回路から出力されたデータが前記第2記憶装置の各半導体チップに記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが前記所定サイズに至ったときには、前記第2記憶装置の各半導体チップから並列にデータが読み出されるよう前記第2記憶装置を制御し、前記第2記憶装置から読み出したデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記第2符号化回路に入力し、前記第2符号化回路から出力されたn個のデータが前記第1記憶装置の各半導体チップに並列に記憶されるよう前記第2記憶装置を制御する手段であり、前記データ読み出し処理手段は、前記読み出し要求信号が入力されているときには、前記第1記憶装置の各半導体チップから並列にデータが読み出されるよう前記第1記憶装置を制御し、前記第1記憶装置から読み出されたn個のデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記ホスト装置に出力する手段であり、前記式1は、m・l=n・kである、ものとすることもできる。
本発明の第1のデータ記憶装置は、
データを記憶するデータ記憶装置であって、
本発明の制御装置、即ち、ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、を備える制御装置と、
前記第1記憶装置としてのハードディスクドライブと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリおよびフラッシュメモリのいずれかと、
を備えることを要旨とする。
データを記憶するデータ記憶装置であって、
本発明の制御装置、即ち、ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、を備える制御装置と、
前記第1記憶装置としてのハードディスクドライブと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリおよびフラッシュメモリのいずれかと、
を備えることを要旨とする。
この本発明の第1のデータ記憶装置では、上述した態様の本発明の制御装置を備えているから、上述した本発明の制御装置が奏する効果、例えば、データの書き込み速度の高速化を図ると共に第2記憶装置の劣化を抑制する効果などと同様の効果を奏することができる。
本発明の第2のデータ記憶装置は、
データを記憶するデータ記憶装置であって、
上述したいずれかの態様の本発明の制御装置、即ち、基本的には、ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、を備える制御装置と、
前記第1記憶装置としてのフラッシュメモリと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリのいずれかと、
を備えることを要旨とする。
データを記憶するデータ記憶装置であって、
上述したいずれかの態様の本発明の制御装置、即ち、基本的には、ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、を備える制御装置と、
前記第1記憶装置としてのフラッシュメモリと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリのいずれかと、
を備えることを要旨とする。
この本発明の第1のデータ記憶装置では、上述したいずれかの態様の本発明の制御装置を備えているから、上述した本発明の制御装置が奏する効果、例えば、データの書き込み速度の高速化を図ると共に第2記憶装置の劣化を抑制する効果などと同様の効果を奏することができる。
次に、本発明を実施するための形態を実施例を用いて説明する。
図1は、パーソナルコンピュータなどのホスト装置10からのデータを記憶する本発明の実施例としてのSSD(Solid State Drive)20の構成の概略を示す説明図である。SSD20は、各種アプリケーションプログラムや各種データを記憶する大容量のデータ記憶装置として構成されており、NAND型フラッシュメモリとして構成されたフラッシュメモリ22と、抵抗変化ランダムアクセスメモリ(Resistance Random Access Memory、RRAM)として構成されたRRAM24と、入力されたデータをBCH符号に符号化して出力するエンコーダ30、32と、入力されたデータをBCH符号を用いてエラー訂正すると共に復号して出力するデコーダ34と、フラッシュメモリ22とRRAM24とを制御すると共にホスト装置10やエンコーダ30,32,デコーダ34へのデータの入出力を行なうメモリコントローラ36と、から構成されている。
フラッシュメモリ22は、フローティングゲートへの電子注入やフローティングゲートからの電子の引き抜きにより閾値電圧が変化するフラッシュメモリセルを複数有するフラッシュメモリセルアレイ(図示せず)を備えるNAND型フラッシュメモリを搭載した16個の半導体チップ22aから構成されている。半導体チップ22aには、フラッシュメモリセルアレイの他にロウデコーダ,カラムデコーダ,センスアンプなど(いずれも図示せず)が搭載されている。フラッシュメモリ22では、ページ単位でデータを書き込んだり読み出したりして、複数ページからなるブロック単位で記憶しているデータを消去する。フラッシュメモリ22では、16個の半導体チップ22aにデータを並列に読み書きする。フラッシュメモリ22のデータの書き込み速度は、実施例では、1個の半導体チップ22aあたり160Mbps(bit per second)であり、フラッシュメモリ22全体で約2.6Gbpsであるものとした。また、フラッシュメモリ22のデータの読み出し速度は、1個の半導体チップ22aあたり625Mbpsであり、フラッシュメモリ22全体で約10Gbpsであるものとした。
RRAM24は、チタン(Ti)や白金(Pt)などの金属から形成された上部電極40とチタン(Ti)や白金(Pt)などの金属から形成された下部電極42とで金属酸化物44を挟み込んで形成された図2に例示する抵抗変化素子46と、抵抗変化素子46に接続されたMOSトランジスタ(図示せず)とから構成されるRRAMセルを複数有するRRAMセルアレイ(図示せず)を備えるRRAMを搭載した1個の半導体チップ(図示せず)から構成されている。この半導体チップには、RRAMセルアレイの他にロウデコーダ,カラムデコーダ,センスアンプなど(いずれも図示せず)が搭載されている。RRAMセルは、上部電極40に印加される電圧V1が下部電極42に印加される電圧V2より高いときにセット(低抵抗化)され、電圧V1が電圧V2より低いときにリセット(高抵抗化)されるバイポーラ動作を行なう素子として形成されている。こうしたバイポーラ動作を行なうRRAMセルは、一般に、動作速度が比較的速く消費電力が少ない素子であるため、RRAM24は、動作速度が比較的早く消費電力が少ないメモリとして構成されている。なお、金属酸化物44としては、チタン酸化物(TiOx)やニッケル酸化物(NiOx),銅酸化物(CuOx),ハフニウム酸化物(HfOx)などの金属酸化物またはこれらの金属酸化物を複数積層された積層構造とするのが望ましいと考えられる。こうして構成されたRRAM24は、RRAM24にデータを書き込む際の書き込み速度がフラッシュメモリ22より高速でデータを読み出す際の読み出し速度がフラッシュメモリと同程度であり、実施例では、書き込み速度および読み出し速度が共に10Gbpsであるものとした。
エンコーダ30は、複数の論理素子を有する論理回路として構成され、入力されたデータを1個の32KBの符号長のBCH符号に符号化してRRAM24に順次出力するよう構成されている。
エンコーダ32は、複数の論理素子を有する論理回路として構成され、入力されたデータを2KBの符号長のBCH符号に符号化するエンコーダ32aを16個有し、全体として16個の2KBの符号長のBCH符号に符号化されたデータをフラッシュメモリ22の各半導体チップ22aに並列に出力する。
デコーダ34は、複数の論理素子を有する論理回路として構成され、入力されたデータを2KBの符号長のBCH符号としてエラー訂正すると共に復号する小デコーダ34aを16個有する。デコーダ34は、フラッシュメモリ22の半導体チップ22aから並列にデータが入力されたときには、入力されたデータを各小デコーダ34aで2KBの符号長のBCH符号としてエラー訂正すると共に復号し、RRAM24からデータが入力されたときには、入力されたデータを各小デコーダ34aで1個の32KBの符号長のBCH符号としてエラー訂正すると共に復号できるよう構成されている。
メモリコントローラ36は、複数の論理素子を有する論理回路として構成され、各種制御や演算処理を実行する。メモリコントローラ36には、ホスト装置10から各種制御信号やデータなどが入力されており、メモリコントローラ36は、入力された制御信号に基づいて、フラッシュメモリ22やRRAM24にデータが記憶されるようフラッシュメモリ22やRRAM24を制御したり、フラッシュメモリ22やRRAM24からデータが読み出されるようフラッシュメモリ22やRRAM24を制御したり、ホスト装置10からのデータをエンコーダ30に入力したり、デコーダ34からのデータをエンコーダ32に入力したり、デコーダ34からのデータをホスト装置10に出力したりする。メモリコントローラ36は、ホスト装置10と比較的高速に(例えば、10Gbpsなど)各種制御信号やデータをやりとりするものとした。
次に、こうして構成されたSSD20の動作、特に、ホスト装置10から入力されたデータをフラッシュメモリ22に記憶したり、フラッシュメモリ22に記憶しているデータをホスト装置10に出力する際の動作について説明する。最初に、ホスト装置10から入力されたデータをフラッシュメモリ22に記憶するデータ書き込み動作について説明する。
図3にデータ書き込み動作の際のデータの流れの概略を示す。ホスト装置10から書き込み要求信号がメモリコントローラ36に入力されると、メモリコントローラ36は、ホスト装置10から入力されたデータを順次エンコーダ30に入力する。データを入力されたエンコーダ30は、入力されたデータを32KBの符号長のBCH符号に符号化してRRAM24に順次出力する。メモリコントローラ36は、RRAM24のデータが予め定めた所定サイズSrefになるまで、ホスト装置10からのデータの入力を受け付けて、エンコーダ30からのデータがRRAM24に記憶されるようRRAM24を制御する。ここで、所定サイズSrefは、エンコーダ30で符号化されたデータを復号して、さらに、後述するエンコーダ32で2KBの符号長のBCH符号に符号化したときにフラッシュメモリの1ページ分のデータに相当するサイズやその倍数などであるものとした。
RRAM24に所定サイズSrefのデータが記憶されると、メモリコントローラ36は、ホスト装置10からのデータの入力を一時中断して、RRAM24に記憶されているデータがデコーダ34に出力されるようRRAM24を制御する。デコーダ34へのデータの出力が終了すると、メモリコントローラ36は、ホスト装置10からのデータの入力を再開する。
データを入力されたデコーダ34は、入力されたデータを32KBの符号長のBCH符号としてエラー訂正すると共に復号し、メモリコントローラ36に出力する。こうした処理により、RRAM24に記憶されているデータにエラーが生じたときには、エラー訂正を行なってメモリコントローラ36に出力するから、より正しいデータをメモリコントローラ36に出力することができる。
続いて、メモリコントローラ36は、デコーダ34からのデータをエンコーダ32に出力する。データを入力されたエンコーダ32は、入力されたデータを16個の2KBの符号長のBCH符号に符号化して、フラッシュメモリ22の16個の半導体チップ22aのそれぞれに出力し、メモリコントローラ36は、出力されたデータが半導体チップ22aに搭載されたフラッシュメモリに記憶されるようフラッシュメモリ22を制御する。こうした処理により、フラッシュメモリ22には、2KBの符号長のBCH符号に符号化されたデータが記憶させることになる。
今、ホスト装置10の書き込み速度(10Gbps)に比してフラッシュメモリ22の書き込み速度(2.6Gbps)が遅い場合を考えており、ホスト装置10からRRAM24を介さずにフラッシュメモリ22にデータを書き込むと、ホスト装置10からデータが入力されてからフラッシュメモリ22での書き込みが終了するまで、ホスト装置10からのデータの入力を中断させる必要があり、ホスト装置10からのデータの入力を中断させる時間が比較的長くなって書き込み速度が低下すると考えられる。実施例では、ホスト装置10から入力されたデータをフラッシュメモリ22より書き込み速度が速いRRAM24(書き込み速度が10Gbps)に一旦記憶させ、RRAM24に記憶されているデータのサイズが所定サイズSrefに至ったときにホスト装置10からのデータの入力を中断してRRAM24に記憶しているデータをデコーダ34に出力した後に、デコーダ34,エンコーダ32における処理を実行しながらホスト装置10からのデータの処理を再開させることができる。RRAM24は、データの読み出し速度が比較的速く10Gbpsであるため、ホスト装置10からのデータの入力を中断する時間が比較的短くて済む。このように、ホスト装置10からのデータの入力を中断させる時間をより短くすることができるから、書き込み速度の高速化を図ることができる。
次に、フラッシュメモリ22に記憶されているデータをホスト装置10に読み出すデータ読み出し動作について説明する。図4にデータ読み出し動作の際のデータの流れの概略を示す。ホスト装置10からフラッシュメモリ22に記憶されているデータの読み出しを要求するデータ読み出し要求信号が入力されると、メモリコントローラ36は、フラッシュメモリ22の各半導体チップ22aから記憶されているデータがデコーダ34の小デコーダ34aにそれぞれ並列に読み出されるようフラッシュメモリ22を制御する。
フラッシュメモリ22からのデータを入力されたデコーダ34は、入力されたデータを2KBの符号長のBCH符号としてエラー訂正すると共に復号してメモリコントローラ36に出力し、データが入力されたメモリコントローラ36は、入力されたデータをホスト装置10に出力する。こうした処理により、フラッシュメモリ22に記憶されているデータにエラーが生じたときには、エラー訂正を行なったデータをホスト装置10に出力するから、より正しいデータをホスト装置10に出力することができ、信頼性の向上を図ることができる。また、フラッシュメモリ22に記憶されているデータをホスト装置10に読み出す際には、RRAM24を介さないため、RRAM24を介するものに比して、RRAM24の書き込み回数の増加を抑制することができ、RRAM24の劣化を抑制することができる。さらに、フラッシュメモリ22から入力された符号化されたデータのエラー訂正および復号を、データ書き込み時にRRAM24からのデータのエラー訂正および復号を行なうデコーダ34を用いて行なうため、別途デコーダを設けるものに比して、回路面積の増加を抑制することができる。
以上説明した実施例のSSD20によれば、ホスト装置10から書き込み要求信号が入力されたときには、ホスト装置10から入力されたデータを順次エンコーダ30に入力し、エンコーダ30から出力されたデータがRRAM24に記憶されるようRRAM24を制御し、RRAM24に記憶されているデータのサイズが所定サイズSrefに至ったときにはRRAM24に記憶されて所定サイズSrefのデータが読み出されるようRRAM24を制御し、RRAM24から読み出されたデータをエンコーダ32に入力し、エンコーダ32から出力されたデータがフラッシュメモリ22に記憶されるようフラッシュメモリ22を制御する。これにより、データの書き込み速度の向上とデータの信頼性の向上を図ることができる。また、ホスト装置10からデータ読み出し信号が入力されたときには、フラッシュメモリ22に記憶されているデータが読み出されるようフラッシュメモリ22を制御し、読み出されたデータをデコーダ34に入力し、デコーダ34からのデータをホスト装置10に出力する。これにより、ホスト装置10に出力するデータの信頼性の向上を図ると共にRRAM24の劣化を抑制することができ、回路面積の増加を抑制することができる。
実施例のSSD20では、RRAM24を1個の32KBのデータを読み書きすることができるものとし、エンコーダ30を1個の32KBの符号長のBCH符号にデータを符号化するものとしたが、エンコーダ30の仕様はRRAM24で一度に並列に読み可能なデータのサイズや個数に応じて適宜変更してもよく、例えば、RRAM24が2個の16KBのデータを並列に読み書き可能であればエンコーダ30を2個の16KBの符号長のBCH符号にデータを符号化するものとしてもよい。また、フラッシュメモリ22を16個の22KBのデータを並列に読み書きすることができるものとし、エンコーダ32を16個の2KBの符号長のBCH符号にデータを符号化するものとしたが、エンコーダ32の仕様はフラッシュメモリ22で一度に並列に読み可能なデータのサイズや個数に応じて適宜変更してもよく、例えば、フラッシュメモリ22が4個の16KBのデータを並列に読み書き可能であればエンコーダ32を4個の16KBの符号長のBCH符号にデータを符号化するものとしてもよい。デコーダは、エンコーダ30,32で符号化したデータをエラー訂正および復号できるものであれば如何なるものとしても構わない。
実施例のSSD20では、エンコーダ30,32を入力されたデータを互いに異なる符号長のBCH符号に符号化し、デコーダ34を2種類の符号長のBCH符号のエラー訂正と復号とを行なうことが可能なものとしたが、エンコーダ30,32を入力されたデータを互いに符号長が同じ(例えば、2KB)BCH符号に符号化するものし、デコーダ34を1種類の符号長(例えば、2KB)のBCH符号のエラー訂正と復号とを行なうものとしてもよい。
実施例のSSD20では、2つのエンコーダ30,32を備えるものとしたが、図5の変形例のSSD20Bに例示するように、エンコーダ32を備えないものとしてもよい。この場合、ホスト装置10からデータ書き込み要求信号が入力されたときにRRAM24に記憶された符号化されたデータが所定サイズSrefを超えたときには、RRAM24に記憶されたデータをデコーダ34を介さずに フラッシュメモリ22に記憶されるようフラッシュメモリ22を制御し、ホスト装置10からデータ読み出し要求信号が入力されたときにはフラッシュメモリ22から読み出されたデータをデコーダ34に入力し、データ34から出力されたデータをホスト装置10に出力するものとすればよい。また、こうしたエンコーダ30,32,デコーダを備えないものとして、ホスト装置10からデータ書き込み要求信号が入力されたときにはRRAM24にデータを記憶させ、RRAM24に記憶されたデータが所定サイズSrefを超えたときにRRAM24に記憶されたデータがフラッシュメモリ22に記憶されるようフラッシュメモリ22を制御し、ホスト装置10からデータ読み出し要求信号が入力されたときには、フラッシュメモリ22からデータが読み出されるようフラッシュメモリ22を制御し、フラッシュメモリ22から読み出されたデータをホスト装置10に出力するものとすればよい。
実施例のSSD20では、データをBCH符号に符号化するものとしたが、こうしたエラー訂正を行なうための符号としては、BCH符号に限定されるものではなく、リード・ソロモン符号などのブロック符号やLDPC符号などの畳み込み符号に符号化するものとしてもよい。
実施例のSSD20では、RRAM24はバイポーラ動作を行なう素子として形成されたRRAMセルを備えているものとしたが、RRAMセルを抵抗変化素子46とダイオード(図示せず)とにより構成すると共に、電圧V1に電圧V2より高い電圧が印加されたときにセット(低抵抗化)され、電圧V1に電圧V2より高くRRAMセルをセットする電圧より低い電圧が印加されたときにリセット(高抵抗化)されるユニポーラ動作を行なう素子として形成するものとしてもよい。こうしたユニポーラ動作を行なうRRAMセルは、一般に、バイポーラ動作を行なうRRAMセルに比して小さいセルサイズで簡単なセル構成で構成するため、RRAM24の面積を小さくすることができ、SSD20の小型化を図ることができる。
実施例のSSD20では、RRAM24を備えているものとしたが、RRAM24に代えて他の不揮発性ランダムアクセスメモリ、例えば、2つの電極で強誘電体材料を挟み込んだキャパシタを有する強誘電体ランダムアクセスメモリやトンネル磁気抵抗膜を磁性体膜で挟み込んだ構造のMTJ素子を有する磁気抵抗ランダムアクセスメモリや2つの電極で相変化材料を挟み込んだ素子を有する相変化ランダムアクセスメモリなどを備えるものとしてもよい。
実施例のSSD20は、パーソナルコンピュータとして構成されたホスト装置10とデータをやりとりするものとしたが、ホスト装置10としてはパーソナルコンピュータとして構成されたものに限定されるものではなく、例えば、携帯電話やデジタルスチルカメラなどSSD20とデータのやりとりが可能なものであれば如何なるものとしても構わない。
実施例では、フラッシュメモリ22を備えているSSD20に本発明を適用するものとしたが、フラッシュメモリ22に代えて他の不揮発性の記憶装置、例えば、ハードディスクドライブなどを備えている記憶装置に適用するものとしてもよい。この場合、ハードディスクドライブは書き込み回数が多くてもさほど劣化が進まないことから、図5に例示した変形例のSSD20Bのように、エンコーダ32を備えていない構成するのが望ましい。また、この場合、RRAM24に代えてフラッシュメモリなどのランダムアクセスメモリではない不揮発性メモリを備えるものとしてもよい。
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、メモリコントローラ36が「データ書き込み処理手段」に相当し、メモリコントローラ36が「データ読み出し処理手段」に相当する。また、エンコーダ30が「第1符号化回路」に相当し、デコーダ34が「復号回路」に相当し、エンコーダ32が「第2符号化回路」に相当する。
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
本発明は、制御装置やデータ記憶装置の製造産業等に利用可能である。
10 ホスト装置、20,20B SSD、22 フラッシュメモリ、22a 半導体チップ、24 RRAM、30,32 エンコーダ、34 デコーダ、36 メモリコントローラ、40 上部電極、42 下部電極、44 金属酸化物、46 抵抗変化素子。
Claims (7)
- ホスト装置と、データを記憶する不揮発性の記憶装置として構成された第1記憶装置と、前記第1記憶装置よりデータの書き込み速度が速い不揮発性メモリとして構成された第2記憶装置と、の間のデータのやりとりを制御する制御装置であって、
前記ホスト装置から前記第1記憶装置へのデータの書き込みを要求する書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータが順次前記第2記憶装置に記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御すると共に前記読み出されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御するデータ書き込み処理手段と、
前記ホスト装置から前記第1記憶装置に記憶されているデータの読み出しを要求する読み出し要求信号が入力されているときには、前記第1記憶装置に記憶されているデータが読み出されるよう前記第1記憶装置を制御すると共に前記読み出されたデータを前記第2記憶装置を介さずに前記ホスト装置に出力するデータ読み出し処理手段と、
を備える制御装置。 - 請求項1記載の制御装置であって、
入力されたデータを所定のエラー訂正符号に符号化して出力する第1符号化回路と、
入力されたデータを所定のエラー訂正符号を用いてエラー訂正した後に復号して出力する復号回路と、
を備え、
前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータを前記第1符号化回路に入力し、前記第1符号化回路から出力されたデータが前記第2記憶装置に順次記憶されるよう前記第2記憶装置を制御する手段であり、
前記データ読み出し処理手段は、前記読み出し要求信号が入力されているときには、前記第1記憶装置から読み出されたデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記ホスト装置に出力する手段である、
制御装置。 - 請求項2記載の制御装置であって、
入力されたデータを前記所定のエラー訂正符号に符号化して出力する第2符号化回路、 を備え、
前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが前記所定サイズに至ったときには、前記第2記憶装置に記憶されている前記所定サイズのデータが読み出されるよう前記第2記憶装置を制御し、前記読み出されたデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記第2符号化回路に入力し、前記第2符号化回路から出力されたデータが前記第1記憶装置に記憶されるよう前記第1記憶装置を制御する手段である、
制御装置。 - 請求項3記載の制御装置であって、
前記第1記憶装置は、不揮発性の記憶装置として前記第2記憶装置を構成する不揮発性メモリと異なる種類の不揮発性メモリが搭載された半導体チップをn個(nは、1以上の整数数)有し、前記n個のチップに並列にデータを読み書き可能な装置であり、
前記第2記憶装置は、不揮発性メモリとして不揮発性ランダムアクセスメモリが搭載された半導体チップをm個(mは、1以上の整数)有し、前記m個のチップにデータを並列に読み書き可能な装置であり、
前記第1符号化回路は、入力されたデータを符号化する際のデータの長さである符号長がl(lは、1以上の整数)のm個の所定のエラー訂正符号に符号化して出力可能な回路であり、
前記第2符号化回路は、入力されたデータを前記符号長がk(kは、式1を満たす1以上の整数)のn個の所定のエラー訂正符号に符号化して出力する回路であり、
前記復号回路は、前記第1記憶装置からデータが入力されたときには前記符号長がkのn個の所定のエラー訂正符号として入力されたデータをエラー訂正した後に復号して出力し、前記第2記憶装置からデータが入力されたときには前記符号長がlのm個の所定のエラー訂正符号として入力されたデータをエラー訂正した後に復号して出力する回路であり、
前記データ書き込み処理手段は、前記書き込み要求信号が入力されているときには、前記ホスト装置から入力されたデータを前記第1符号化回路に入力し、前記第1符号化回路から出力されたデータが前記第2記憶装置の各半導体チップに記憶されるよう前記第2記憶装置を制御し、前記書き込み要求信号が入力されているときに前記第2記憶装置に記憶されたデータのサイズが前記所定サイズに至ったときには、前記第2記憶装置の各半導体チップから並列にデータが読み出されるよう前記第2記憶装置を制御し、前記第2記憶装置から読み出したデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記第2符号化回路に入力し、前記第2符号化回路から出力されたn個のデータが前記第1記憶装置の各半導体チップに並列に記憶されるよう前記第2記憶装置を制御する手段であり、
前記データ読み出し処理手段は、前記読み出し要求信号が入力されているときには、前記第1記憶装置の各半導体チップから並列にデータが読み出されるよう前記第1記憶装置を制御し、前記第1記憶装置から読み出されたn個のデータを前記復号回路に入力し、前記復号回路から出力されたデータを前記ホスト装置に出力する手段であり、
前記式1は、m・l=n・kである、
制御装置。 - 請求項1ないし4いずれか1つの請求項に記載の制御装置であって、
前記所定のエラー訂正符号は、BCH符号およびブロック符号および畳み込み符号のいずれかである、
制御装置。 - データを記憶するデータ記憶装置であって、
請求項1記載の制御装置と、
前記第1記憶装置としてのハードディスクドライブと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリおよびフラッシュメモリのいずれかと、
を備えるデータ記憶装置。 - データを記憶するデータ記憶装置であって、
請求項1ないし5いずれか1つの請求項に記載の制御装置と、
前記第1記憶装置としてのフラッシュメモリと、
前記第2記憶装置としての抵抗変化ランダムアクセスメモリおよび強誘電体ランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリおよび相変化ランダムアクセスメモリのいずれかと、
を備えるデータ記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010205965A JP2012063871A (ja) | 2010-09-14 | 2010-09-14 | 制御装置およびデータ記憶装置 |
US13/228,179 US8589764B2 (en) | 2010-09-14 | 2011-09-08 | Data storage device and control device configured to control data transfer between a host device, a first storage, and a second storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010205965A JP2012063871A (ja) | 2010-09-14 | 2010-09-14 | 制御装置およびデータ記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012063871A true JP2012063871A (ja) | 2012-03-29 |
Family
ID=45926068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010205965A Pending JP2012063871A (ja) | 2010-09-14 | 2010-09-14 | 制御装置およびデータ記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8589764B2 (ja) |
JP (1) | JP2012063871A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013235347A (ja) * | 2012-05-07 | 2013-11-21 | Buffalo Memory Co Ltd | Ssd(ソリッドステートドライブ)装置 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9043684B2 (en) * | 2012-03-22 | 2015-05-26 | Lsi Corporation | Systems and methods for variable redundancy data protection |
TWI521534B (zh) | 2013-10-09 | 2016-02-11 | 新唐科技股份有限公司 | 積體電路及其運作方法 |
TWI548203B (zh) | 2014-01-08 | 2016-09-01 | 新唐科技股份有限公司 | 電壓產生器以及振盪裝置與操作方法 |
KR102181210B1 (ko) * | 2014-01-10 | 2020-11-23 | 삼성전자주식회사 | 저장 장치의 데이터 처리 방법 및 저장 장치 |
TWI524080B (zh) | 2014-01-29 | 2016-03-01 | 新唐科技股份有限公司 | 應用於積體電路的運作記錄電路及其運作方法 |
US10102205B2 (en) | 2014-01-30 | 2018-10-16 | Hewlett Packard Enterprise Development Lp | Storing run-length limited two-dimensional encoded bit patterns in memory arrays |
TWI506251B (zh) | 2014-02-21 | 2015-11-01 | Nuvoton Technology Corp | 流體流量記錄裝置及方法 |
TWI524179B (zh) | 2014-04-22 | 2016-03-01 | 新唐科技股份有限公司 | 儲存單元控制器及其控制方法、以及儲存裝置 |
US9263218B2 (en) | 2014-05-23 | 2016-02-16 | Nuvoton Technology Corporation | Variable resistance memory cell based electrically resettable fuse device |
US9105333B1 (en) * | 2014-07-03 | 2015-08-11 | Sandisk Technologies Inc. | On-chip copying of data between NAND flash memory and ReRAM of a memory die |
TWI556254B (zh) * | 2014-10-14 | 2016-11-01 | 慧榮科技股份有限公司 | 資料儲存裝置及其資料存取方法 |
TWI661352B (zh) * | 2016-09-22 | 2019-06-01 | 慧榮科技股份有限公司 | 資料儲存裝置及其資料寫入方法 |
US10318175B2 (en) * | 2017-03-07 | 2019-06-11 | Samsung Electronics Co., Ltd. | SSD with heterogeneous NVM types |
KR20190074890A (ko) * | 2017-12-20 | 2019-06-28 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
US11520488B2 (en) * | 2020-04-22 | 2022-12-06 | Dell Products, L.P. | Method and apparatus for identifying a device missing from a consistency group |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08263229A (ja) * | 1995-03-23 | 1996-10-11 | Hitachi Ltd | 半導体記憶装置 |
JP2006236304A (ja) * | 2004-10-27 | 2006-09-07 | Sony Corp | 記憶装置および情報処理システム |
JP2007241576A (ja) * | 2006-03-07 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびそのデータ書込み方法 |
WO2009067321A1 (en) * | 2007-11-21 | 2009-05-28 | Micron Technology, Inc. | Memory controller supporting rate compatible punctured codes |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7509441B1 (en) * | 2006-06-30 | 2009-03-24 | Siliconsystems, Inc. | Systems and methods for segmenting and protecting a storage subsystem |
US8321597B2 (en) * | 2007-02-22 | 2012-11-27 | Super Talent Electronics, Inc. | Flash-memory device with RAID-type controller |
JP2009087509A (ja) * | 2007-10-03 | 2009-04-23 | Toshiba Corp | 半導体記憶装置 |
US8296498B2 (en) * | 2007-11-13 | 2012-10-23 | Sandisk Technologies Inc. | Method and system for virtual fast access non-volatile RAM |
KR101449524B1 (ko) * | 2008-03-12 | 2014-10-14 | 삼성전자주식회사 | 스토리지 장치 및 컴퓨팅 시스템 |
KR20090109345A (ko) * | 2008-04-15 | 2009-10-20 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템 |
KR101423612B1 (ko) * | 2008-09-16 | 2014-07-25 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템 |
KR101574208B1 (ko) * | 2009-03-31 | 2015-12-07 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그리고 그것의 동작 방법 |
-
2010
- 2010-09-14 JP JP2010205965A patent/JP2012063871A/ja active Pending
-
2011
- 2011-09-08 US US13/228,179 patent/US8589764B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08263229A (ja) * | 1995-03-23 | 1996-10-11 | Hitachi Ltd | 半導体記憶装置 |
JP2006236304A (ja) * | 2004-10-27 | 2006-09-07 | Sony Corp | 記憶装置および情報処理システム |
JP2007241576A (ja) * | 2006-03-07 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびそのデータ書込み方法 |
WO2009067321A1 (en) * | 2007-11-21 | 2009-05-28 | Micron Technology, Inc. | Memory controller supporting rate compatible punctured codes |
JP2011504271A (ja) * | 2007-11-21 | 2011-02-03 | マイクロン テクノロジー, インク. | レートコンパチブルパンクチャドコードをサポートするメモリコントローラ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013235347A (ja) * | 2012-05-07 | 2013-11-21 | Buffalo Memory Co Ltd | Ssd(ソリッドステートドライブ)装置 |
Also Published As
Publication number | Publication date |
---|---|
US8589764B2 (en) | 2013-11-19 |
US20120089877A1 (en) | 2012-04-12 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140327 |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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