JP5971547B2 - メモリコントローラ，データ記憶装置およびメモリの制御方法 - Google Patents

メモリコントローラ，データ記憶装置およびメモリの制御方法 Download PDF

Info

Publication number
JP5971547B2
JP5971547B2 JP2012030798A JP2012030798A JP5971547B2 JP 5971547 B2 JP5971547 B2 JP 5971547B2 JP 2012030798 A JP2012030798 A JP 2012030798A JP 2012030798 A JP2012030798 A JP 2012030798A JP 5971547 B2 JP5971547 B2 JP 5971547B2
Authority
JP
Japan
Prior art keywords
memory
data
write data
write
stored
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012030798A
Other languages
English (en)
Other versions
JP2013168015A (ja
Inventor
竹内　健
健 竹内
幸祐 宮地
幸祐 宮地
光 上口
光 上口
裕大 藤井
裕大 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Tokyo NUC
Original Assignee
University of Tokyo NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Tokyo NUC filed Critical University of Tokyo NUC
Priority to JP2012030798A priority Critical patent/JP5971547B2/ja
Priority to PCT/JP2012/058586 priority patent/WO2013121596A1/ja
Priority to KR1020147023531A priority patent/KR101904270B1/ko
Priority to CN201280069565.4A priority patent/CN104115131B/zh
Priority to US14/378,157 priority patent/US9977733B2/en
Publication of JP2013168015A publication Critical patent/JP2013168015A/ja
Priority to HK15103794.5A priority patent/HK1203240A1/xx
Application granted granted Critical
Publication of JP5971547B2 publication Critical patent/JP5971547B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Description

本発明は、メモリコントローラ，データ記憶装置およびメモリの制御方法に関し、詳しくは、複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、ランダムアクセスメモリとして構成された第２メモリと、を制御するメモリコントローラ，こうしたメモリコントローラを備えるデータ記憶装置およびこうした第１メモリと第２メモリとを制御するメモリの制御方法に関する。
従来、この種のメモリコントローラとしては、ＰＣシステムからのデータがキャッシュメモリとして電力の供給が遮断されても記憶しているデータを保持する不揮発性のランダムアクセスメモリであるＦｅＲＡＭ（Ferroelectric Random Access Memory、強誘電体ランダムアクセスメモリ）またはＨＤＤに記憶されるようＦｅＲＡＭやＨＤＤを制御するものが提案されている（例えば、非特許文献１参照）。この装置では、予期しない電源の遮断に備えてＦｅＲＡＭのデータをＨＤＤに定期的に退避させる必要がないため、ＦｅＲＡＭに記憶させるデータのデータ量を比較的大きくすることができ、キャッシュヒット率の向上を図ることができるとしている。
Daisaburo Takashima et al,「A 128Mb ChainFeRAMTM and System Designs for HDD Application and Enhanced HDD Performance」,IEEE Asian Solid-State Circuits Conference, November 16-18, 2009,Taipei,Taiwan
ところで、ホスト装置からのデータを記憶するＳＳＤ（Solid State Drive）として複数のセクタからなるページ毎に記憶されているデータを一旦読み出して読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータが書き込まれるＮＡＮＤ型フラッシュメモリなどの不揮発性メモリと、この不揮発性メモリより高速にデータを読み書き可能なＲｅＲＡＭ（Resistance Random Access Memory、抵抗変化型メモリ）などのランダムアクセスメモリと、不揮発性メモリとランダムアクセスメモリとを制御するメモリコントローラとが搭載されたものが提案されている。こうしたＳＳＤに搭載される不揮発性メモリでは、１ページ内でデータの記憶に利用されているセクタ数が少ない状態で書き込み動作が頻繁に実行されると、本来ならデータの記憶に利用する必要ない領域にデータの読み書きされて不揮発性メモリが劣化してしまう。
本発明のメモリコントローラ，データ記憶装置およびメモリの制御方法は、不揮発性メモリの劣化を抑制することを主目的とする。
本発明のメモリコントローラ，データ記憶装置およびメモリの制御方法は、上述の主目的を達成するために以下の手段を採った。
本発明のメモリコントローラは、
複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、前記第１メモリより高速にデータの書き込みが可能なランダムアクセスメモリとして構成された第２メモリと、を制御するメモリコントローラであって、
書き込みデータと該書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、前記書き込みデータを前記第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する前記書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには前記入力された書き込みデータが前記書き込み動作により前記第１メモリに書き込まれるよう前記第１メモリと前記第２メモリとを制御し、前記データ利用率が前記所定率未満であるときには前記入力された書き込みデータが第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する制御部、
を備えることを要旨とする。
この本発明のメモリコントローラでは、書き込みデータと書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、書き込みデータを第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには入力された書き込みデータが書き込み動作により第１メモリに書き込まれるよう第１メモリと第２メモリとを制御し、データ利用率が所定率未満であるときには入力された書き込みデータが第２メモリに記憶されるよう第１メモリと第２メモリとを制御する。第１メモリの１ページ当たりのデータ利用率を所定率以上にすることができ、データの記憶に利用されていない第１メモリの記憶領域への無駄な読み出しや書き込みが抑制される。これにより、第１メモリの劣化を抑制することができる。ここで、「所定範囲」には、書き込みデータの論理アドレスに対応する１ページ分または複数ページ分のデータの範囲や、書き込みデータの論理アドレスに対応するページにおいてセクタのサイズより大きい所定サイズ分のデータの範囲などが含まれる。
こうした本発明のメモリコントローラにおいて、前記第２メモリにおいてデータが記憶されている記憶領域のサイズが大きくなるにつれて小さくなる傾向に前記所定率を設定する割合設定部を備えるものとすることもできる。こうすれば、第２メモリにおいて新たなデータの記憶に利用可能な記憶領域が少なくなったときに、書き込みデータを第１のメモリに記憶されるのを促進することができる。
また、本発明のメモリコントローラにおいて、前記制御部は、前記データ利用率が前記所定率以上であるときに前記入力された書き込みデータが書き込み頻度が高い高頻度書き込みデータであるときには、前記入力された書き込みデータが前記第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御するものとすることもできる。入力された書き込みデータが高頻度書き込みデータであるときに第１メモリにデータを書き込むと、書き込み動作が頻繁に実行されてしまい、第１メモリの劣化が進んでしまう。したがって、入力された書き込みデータが高頻度書き込みデータであるときに入力されたデータを第２メモリに出力すると共に出力したデータが第２メモリに記憶されるよう第２メモリを制御することにより、第１メモリの劣化を抑制することができる。この場合において、前記データ利用率が前記所定率以上となったときの前記入力された書き込みデータの論理アドレスを第１の個数記憶するアドレス情報記憶部を備え、前記制御部は、前記入力された書き込みデータの論理アドレスが前記論理アドレス情報記憶部に前記第１の個数より少ない第２の個数以上記憶されているときには前記入力された書き込みデータが前記高頻度書き込みデータであるとするものとすることができる。
さらに、本発明のメモリコントローラにおいて、前記制御部は、前記各セクタがデータを記憶しているか否かの情報である利用セクタ情報と入力された書き込みデータを記憶する際に利用するセクタとに基づいて前記ページ利用率を演算するものとすることもできる。この場合において、前記制御部は、前記ページ利用率が前記所定率より大きい第２の割合となったときには、前記ページ利用率が前記第２の割合となったとき以降の前記各セクタがデータを記憶しているか否かの情報を前記利用セクタ情報とするものとすることもできる。ページ利用率が所定率未満であるときには入力された書き込みデータが第２メモリに記憶されるよう第１メモリと第２メモリとを制御する。そのため、ページ利用率が増加すると、第２メモリにデータが記憶されなくなり、第１メモリに継続してデータが記憶されてしまうため、第１メモリの劣化が進んだり、データの書き込み速度が低下してしまうが、ページ利用率が所定率より大きい第２の割合であるときには、ページ利用率が第２の割合となったとき以降の各セクタがデータを記憶しているか否かの情報を利用セクタ情報とすることにより、再び、第２メモリにデータを記憶させることができるようになり、第１メモリの劣化を抑制することができるし、データの書き込み速度の低下を抑制することができる。
そして、本発明のメモリコントローラにおいて、前記制御部は、前記入力された書き込みデータを前記第２メモリに記憶させるとき、前記入力された書き込みデータの論理アドレスに対応するデータが既に第１メモリの記憶領域に記憶されているときには、前記第１メモリに記憶されているデータをページ単位で読み出して該読み出したデータのセクタのうち書き込みデータで書き込む対象となるセクタを書き換えた後にページ単位で第２メモリに記憶させるものとすることもできる。
さらに、前記第１メモリは、ＮＡＮＤ型フラッシュメモリであるものとすることもできる。こうすれば、第１メモリがＮＡＮＤ型フラッシュメモリであるときに、第１メモリの劣化を抑制することができる。また、前記第２メモリは、抵抗変化型メモリであるものとすることもできる。こうすれば、第２メモリが抵抗変化型メモリであるときに、第１メモリの劣化を抑制することができる。
本発明のデータ記憶装置は、
上述したいずれかの態様の本発明のメモリコントローラ、即ち、基本的には、複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、前記第１メモリより高速にデータの書き込みが可能なランダムアクセスメモリとして構成された第２メモリと、を制御するメモリコントローラであって、書き込みデータと該書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、前記書き込みデータを前記第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する前記書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには前記入力された書き込みデータが前記書き込み動作により前記第１メモリに書き込まれるよう前記第１メモリと前記第２メモリとを制御し、前記データ利用率が前記所定率未満であるときには前記入力された書き込みデータが第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する制御部、を備えるメモリコントローラと、
前記第１メモリと、
前記第２メモリと、
を備えることを要旨とする。
この本発明のデータ記憶装置では、上述したいずれかの態様の本発明のメモリコントローラを備えているから、こうしたメモリコントローラの奏する効果、例えば、第１メモリの劣化を抑制することができる効果などと同様の効果を奏する。
複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、前記第１メモリより高速にデータの書き込みが可能なランダムアクセスメモリとして構成された第２メモリと、を制御するメモリの制御方法であって、
書き込みデータと該書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、前記書き込みデータを前記第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する前記書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには前記入力された書き込みデータが前記書き込み動作により前記第１メモリに書き込まれるよう前記第１メモリと前記第２メモリとを制御し、前記データ利用率が前記所定率未満であるときには前記入力された書き込みデータが第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する、
ことを要旨とする。
この本発明のメモリの制御方法では、書き込みデータと書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、書き込みデータを第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには入力された書き込みデータが書き込み動作により第１メモリに書き込まれるよう第１メモリと第２メモリとを制御し、データ利用率が所定率未満であるときには入力された書き込みデータが第２メモリに記憶されるよう第１メモリと第２メモリとを制御する。第１メモリの１ページ当たりのデータ利用率を所定率以上にすることができ、データの記憶に利用されていない第１メモリの記憶領域への無駄な読み出しや書き込みが抑制される。これにより、第１メモリの劣化を抑制することができる。ここで、「所定範囲」には、書き込みデータの論理アドレスに対応する１ページ分または複数ページ分のデータの範囲や、書き込みデータの論理アドレスに対応するページにおいてセクタのサイズより大きい所定サイズ分のデータの範囲などが含まれる。
ホスト装置１０からのデータを記憶する本発明の実施例としてのＳＳＤ２０の構成の概略を示す説明図である。 抵抗変化素子４６の構成の一例を示す説明図である。 メモリコントローラ３０の制御処理回路３２により実行される書き込み処理ルーチンの一例を示すフローチャートである。 利用セクタフラグテーブルＵＳＦＴとページ利用率Ｒの一例を示す説明図である。 利用セクタフラグテーブルＵＳＦＴの生成の様子を示す説明図である。 他の利用セクタフラグテーブルＵＳＦＴの生成の様子を示す説明図である。 ページ利用率Ｒが閾値Ｒｔｈ２を超えているときに利用セクタフラグテーブルＵＳＦＴのリセット動作を実行しない場合に生成される利用セクタフラグテーブルＵＳＦＴの一例を示す説明図である。 ページ利用率Ｒが閾値Ｒｔｈ２を超えているときに利用セクタフラグテーブルＵＳＦＴのリセット動作を実行した場合に生成される利用セクタフラグテーブルＵＳＦＴの一例を示す説明図である。
次に、本発明を実施するための形態を実施例を用いて説明する。
図１は、パーソナルコンピュータなどのホスト装置１０からのデータを記憶する本発明の実施例としてのＳＳＤ（Solid State Drive）２０の構成の概略を示す説明図である。ＳＳＤ２０は、各種アプリケーションプログラムや各種データを記憶する大容量のデータ記憶装置として構成されており、ＮＡＮＤ型フラッシュメモリとして構成されたフラッシュメモリ２２と、抵抗変化ランダムアクセスメモリ（Resistance Random Access Memory ，ＲｅＲＡＭ）として構成されたＲｅＲＡＭ２４と、フラッシュメモリ２２とＲｅＲＡＭ２４とを制御するメモリコントローラ３０と、から構成されている。
フラッシュメモリ２２は、フローティングゲートへの電子注入やフローティングゲートからの電子の引き抜きにより閾値電圧が変化するフラッシュメモリセルを複数有するフラッシュメモリセルアレイ（図示せず）を備えるＮＡＮＤ型フラッシュメモリとして構成されており、フラッシュメモリセルアレイの他にロウデコーダ，カラムデコーダ，センスアンプなど（いずれも図示せず）を備える。フラッシュメモリ２２では、８個のセクタ（実施例では、５１２バイト）からなるページ単位（実施例では、４Ｋバイト）でデータを書き込んだり読み出したりして、複数ページからなるブロック単位（実施例では、２５６ＫＢバイト）で記憶しているデータを消去する。こうしたフラッシュメモリ２２では、フラッシュメモリ２２に記憶されているデータを読み出して、読み出したデータのうち書き込みデータに対応するセクタのデータをセクタ単位で書き込みデータに書き換えた後、ページ単位で書き換えたデータをフラッシュメモリ２２に書き込む書き込み動作によりデータの書き込みが行なわれる。実施例のフラッシュメモリ２２では、フラッシュメモリ２２にデータを書き込む際の書き込み速度およびフラッシュメモリ２２からデータを読み出す際の読み出し速度が２１２ＭＢ／ｓであるものとした。
ＲｅＲＡＭ２４は、チタン（Ｔｉ）や白金（Ｐｔ）などの金属から形成された上部電極４０とチタン（Ｔｉ）や白金（Ｐｔ）などの金属から形成された下部電極４２とで金属酸化物４４を挟み込んで形成された図２に例示する抵抗変化素子４６と、抵抗変化素子４６に接続されたＭＯＳトランジスタ（図示せず）とから構成されるＲｅＲＡＭセルを複数有するＲｅＲＡＭセルアレイ（図示せず）を備えるＲｅＲＡＭとして構成されており、ＲｅＲＡＭセルアレイの他にロウデコーダ，カラムデコーダ，センスアンプなど（いずれも図示せず）を備える。ＲｅＲＡＭセルは、上部電極４０に印加される電圧Ｖ１が下部電極４２に印加される電圧Ｖ２より高いときにセット（低抵抗化）され、電圧Ｖ１が電圧Ｖ２より低いときにリセット（高抵抗化）されるバイポーラ動作を行なう素子として形成されている。こうしたバイポーラ動作を行なうＲｅＲＡＭセルは、一般に、動作速度が比較的速く消費電力が少ない素子であるため、ＲｅＲＡＭ２４は、動作速度が比較的早く消費電力が少ないメモリとして構成されている。なお、金属酸化物４４としては、チタン酸化物（ＴｉＯｘ）やニッケル酸化物（ＮｉＯｘ），銅酸化物（ＣｕＯｘ），ハフニウム酸化物（ＨｆＯｘ）などの金属酸化物またはこれらの金属酸化物を複数積層された積層構造とするのが望ましいと考えられる。こうして構成されたＲｅＲＡＭ２４は、ＲｅＲＡＭ２４にデータを書き込む際の書き込み速度およびＲｅＲＡＭ２４からデータを読む出す際の読み出し速度がフラッシュメモリ２２より高速であり、実施例では、書き込み速度および読み出し速度が１．２５ＧＢ／ｓであるものとした。
メモリコントローラ３０は、複数の論理素子を有する論理回路として構成された各種制御や演算処理を実行する制御処理回路３２を備えている。制御処理回路３２には、ホスト装置１０から各種制御信号やデータなどが入力されており、基本的には、制御処理回路３２は入力された制御信号に基づいてフラッシュメモリ２２やＲｅＲＡＭ２４にデータが記憶されるようフラッシュメモリ２２やＲｅＲＡＭ２４を制御したり、フラッシュメモリ２２やＲｅＲＡＭ２４からデータが読み出されるようフラッシュメモリ２２やＲｅＲＡＭ２４を制御したり、読み出したデータをホスト装置１０に出力したりする。制御処理回路３２では、こうしたデータの読み出しや書き込みを行なう際にデータを記憶するページを仮想的に示す論理ページアドレスとデータを記憶するセクタを仮想的に示す論理セクタアドレスとからなる論理アドレスと、実際のフラッシュメモリ２２やＲｅＲＡＭ２４の場所を示す物理アドレスとの変換も行なう。メモリコントローラ３０は、ホスト装置１０と比較的高速に（例えば、１．２５ＧＢ／ｓ程度で）各種制御信号やデータをやりとりするものとした。
次に、こうして構成されたＳＳＤ２０の動作、特に、ホスト装置１０から入力されたデータをフラッシュメモリ２２やＲｅＲＡＭ２４に記憶させる際の動作について説明する。図３は、メモリコントローラ３０の制御処理回路３２により実行される書き込み処理ルーチンの一例を示すフローチャートである。このルーチンは、ホスト装置１０からのデータをフラッシュメモリ２２またはＲｅＲＡＭ２４に書き込むことを要求する書き込み要求信号と書き込みデータと書き込みデータを記憶する場所を示す論理ページアドレスと論理セクタアドレスとからなる論理アドレスが入力されたときに実行される。
書き込み要求信号が入力されると、メモリコントローラ３０の制御処理回路３２は利用セクタフラグテーブルＵＳＦＴを作成し（ステップＳ１００）、利用セクタフラグテーブルＵＳＦＴに基づいて論理ページアドレス毎にデータの記憶に利用されているセクタの割合であるページ利用率Ｒを演算する（ステップＳ１１０）。
図４は、利用セクタフラグテーブルＵＳＦＴとページ利用率Ｒの一例を示す説明図である。利用セクタフラグテーブルＵＳＦＴは、セクタの数だけフラグが用意されており、データの記憶に利用されていないセクタについてはフラグに値０が設定され、データの記憶に利用されているセクタについてはフラグに値１が設定されている。今、１ページは８個のセクタからなるため、１ページ毎に８個のフラグが設定される。ページ利用率Ｒは、１ページに含まれる値１のフラグの個数を１ページのフラグの個数である値８で除することにより演算されるものとした。したがって、１ページに含まれる値１のフラグの個数が３個であるときにはページ利用率Ｒは値０．３７５（＝３／８）になり，１ページに含まれる値１のフラグの個数が６個であるときにはページ利用率Ｒは値０．７５（＝６／８）になる。
利用セクタフラグテーブルＵＳＦＴの生成は（ステップＳ１００）、書き込みデータの記憶に利用されているセクタについてはフラグに値１設定され他のフラグが値１に設定された書き込みデータセクタフラグテーブルＷＳＦＴと、すでに記憶されている利用セクタフラグテーブルＵＳＦＴと、の論理和（ＯＲ）を演算することにより行なわれる。例えば、図５に示すように、すでに記憶されている利用セクタフラグテーブルＵＳＦＴが”０１１１１１００”で書き込みデータセクタフラグテーブルＷＳＦＴが”１１００００００”のときには”１１１１１１００”の利用セクタフラグテーブルＵＳＦＴが生成される。なお、この場合のページ利用率Ｒは値０．７５となる。
こうしてページ利用率Ｒを演算したら、ページ利用率Ｒが閾値Ｒｔｈ１以上であるか否かを判定すると共に（ステップＳ１２０）、書き込みデータが書き換え頻度が比較的高い高頻度書換データであるか否かを判定する（ステップＳ１３０）。ここで、閾値Ｒｔｈ１は、ＲｅＲＡＭ２４に記憶されているデータのサイズが大きくなるほど小さくなるよう設定されるものとした。また、書き込みデータが高頻度書換データであるか否かの判定は、ページ利用率Ｒが閾値Ｒｔｈ１以上となったときの直近の論理アドレスを１０００個記憶テーブルに記憶しておき、書き込みデータの論理アドレスが記憶テーブル内に所定個数（例えば、１００個）以上あれば書き込みデータが高頻度書換データであると判断するものとした。
ページ利用率Ｒが閾値Ｒｔｈ１以上であって、書き込みデータが高頻度書換データでないときには（ステップＳ１２０，Ｓ１３０）、上述した書き込み動作により書き込みデータがフラッシュメモリ２２に記憶されるようフラッシュメモリ２２を制御する（ステップＳ１４０）。こうした処理により、フラッシュメモリ２２にデータを記憶させることができる。
図６に例示するように、ページ利用率Ｒが閾値Ｒｔｈ１未満であるとき、すなわち、ページ内に利用されていないセクタが比較的多くあるときや（ステップＳ１２０）、ページ利用率Ｒが閾値Ｒｔｈ１以上であっても書き込みデータが高頻度書換データであるときには（ステップＳ１３０）、フラッシュメモリ２２にデータを記憶させるとフラッシュメモリ２２の劣化を促進させると判断して、ＲｅＲＡＭ２４にデータを書き込む書き込み動作を実行する（ステップＳ１５０〜Ｓ１７０）。ページ内に利用されていないセクタが比較的多くあるときにフラッシュメモリ２２にデータを記憶させるとフラッシュメモリ２２の劣化を促進させると判断するのは、フラッシュメモリ２２にデータを書き込もうとすると、本来ならデータの記憶に利用する必要ない記憶領域に書き込み動作が実行されてフラッシュメモリ２２が劣化してしまう場合があるからである。ここで、閾値Ｒｔｈ１をＲｅＲＡＭ２４に記憶されているデータのサイズが大きくなるほど小さくなるよう設定することにより、ＲｅＲＡＭ２４の記憶領域に空き領域が少なくなったときにＲｅＲＡＭ２４に書き込みデータが記憶されることを抑制することができ、比較的小さい記憶容量のＲｅＲＡＭ２４を用いたときでもより適正にＲｅＲＡＭ２４にデータを記憶させることができる。
ＲｅＲＡＭ２４にデータを書き込む書き込み動作は、まず、書き込みデータの論理アドレスに対応するデータがフラッシュメモリ２２に記憶されているか否かを調べる（ステップＳ１５０）。そして、フラッシュメモリ２２にデータが記憶されているときには、書き込みデータの論理アドレスに対応するアドレスのデータをフラッシュメモリ２２からページ単位で読み出して読み出したデータのうち書き込みデータに対応するデータをセクタ単位で書き込みデータで上書きした結合データを作成し（ステップＳ１６０）、こうした結合データがＲｅＲＡＭ２４に記憶されるようＲｅＲＡＭ２４を制御し（ステップＳ１７０）、フラッシュメモリ２２にデータが記憶されていないときには書き込みデータがＲｅＲＡＭ２４に記憶されるようＲｅＲＡＭ２４を制御する（ステップＳ１７０）。このように、ページ利用率Ｒが閾値Ｒｔｈ１未満であるときや、ページ利用率Ｒが閾値Ｒｔｈ１以上であっても書き込みデータが高頻度書換データであるときには、書き込みデータをＲｅＲＡＭ２４に記憶させることにより、フラッシュメモリ２２の劣化を抑制することができる。また、ＲｅＲＡＭ２４の書き込み速度がフラッシュメモリ２２の書き込み速度より高速であるから、こうしてＲｅＲＡＭ２４に書き込みデータを記憶させることにより書き込み動作をより高速に実行することができる。
こうしてフラッシュメモリ２２またはＲｅＲＡＭ２４に書き込みデータを記憶したら、続いて、ページ利用率Ｒが閾値Ｒｔｈ１より高い値として予め定めれた閾値Ｒｔｈ２（例えば、０．８５）を超えているか否かを調べる（ステップＳ１８０）。ページ利用率Ｒが閾値Ｒｔｈ２より高いときには利用セクタフラグテーブルＵＳＦＴのフラグを全て値０に設定するフラグリセット動作を実行して（ステップＳ１９０）、ページ利用率Ｒが閾値Ｒｔｈ２以上のときには利用セクタフラグテーブルＵＳＦＴを変更することなく、本ルーチンを終了する。こうしたフラグリセット動作を行なうのは以下の理由に基づく。
例えば、図７に示すように、すでに記憶されている利用セクタフラグテーブルＵＳＦＴが”０１１１１１１１”（ページ利用率Ｒは値０．８７５）で書き込みデータセクタフラグテーブルＷＳＦＴが”１１００００００”のとき、”１１１１１１１１”の利用セクタフラグテーブルＵＳＦＴが生成される。このようにページ利用率Ｒが高くなると、データが高頻度書換データでない場合にはこのページのデータは書き込み動作により常にフラッシュメモリ２２に記憶され、フラッシュメモリ２２の劣化が促進される場合がある。ページ利用率Ｒが閾値Ｒｔｈ２より高いときには利用セクタフラグテーブルＵＳＦＴのフラグを全て値０に設定するフラグリセット動作を実行することにより（ステップＳ１９０）、図８に例示するように、次にステップＳ１００の処理が実行されているときに、すでに記憶されている利用セクタフラグテーブルＵＳＦＴが”００００００００”（ページ利用率Ｒは値０）となり、書き込みデータセクタフラグテーブルＷＳＦＴが”１１００００００”のときには”１１００００００”の利用セクタフラグテーブルＵＳＦＴが生成され、利用セクタフラグテーブルＵＳＦＴは、ページ利用率Ｒが閾値Ｒｔｈ２より高くなったとき以降にデータの記憶のために利用されているセクタの情報を示すものになる。このときのページ利用率Ｒは値０．２５であるから、ＲｅＲＡＭ２４に書き込まれることになる（ステップＳ１２０，Ｓ１５０〜Ｓ１７０）。こうした処理により、フラッシュメモリ２２へのデータの書き込み動作が抑制されて、フラッシュメモリ２２の劣化を抑制することができる。
以上説明した実施例のＳＳＤ２０によれば、ページ利用率Ｒが閾値Ｒｔｈ１未満であるときやページ利用率Ｒが閾値Ｒｔｈ１以上であっても書き込みデータが高頻度書換データであるときに、書き込みデータをＲｅＲＡＭ２４に記憶させることにより、フラッシュメモリ２２の劣化を抑制することができる。また、ＲｅＲＡＭ２４の書き込み速度がフラッシュメモリ２２の書き込み速度より高速であるから、こうしてＲｅＲＡＭ２４に書き込みデータを記憶させることにより書き込み動作をより高速にすることができる。また、閾値Ｒｔｈ１をＲｅＲＡＭ２４でデータを記憶している記憶領域のサイズが大きくなるについて小さく設定することにより、ＲｅＲＡＭ２４の記憶領域に空き領域が少なくなったときにＲｅＲＡＭ２４に書き込みデータが記憶されることを抑制することができ、比較的小さい記憶容量のＲｅＲＡＭ２４を用いたときでもより適正にＲｅＲＡＭ２４にデータを記憶させることができる。さらに、ページ利用率Ｒが閾値Ｒｔｈ２より高いときには利用セクタフラグテーブルＵＳＦＴのフラグを全て値０に設定するフラグリセット動作を実行することにより、フラッシュメモリ２２へのデータの書き込み動作が抑制されて、フラッシュメモリ２２の劣化を抑制することができる。
実施例のＳＳＤ２０では、ページ利用率Ｒが閾値Ｒｔｈ１以上であっても書き込みデータが高頻度書換データであるときには、書き込みデータをＲｅＲＡＭ２４に記憶させるものとしたが（ステップＳ１２０，Ｓ１３０，Ｓ１５０〜Ｓ１７０）、ステップＳ１３０の処理を実行せずにページ利用率Ｒが閾値Ｒｔｈ１以上であるときに書き込みデータを一律にフラッシュメモリ２２に記憶させるものとしてもよい（ステップＳ１２０〜Ｓ１４０）。
実施例のＳＳＤ２０では、閾値Ｒｔｈ１をＲｅＲＡＭ２４でデータを記憶している記憶領域のサイズが大きくなるについて小さく設定するものとしたが、閾値Ｒｔｈ１をＲｅＲＡＭ２４でデータを記憶している記憶領域のサイズに拘わらず、同一の値に設定するものとしてもよい。
実施例のＳＳＤ２０では、ページ利用率Ｒが閾値Ｒｔｈ２より高いときには利用セクタフラグテーブルＵＳＦＴのフラグを全て値０に設定するフラグリセット動作を実行するものとしたが（ステップＳ１８０，Ｓ１９０）、こうした処理を実行しないものとしてもよい。
実施例のＳＳＤ２０では、ページ利用率Ｒを演算する範囲を１ページとして、１ページに含まれる値１のフラグの個数を１ページのフラグの個数である値８で除することにより演算するものとしたが、ページ利用率Ｒを演算する範囲は１セクタより大きければいかなるサイズにしてもよく、例えば、ページ利用率Ｒを２ページ以上のページの範囲で演算するものとし、演算する範囲に含まれる値１のフラグの個数を演算する範囲におけるフラグの個数で除することにより演算するものとしてもよい。
実施例のＳＳＤ２０では、フラッシュメモリ２２を備えているものとしたが、フラッシュメモリ２２に代えて、複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して、読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された他のメモリを用いるものとしてもよい。
実施例のＳＳＤ２０では、ＲｅＲＡＭ２４のＲｅＲＡＭセルをバイポーラ動作を行なう素子として形成されているものとしたが、ＲｅＲＡＭセルを抵抗変化素子４６とダイオード（図示せず）とにより構成すると共に、電圧Ｖ１に電圧Ｖ２より高い電圧が印加されたときにセット（低抵抗化）され、電圧Ｖ１に電圧Ｖ２より高くＲｅＲＡＭセルをセットする電圧より低い電圧が印加されたときにリセット（高抵抗化）されるユニポーラ動作を行なう素子として形成するものとしてもよい。こうしたユニポーラ動作を行なうＲｅＲＡＭセルは、一般に、バイポーラ動作を行なうＲｅＲＡＭセルに比して小さいセルサイズで簡単なセル構成で構成するため、ＲｅＲＡＭセルをバイポーラ動作を行なう素子として形成するものに比して、動作が若干遅くなるものの、面積をより小さくすることができる。
実施例のＳＳＤ２０では、ＳＳＤ２０がＲｅＲＡＭ２４を備えているものとしたが、ＲｅＲＡＭ２４に代えて他のフラッシュメモリ２２より高速のデータの書き込みが可能なランダムアクセスメモリ、例えば、二つの電極で強誘電体材料を挟み込んだキャパシタを有する強誘電体ランダムアクセスメモリやトンネル磁気抵抗膜を磁性体膜で挟み込んだ構造のＭＴＪ（Magneto Tunnel Junction）素子を有する磁気抵抗ランダムアクセスメモリや二つの電極で相変化材料を挟み込んだ素子を有する相変化ランダムアクセスメモリ、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリなどを備えるものとしてもよい。
実施例では、本発明をＳＳＤに用いる場合を例示したが、データを処理するデータ処理装置であれば如何なるものに用いてもよく、例えば、ＵＳＢメモリなどに用いるものとしても構わない。また、メモリコントローラ３０を一つの装置であるＳＳＤ２０に搭載するものに限定するものではなく、フラッシュメモリ２２，ＲｅＲＡＭ２４，メモリコントローラ３０をそれぞれ異なるの装置に搭載するものとしてもよいし、フラッシュメモリ２２，ＲｅＲＡＭ２４を同一の装置に搭載して、メモリコントローラ３０をフラッシュメモリ２２，２４とを異なる装置に搭載するものとしてもよい。また、こうしたフラッシュメモリ２２，ＲｅＲＡＭ２４を制御するメモリの制御方法の形態としても構わない。
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、メモリコントローラについては、制御処理回路３２が「制御部」に相当する。メモリコントローラについては、制御処理回路３２が「制御部」に相当する。また、データ記憶装置については、メモリコントローラ３０が「メモリコントローラ」に相当し、フラッシュメモリ２２が「第１メモリ」に相当し、ＲｅＲＡＭ２４が「第２メモリ」に相当する。
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
本発明は、メモリコントローラやデータ記憶装置などの製造産業に利用可能である。
１０ ホスト装置、２０ ＳＳＤ、２２ フラッシュメモリ、２４ ＲｅＲＡＭ、３０ メモリコントローラ、３２ 制御処理回路、４０ 上部電極、４２ 下部電極、４４ 金属酸化物、４６ 抵抗変化素子。

Claims (12)

  1. 複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、前記第１メモリより高速にデータの書き込みが可能なランダムアクセスメモリとして構成された第２メモリと、を制御するメモリコントローラであって、
    書き込みデータと該書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、前記書き込みデータを前記第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する前記書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには前記入力された書き込みデータが前記書き込み動作により前記第１メモリに書き込まれるよう前記第１メモリと前記第２メモリとを制御し、前記データ利用率が前記所定率未満であるときには前記入力された書き込みデータが第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する制御部、
    を備えるメモリコントローラ。
  2. 請求項１記載のメモリコントローラであって、
    前記第２メモリにおいてデータが記憶されている記憶領域のサイズが大きくなるにつれて小さくなる傾向に前記所定率を設定する割合設定部
    を備えるメモリコントローラ。
  3. 請求項１または２記載のメモリコントローラであって、
    前記制御部は、前記データ利用率が前記所定率以上であるときに前記入力された書き込みデータが書き込み頻度が高い高頻度書き込みデータであるときには、前記入力された書き込みデータが前記第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する
    メモリコントローラ。
  4. 請求項３記載のメモリコントローラであって、
    前記データ利用率が前記所定率以上となったときの前記入力された書き込みデータの論理アドレスを第１の個数記憶するアドレス情報記憶部を備え、
    前記制御部は、前記入力された書き込みデータの論理アドレスが前記アドレス情報記憶部に前記第１の個数より少ない第２の個数以上記憶されているときには前記入力された書き込みデータが前記高頻度書き込みデータであるとする
    メモリコントローラ。
  5. 請求項１ないし４のいずれか一つの請求項に記載のメモリコントローラであって、
    前記制御部は、前記各セクタがデータを記憶しているか否かの情報である利用セクタ情報と入力された書き込みデータを記憶する際に利用するセクタとに基づいて前記データ利用率を演算する
    メモリコントローラ。
  6. 請求項５記載のメモリコントローラであって、
    前記制御部は、前記データ利用率が前記所定率より大きい第２の割合となったときには、前記データ利用率が前記第２の割合となったとき以降の前記各セクタがデータを記憶しているか否かの情報を前記利用セクタ情報とする
    メモリコントローラ。
  7. 請求項１ないし６のいずれか一つの請求項に記載のメモリコントローラであって、
    前記制御部は、前記入力された書き込みデータを前記第２メモリに記憶させるとき、前記入力された書き込みデータの論理アドレスに対応するデータが既に第１メモリの記憶領域に記憶されているときには、前記第１メモリに記憶されているデータをページ単位で読み出して該読み出したデータのセクタのうち書き込みデータで書き込む対象となるセクタを書き換えた後にページ単位で第２メモリに記憶させる
    メモリコントローラ。
  8. 請求項１ないし７のいずれか一つの請求項に記載のメモリコントローラであって、
    前記所定範囲は、前記書き込みデータの論理アドレスに対応する１ページ分のデータの範囲である
    メモリコントローラ。
  9. 請求項１ないし８のいずれか一つの請求項に記載のメモリコントローラであって、
    前記第１メモリは、ＮＡＮＤ型フラッシュメモリである、
    メモリコントローラ。
  10. 請求項１ないし９のいずれか一つの請求項に記載のメモリコントローラであって、
    前記第２メモリは、抵抗変化型メモリである、
    メモリコントローラ。
  11. 請求項１ないし１０のいずれか一つの請求項に記載のメモリコントローラと、
    前記第１メモリと、
    前記第２メモリと、
    を備えるデータ記憶装置。
  12. 複数のセクタからなるページ単位で記憶領域に記憶されているデータを読み出して該読み出したデータをセクタ単位で書き換えた後にページ単位でデータを書き込む書き込み動作によりデータの書き込みが可能な不揮発性メモリとして構成された第１メモリと、前記第１メモリより高速にデータの書き込みが可能なランダムアクセスメモリとして構成された第２メモリと、を制御するメモリの制御方法であって、
    書き込みデータと該書き込みデータの書き込みを要求する書き込み要求信号とが入力されたとき、前記書き込みデータを前記第１メモリに書き込んだときに所定範囲の記憶領域におけるデータを記憶可能な領域のサイズに対する前記書き込みデータの記憶に利用されるセクタのサイズの割合であるデータ利用率が所定率以上であるときには前記入力された書き込みデータが前記書き込み動作により前記第１メモリに書き込まれるよう前記第１メモリと前記第２メモリとを制御し、前記データ利用率が前記所定率未満であるときには前記入力された書き込みデータが第２メモリに記憶されるよう前記第１メモリと前記第２メモリとを制御する、
    メモリの制御方法。
JP2012030798A 2012-02-15 2012-02-15 メモリコントローラ，データ記憶装置およびメモリの制御方法 Expired - Fee Related JP5971547B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012030798A JP5971547B2 (ja) 2012-02-15 2012-02-15 メモリコントローラ，データ記憶装置およびメモリの制御方法
PCT/JP2012/058586 WO2013121596A1 (ja) 2012-02-15 2012-03-30 メモリコントローラ，データ記憶装置およびメモリの制御方法
KR1020147023531A KR101904270B1 (ko) 2012-02-15 2012-03-30 메모리 컨트롤러, 데이터 기억 장치 및 메모리의 제어 방법
CN201280069565.4A CN104115131B (zh) 2012-02-15 2012-03-30 存储控制器、数据存储装置以及存储器的控制方法
US14/378,157 US9977733B2 (en) 2012-02-15 2012-03-30 Memory controller, data storage device and memory control method using data utilization ratio
HK15103794.5A HK1203240A1 (en) 2012-02-15 2015-04-20 Memory controller, data storage device and memory control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012030798A JP5971547B2 (ja) 2012-02-15 2012-02-15 メモリコントローラ，データ記憶装置およびメモリの制御方法

Publications (2)

Publication Number Publication Date
JP2013168015A JP2013168015A (ja) 2013-08-29
JP5971547B2 true JP5971547B2 (ja) 2016-08-17

Family

ID=48983747

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012030798A Expired - Fee Related JP5971547B2 (ja) 2012-02-15 2012-02-15 メモリコントローラ，データ記憶装置およびメモリの制御方法

Country Status (6)

Country Link
US (1) US9977733B2 (ja)
JP (1) JP5971547B2 (ja)
KR (1) KR101904270B1 (ja)
CN (1) CN104115131B (ja)
HK (1) HK1203240A1 (ja)
WO (1) WO2013121596A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5995071B2 (ja) * 2012-09-19 2016-09-21 学校法人 中央大学 メモリコントローラ，データ記憶装置およびメモリの制御方法
KR102126760B1 (ko) 2014-04-07 2020-06-25 삼성전자 주식회사 비휘발성 메모리 장치의 구동 방법
JP6327994B2 (ja) * 2014-07-28 2018-05-23 ルネサスエレクトロニクス株式会社 制御システムおよび半導体装置
CN106293503B9 (zh) * 2015-06-23 2019-06-28 株式会社东芝 磁盘装置及控制方法
US10276227B2 (en) * 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Write algorithm for memory to reduce failure rate of write operations
US20190038040A1 (en) * 2017-08-04 2019-02-07 Technogel Italia S.r.I. Mattress for improved sleep and methods of use thereof
US10809942B2 (en) * 2018-03-21 2020-10-20 Micron Technology, Inc. Latency-based storage in a hybrid memory system
US10705747B2 (en) 2018-03-21 2020-07-07 Micron Technology, Inc. Latency-based storage in a hybrid memory system
US10705963B2 (en) 2018-03-21 2020-07-07 Micron Technology, Inc. Latency-based storage in a hybrid memory system
TWI742961B (zh) * 2020-12-10 2021-10-11 旺宏電子股份有限公司 快閃記憶體系統及其快閃記憶體裝置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080071973A1 (en) * 2000-01-06 2008-03-20 Chow David Q Electronic data flash card with various flash memory cells
US6836432B1 (en) * 2002-02-11 2004-12-28 Advanced Micro Devices, Inc. Partial page programming of multi level flash
JP2006018591A (ja) 2004-07-01 2006-01-19 Matsushita Electric Ind Co Ltd メモリカード
JP4956922B2 (ja) * 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
JP2008134685A (ja) * 2006-11-27 2008-06-12 Konica Minolta Business Technologies Inc 不揮発メモリシステム及び不揮発メモリ制御方法
US7975109B2 (en) * 2007-05-30 2011-07-05 Schooner Information Technology, Inc. System including a fine-grained memory and a less-fine-grained memory
KR101472797B1 (ko) 2007-07-16 2014-12-15 삼성전자주식회사 데이터를 읽거나 쓰기 위한 방법 및 장치
KR101553532B1 (ko) 2008-04-17 2015-09-16 삼성전자주식회사 스토리지 장치
TWI389125B (zh) * 2008-07-18 2013-03-11 A Data Technology Co Ltd 記憶體儲存裝置及其控制方法
US8832353B2 (en) * 2009-04-07 2014-09-09 Sandisk Technologies Inc. Host stop-transmission handling
US8375162B2 (en) * 2009-06-03 2013-02-12 Ocz Technology Group Inc. Method and apparatus for reducing write cycles in NAND-based flash memory devices
CN101615145B (zh) * 2009-07-24 2011-12-07 中兴通讯股份有限公司 一种提高存储器数据缓存可靠性的方法和装置
CN101645846B (zh) * 2009-09-02 2011-10-26 中兴通讯股份有限公司 一种路由交换设备及其数据缓存的方法
TWI423024B (zh) * 2009-11-23 2014-01-11 Phison Electronics Corp 用於快閃記憶體的資料儲存方法及其控制器與儲存系統
US20110167197A1 (en) * 2010-01-05 2011-07-07 Mark Leinwander Nonvolatile Storage with Disparate Memory Types
US20110252187A1 (en) * 2010-04-07 2011-10-13 Avigdor Segal System and method for operating a non-volatile memory including a portion operating as a single-level cell memory and a portion operating as a multi-level cell memory
JP2012008651A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 半導体記憶装置、その制御方法および情報処理装置
JP2012008747A (ja) * 2010-06-24 2012-01-12 Nec Corp 集積装置、メモリ割り当て方法、および、プログラム
US20130103889A1 (en) * 2011-10-25 2013-04-25 Ocz Technology Group Inc. Page-buffer management of non-volatile memory-based mass storage devices
JP5995071B2 (ja) * 2012-09-19 2016-09-21 学校法人 中央大学 メモリコントローラ，データ記憶装置およびメモリの制御方法

Also Published As

Publication number Publication date
CN104115131A (zh) 2014-10-22
US9977733B2 (en) 2018-05-22
KR101904270B1 (ko) 2018-10-04
US20150006796A1 (en) 2015-01-01
WO2013121596A1 (ja) 2013-08-22
KR20140122730A (ko) 2014-10-20
CN104115131B (zh) 2017-07-21
JP2013168015A (ja) 2013-08-29
HK1203240A1 (en) 2015-10-23

Similar Documents

Publication Publication Date Title
JP5995071B2 (ja) メモリコントローラ，データ記憶装置およびメモリの制御方法
JP5971547B2 (ja) メモリコントローラ，データ記憶装置およびメモリの制御方法
JP5553309B2 (ja) データ処理装置
JP5569936B2 (ja) 制御装置およびデータ記憶装置
US8078923B2 (en) Semiconductor memory device with error correction
TWI725029B (zh) 記憶體系統及其操作方法
EP3462320B1 (en) Dynamic page allocation in memory
US9286160B2 (en) System and method for phase change memory with erase flag cells
KR20100106142A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2010039983A (ja) 不揮発性メモリ制御方法及び半導体装置
JP6258476B2 (ja) メモリデバイスおよびメモリ動作方法
US20200394135A1 (en) Trim setting determination on a memory device
KR20150095360A (ko) 저항성 메모리 장치 및 동작 방법
US20220229594A1 (en) Memory system and operating method thereof
KR20180031867A (ko) 저항성 메모리 장치, 이를 위한 디스터번스 방지 회로 및 방법
US10366750B2 (en) Nonvolatile memory device
CN105489242B (zh) 数据储存器件及其操作方法
US11656777B2 (en) Memory system and operating method thereof
US9147464B1 (en) System architecture with multiple memory types, including programmable impedance memory elements
US20190042137A1 (en) Memory device with separate memory controllers for program/erase and read operations
US10290342B2 (en) Methods and apparatus for memory programming

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160630

R150 Certificate of patent or registration of utility model

Ref document number: 5971547

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees