JPH08263229A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 データバッファを内蔵したフラッシュメモリ
を使用する半導体記憶装置において、書き込み動作の高
速化、制御の簡略化、低価格化を実現する。 【構成】 一括消去型ＥＥＰＲＯＭ内にＤＲＡＭやＳＲ
ＡＭ等のデータバッファ２を設けたフラッシュメモリチ
ップ１で構築された媒体１５と、上位ホストとのデータ
の授受を制御するデータ制御回路１４と、電源部１０
と、媒体１５に選択的にバックアップ電力を供給するバ
ックアップ電源１２を設け、データ制御回路１４のマイ
クロプロセッサ８はフラッシュメモリチップ１内のデー
タバッファ２への書き込み完了時点で上位ホストに書き
込み完了を報告し、フラッシュメモリチップ１の内部で
データ制御回路１４とは独立にデータバッファ２から一
括消去型ＥＥＰＲＯＭへのデータ書き込みを実行する。
データバッファ２から一括消去型ＥＥＰＲＯＭへのデー
タ書き込みはバックアップ電源１２により停電時も保証
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、不揮発性記憶媒体としてフラッシュメモリ
（一括消去型ＥＥＰＲＯＭ）素子を使用した半導体記憶
装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、一括消去型ＥＥＰＲＯＭを媒
体として用いることにより、磁気ディスク等の磁気メモ
リに匹敵する低コスト、大容量を不揮発性半導体メモリ
で実現することが期待されているフラッシュメモリが知
られているが、通常の、ＳＲＡＭ，ＤＲＡＭ等の半導体
メモリに比較して、動作速度が大幅に遅いこと、および
記憶領域毎の書換え可能回数に制限がある等の問題があ
る。

【０００３】このため、従来のフラッシュメモリを用い
た半導体記憶装置は、たとえば、特開平５−２１６７７
５号公報に記載のように、交替フラッシュメモリを含む
フラッシュメモリ部と、キャッシュメモリ部、データ制
御回路部、および前記３つの部位に給電を行う電源部さ
らに停電時に、前記電源回路に代わり、バッテリ電源に
より給電するバッテリより構成されていた。

【０００４】

【発明が解決しようとする課題】上記従来技術では、フ
ラッシュメモリの外部に設けられたキャッシュメモリを
介してフラッシュメモリにデータを書き込むことで高速
化を図っているが、キャッシュ制御を行うため、ヒット
率およびキャッシュの書き込み、読み出しの面管理によ
り、キャッシュメモリ容量が大きくなってしまい半導体
記憶装置が高価となる問題があった。

【０００５】また、キャッシュメモリに書き込んだ時点
で上位装置に対し、書き込み終了信号を発生するため、
停電時のデータ保全性のために、キャッシュメモリ部、
フラッシュメモリ部、データ制御回路部のすべての部位
をフラッシュメモリへの書き込み動作終了まで、バッテ
リバックアップを行う必要があった。このため、バッテ
リの容量が大きくなるという問題があった。またキャッ
シュメモリ部のみのバッテリバックアップを行うとして
も、バックアップ時間との関係より、バッテリの容量が
大きくなるという問題がある。

【０００６】さらに、キャッシュ管理に伴うマイクロプ
ログラムのオーバヘッド増大により、アクセス時間が遅
くなってしまう問題があった。

【０００７】本発明の目的は、一括消去型ＥＥＰＲＯＭ
素子内部に、一括消去型ＥＥＰＲＯＭよりも高速なアク
セスが可能なデータバッファを内蔵したフラッシュメモ
リチップを複数個使用する半導体記憶装置において、書
き込み動作の高速化、制御の簡略化、低価格化を実現す
ることにある。

【０００８】本発明の他の目的は、一括消去型ＥＥＰＲ
ＯＭ素子内部に、一括消去型ＥＥＰＲＯＭよりも高速な
アクセスが可能なデータバッファを内蔵したフラッシュ
メモリチップを複数個使用する半導体記憶装置におい
て、バックアップ電源の容量の低減および小型化を実現
することにある。

【０００９】

【課題を解決するための手段】本発明は、一括消去型Ｅ
ＥＰＲＯＭ素子内部に、一括消去型ＥＥＰＲＯＭよりも
高速なアクセスが可能なデータバッファを内蔵したフラ
ッシュメモリチップを用いて半導体記憶装置を構築する
とともに、フラッシュメモリチップ部分に選択的に給電
するバックアップ電源を設けたものである。

【００１０】また、前記データ制御回路には、上位ホス
トからの書き込みデータを一時保持する揮発性のライト
バッファを有し、さらに、前記データ制御回路はホスト
からの書き込み命令に対して、書き込みデータを前記フ
ラッシュメモリチップ内のデータバッファに書き終えた
時点でホストに対し書き込み終了信号を報告すると共
に、前記データバッファからフラッシュメモリチップに
書き込みが終了する前に停電が発生した場合は前記デー
タバッファからフラッシュメモリチップへデータを完全
に書き終えるまで前記バックアップ電源により、フラッ
シュメモリチップへ給電を行い、書き込み処理を終了さ
せる動作を行う。

【００１１】また、フラッシュメモリチップへの書き込
みの高速化を図るため、前記ライトバッファからフラッ
シュメモリチップへのデータ書き込み時、フラッシュメ
モリチップ内に位置するデータバッファとライトバッフ
ァの間で、高速データ転送を行い、転送終了後はフラッ
シュメモリチップ内のデータバッファから、フラッシュ
メモリチップへ自動的に書き込みを行わせると共に、ラ
イトバッファを解放し、ホストからの次の書き込みデー
タを格納する。

【００１２】また、フラッシュメモリチップへの書き込
みが終了するまでに、停電が発生した場合は、前記バッ
クアップ電源により給電を行い、書き込み処理を続行す
ると共に、フラッシュメモリチップへの書き込みが不要
な非書き込みのフラッシュメモリチップに対しては、ス
リープモードを設定する。

【００１３】

【作用】上位ホストから半導体記憶装置へのデータの書
き込みは、前記フラッシュメモリチップ書き込みの前に
ＲＡＭ等にて構成されるライトバッファへ先に書き込ま
れる。この理由はホストと、フラッシュメモリチップ内
蔵のデータバッファとの速度同期化のためである。ある
フラッシュメモリチップの例によれば、フラッシュメモ
リチップ内蔵のデータバッファへの書き込み速度は数１
０ＭＢ／ｓと高速である。これに対し、上位ホストは種
々のモデルにより種々の書き込み速度があり、速度同期
が必要となる。

【００１４】また、別のもう一つの理由は、ユーザデー
タのほかに、フラッシュメモリチップに書き込む、セク
タ管理情報等の付加情報を追加することにある。この付
加情報の生成はマイクロプロセッサにより行うが生成
後、ユーザデータに連続してデータバッファへの書き込
み処理を行うため、マイクロプロセッサからユーザデー
タの後尾に付加するためのライトバッファが必要とな
る。

【００１５】ここで、フラッシュメモリチップへの書き
込みは、通常は、書き込みブロックの消去および、書き
込み、または、書き込み前に事前に消去（バックグラウ
ンド消去）されている書き込みブロックに対して行われ
るため、書き込み終了信号は、フラッシュメモリチップ
への書き込み後となってしまう。通常、フラッシュメモ
リチップへの書き込みは数ｍｓかかるため、その後ホス
トへ書き込み終了を報告すると、ホストの占有時間が長
くなってしまうが、本発明では、フラッシュメモリチッ
プ内蔵のデータバッファへの書き込み終了時点で書き込
み終了信号を発生させ、ホストへの書き込み終了の応答
を早める。

【００１６】また、前記データバッファに書き込み済み
のデータの保全を図るため、停電時には、フラッシュメ
モリチップのみの電源を選択的にバックアップする。バ
ックアップ電源の容量は、前記データバッファから、フ
ラッシュメモリチップへの書き込みを終了させるのに必
要な時間を賄う程度でよい。

【００１７】これにより、半導体記憶装置内のフラッシ
ュメモリチップのデータは電源切断後もフラッシュメモ
リチップ内に記憶されており、ホストは次の電源投入時
に、データ制御回路を経由して、フラッシュメモリチッ
プからの読み出しを行う事が可能となる。また、データ
に付加された後述するＥＣＣにより、フラッシュメモリ
チップから読み出したデータに誤りがあった場合でも、
エラーの自動訂正を行い、誤りのないデータの読み出し
が可能である。

【００１８】また、電源断時や、停電時にフラッシュメ
モリチップに電源を供給するバックアップ電源を具備し
ているので、フラッシュメモリチップのデータバッファ
への書き込み完了時点でホストに終了報告を行ったデー
タは、フラッシュメモリチップ内において、データバッ
ファから不揮発性の一括消去型ＥＥＰＲＯＭに確実に書
き込むことが可能となり、データ消失となることはな
い。

【００１９】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。

【００２０】図１は本発明の一実施例である半導体記憶
装置の構成の一例を示すブロック図であり、図２および
図３は、その作用の一例を示す概念図、図４は、その作
用の一例を示すフローチャートである。

【００２１】本実施例の半導体記憶装置は、媒体１５
と、この媒体１５と上位ホストとの間におけるデータの
授受を制御するデータ制御回路１４で構成されており、
これらは、共通の電源部１０から動作電力の供給を受け
ている。

【００２２】媒体１５は、各々が一括消去型ＥＥＰＲＯ
Ｍからなる複数のフラッシュメモリチップ１（＃０〜＃
ｎ）で構成され、個々のフラッシュメモリチップ１の内
部には、一括消去型ＥＥＰＲＯＭよりもはるかに高速な
アクセスが可能な、たとえばＳＲＡＭやＤＲＡＭ等から
なるデータバッファ２が設けられている。一括消去型Ｅ
ＥＰＲＯＭとＳＲＡＭやＤＲＡＭ等からなるデータバッ
ファ２は、フラッシュメモリチップ１を構成する単一の
半導体チップ内に一体に形成されている。データ制御回
路１４を経由して上位ホストから到来する書き込みデー
タは、一旦、このデータバッファ２に書き込まれた後、
フラッシュメモリチップ１を構成する一括消去型ＥＥＰ
ＲＯＭに書き込まれる。また、フラッシュメモリチップ
１の一括消去型ＥＥＰＲＯＭから読み出される読み出し
データは、データバッファ２を経由してデータ制御回路
１４の側に送出される。

【００２３】一方、データ制御回路１４は、上位ホスト
とのインタフェースを制御するインタフェース制御回路
５、上位ホストから到来する書き込みデータに対するＥ
ＣＣ等の情報を付加するＥＣＣ付加回路４、書き込みデ
ータを一旦保持し、このＥＣＣ付加回路４のワークメモ
リとして使用されるライトバッファ３、フラッシュメモ
リチップ１から読み出されたデータからシンドロームを
生成するシンドローム生成回路７、シンドロームに基づ
いて、フラッシュメモリチップ１から読み出されたデー
タのエラー訂正を実行するデータ訂正回路６等を備えて
いる。

【００２４】また、上述の各部は、マイクロプロセッサ
８によって制御されている。マイクロプロセッサ８に
は、セクタ管理テーブル９が接続されており、フラッシ
ュメモリチップ１の記憶領域を、たとえばセクタ等の論
理的な単位で管理する場合の管理情報が格納されてい
る。

【００２５】マイクロプロセッサ８は、チップイネーブ
ル信号１６によって、媒体１５の内部の任意のフラッシ
ュメモリチップ１を選択して、データの書き込みや読み
出しを行う。また、個々のフラッシュメモリチップ１の
側からマイクロプロセッサ８には、フラッシュメモリチ
ップ１の内部において、ＤＲＡＭやＳＲＡＭ等のデータ
バッファ２から、一括消去型ＥＥＰＲＯＭに対するデー
タの書き込みが完了した時点で終了割込信号１３が送出
される。

【００２６】この場合、媒体１５には、当該媒体１５を
構成する複数のフラッシュメモリチップ１に対して、電
源部１０の停電時等に、選択的に電力を供給するバック
アップ電源１２が接続されている。また、電源部１０お
よびバックアップ電源１２の媒体１５に対する接続経路
には、バックアップ電源１２から電源部１０への逆流防
止のためのダイオード１１が介設されている。

【００２７】上述のような構成の本実施例の半導体記憶
装置の作用の一例を説明する。

【００２８】上位ホストからの書き込みデータはデータ
制御回路１４内のインタフェース制御回路５を通し、ラ
イトバッファ３に一時的にストアされる。この時の上位
ホストよりのコマンド状態列は一例として図２に示す通
りである。ＳＳと呼ばれるセレクションフェーズにより
上位ホストより選択された該半導体記憶装置は、半導体
記憶装置の現在の状態をＭＯと呼ばれるメッセージアウ
トフェーズにより、送出する。このとき、エラー等の発
生がなく書き込み可能な状態であれば、上位ホストはＣ
Ｏと呼ばれるコマンドアウトフェーズにより、書き込み
アドレス、転送バイト数の情報を載せた書き込み命令を
発行し、その後書き込みデータをＤＯと呼ばれるデータ
アウトフェーズにより送出する。半導体記憶装置はこの
データの書き込みを行った後、ＳＴと呼ばれるステータ
スフェーズ及びＭＩと呼ばれるメッセージインフェーズ
により、一連の書き込み命令に対する終了状態を送出
し、書き込み動作を終える。

【００２９】本実施例の場合、上位ホストから媒体１５
に対するデータ書き込み動作においては、ライトバッフ
ァ３からフラッシュメモリチップ１内のデータバッファ
２に対する書き込みが完了した時点で、マイクロプロセ
ッサ８は、上位ホストに対して書き込み完了報告を行
い、フラッシュメモリチップ１の内部において、揮発性
のＤＲＡＭやＳＲＡＭ等のデータバッファ２から、不揮
発性の一括消去型ＥＥＰＲＯＭへのデータの書き込み動
作をデータ制御回路１４とは独立に実行する。この様子
を図４のフローチャートに示す。

【００３０】すなわち、本実施例の場合、書き込み動作
にｍｓのオーダの時間を必要とする一括消去型ＥＥＰＲ
ＯＭへの書き込み完了を待つことなく、μｓのオーダの
時間で書き込み動作が可能なＤＲＡＭやＳＲＡＭ等のデ
ータバッファ２への書き込みが完了した時点が、フラッ
シュメモリチップ１への書き込み完了となる。

【００３１】半導体記憶装置からの読み出しも上位ホス
トよりのコマンド状態列の一例は図２に示すように書き
込みの時の手順と同様であるが、ＤＯのフェーズに変わ
りＤＩと呼ばれるデータインフェーズが発生し、読み出
しデータを上位ホストに送出する点が異なる。

【００３２】このデータアウト及び、データインフェー
ズにより転送されるデータの転送バイト数は、一律では
ないが、概ね４〜１０ｋバイトである場合が多い。本実
施例では、データアウトフェーズの１０ｋバイトの場合
で以下説明する。

【００３３】１０ｋバイトのデータ列はさらに小数のブ
ロックと呼ばれる単位に分割される。このブロック内の
データ数も最近では、５１２バイトである場合が多い。
この場合、１０ｋバイトのデータ中には２０ケのブロッ
クが存在することとなる。

【００３４】半導体記憶装置はその中に使用するフラッ
シュメモリチップ１内のデータバッファ２の容量によ
り、前記２０ケのデータブロックの書き込み先のフラッ
シュメモリチップ１の割当てを決める。例えば、データ
バッファ２が２ｋバイトのフラッシュメモリチップ１で
あれば、１ケのフラッシュメモリチップ１に１回に書き
込めるのは２ｋバイトとなる。従って、１０ｋバイト分
のデータでは、５ケ分のフラッシュメモリチップ１が必
要となる。

【００３５】今、図２に示すように、５１２バイト／セ
クタでこの１０ｋバイトのデータ列が区切れるなら、フ
ラッシュメモリチップ１は１ケあたり、２ｋバイトのデ
ータバッファ２の容量を有しているので、４ブロック分
のデータの書き込みが可能である。

【００３６】ここで、上位ホストからのデータを一時的
に蓄えるライトバッファ３の容量は、本来であれば、１
０ｋバイト分必要となるが、ライトバッファ３から、フ
ラッシュメモリチップ１内のデータバッファ２に送出可
能なデータ転送速度が高速であるため、図２に示すよう
に、上位ホストからの最初の２ｋバイト分、ブロック番
号０−３のデータの書き込みをライトバッファ３の最初
の２ｋバイト分の容量に書き込んだ後、ライトバッファ
３はフラッシュメモリチップ１（＃０）に書き込む。こ
の時、ライトバッファ３は次の２ｋバイト分の容量に、
ブロック番号４−７のデータを受信し、格納する。

【００３７】ブロック番号４−７のデータがライトバッ
ファ３に格納されている間に、ブロック番号０−３のデ
ータはフラッシュメモリチップ１内のデータバッファ２
に書き込みを終了する。このため、次のブロック番号８
−１１はライトバッファ３の最初の２ｋバイト分の容量
に再び、格納可能である。このようにして、順次交互に
ライトバッファ３の空きを次のデータ受信に使用するこ
とにより、ライトバッファ３の容量を低減することが可
能となる。本実施例では、４ｋバイト分の容量があれば
良いことになる。実際には、使用するフラッシュメモリ
チップ１の個数、データバッファ２のデータ転送速度、
上位ホストからの受信ブロックサイズにより、ライトバ
ッファ３の容量は変化する。

【００３８】フラッシュメモリチップ１に論理的に設け
られた複数のセクタ２１の各々に書き込まれるデータに
は、ユーザデータの他、図３のデータフォーマット２２
に示すように、チェックコード、セクタ管理情報が一緒
に書き込まれる。チェックコードは図１に示す、ＥＣＣ
付加回路４により生成され、読み出し時のエラー訂正に
使用される。

【００３９】セクタ管理情報２３は、図３に示すよう
に、個々のセクタ２１に用いられるブロック（記憶領
域）の消去回数、論理ブロック番号、論理ブロック書き
込み回数などを記録した情報であり、消去／書き込み時
のセクタ管理のためにマイクロプロセッサ８により使用
される。

【００４０】図１のマイクロプロセッサ８は、半導体記
憶装置への最初の電源投入時に、各フラッシュメモリチ
ップ１内のセクタ管理情報を読み出し、これを、揮発性
のＲＡＭにより構成される高速のセクタ管理テーブル９
に格納する。以降、通電中は、このセクタ管理テーブル
９を基にフラッシュメモリチップ１のセクタ管理を高速
で行う。

【００４１】読み出し時は、上位ホストより与えられ
た、論理ブロック番号を基に、マイクロプロセッサ８
が、フラッシュメモリチップ１に読み出し指令を与え、
同様に、データ訂正回路６を通し、インタフェース制御
回路５により、上位ホストへ送信する。

【００４２】この時、フラッシュメモリチップ１の読み
出しデータに誤りがあれば、シンドローム生成回路７お
よび、データ訂正回路６の作用により、データの誤り訂
正が行われる。

【００４３】以上の構成で半導体記憶装置が構成されて
いた場合に、通常の電源は、電源部１０により給電され
ているため半導体記憶装置として、動作可能である。こ
こで、停電時の場合には、読み出しは、フラッシュメモ
リチップ１からの直接の読み出しであるため、読み出し
が中断されても、電源復旧時に再読み出しを行えば、不
揮発性のフラッシュメモリチップ１に格納されているデ
ータの読み出しは可能である。

【００４４】しかし、書き込み時には、フラッシュメモ
リチップ１内のＤＲＡＭやＳＲＡＭ等の揮発性のデータ
バッファ２にユーザデータを書き込んだ時点で、マイク
ロプロセッサ８は上位ホストに対し、書き込み終了信号
を報告するため、停電時には、この終了信号を報告した
データの書き込みを、停電処理の中で、終了させる必要
がある。このため、本実施例では、バッテリ等で構成さ
れるバックアップ電源１２によって、フラッシュメモリ
チップ１内のデータバッファ２がフラッシュメモリチッ
プ１に書き込まれるまでの時間を保証する。

【００４５】フラッシュメモリチップ１のチップイネー
ブル信号１６はマイクロプロセッサ８により制御され、
書き込みが必要なフラッシュメモリチップ１に対しての
み、オンされる。オフされているフラッシュメモリチッ
プ１はほとんど電力を消費しないスリープモードにな
る。

【００４６】このため、書き込み時に停電が発生した場
合には、書き込みの要求があり、フラッシュメモリチッ
プ１内のデータバッファ２にユーザデータが書き込まれ
ているフラッシュメモリチップ１、換言すれば、チップ
イネーブル信号１６がオンされているフラッシュメモリ
チップ１がバックアップ電源１２によりバックアップさ
れ、書き込み動作を継続すると共に、チップイネーブル
信号１６がオフされているフラッシュメモリチップ１は
スリープモードとなり、バックアップ電源１２の消耗を
防止する。また、本実施例ではフラッシュメモリチップ
１のみを選択的にバックアップするだけでよく、データ
制御回路１４のバックアップは行う必要がない。このた
め、バックアップ電源１２の容量を低減することが可能
となる。

【００４７】以上、説明したように、本実施例によれ
ば、媒体１５（フラッシュメモリチップ）の外部にキャ
ッシュメモリを配置する従来技術において、ヒット率向
上、キャッシュ管理のため、ある程度必要とされてい
た、キャッシュメモリ容量（ライトバッファ３）を数ｋ
バイト以下に改善できる。

【００４８】また、上位ホストに対して、フラッシュメ
モリチップ１への書き込み終了（終了割込信号１３の検
出）を待たずに、データバッファ２に対する書き込み終
了時点で書き込み完了を報告できるため、数ｍｓかかっ
ていたフラッシュメモリチップ１（一括消去型ＥＥＰＲ
ＯＭ）への書き込み時間が、上位ホストから見て、μｓ
のオーダに大幅に短縮されることとなり、書き込み処理
を高速化可能な半導体記憶装置を提供することが可能で
ある。

【００４９】また、書き込みデータもバックアップ電源
１２により、ＤＲＡＭやＳＲＡＭ等の揮発性のデータバ
ッファ２から不揮発性のフラッシュメモリチップ１（一
括消去型ＥＥＰＲＯＭ）に確実に書き込むことが可能で
あるため、停電時でもフラッシュメモリチップ１に対す
る書き込みデータの保全を確実に行うことが可能であ
る。また、データは可動部分のないフラッシュメモリチ
ップ１内に書き込まれているので、装置自体の持ち運び
等による振動、衝撃にも強い半導体記憶装置を提供する
ことが可能である。

【００５０】

【発明の効果】本発明の半導体記憶装置によれば、一括
消去型ＥＥＰＲＯＭ素子内部に、一括消去型ＥＥＰＲＯ
Ｍよりも高速なアクセスが可能なデータバッファを内蔵
したフラッシュメモリチップを複数個使用する半導体記
憶装置において、書き込み動作の高速化、制御の簡略
化、低価格化を実現することができる、という効果が得
られる。

【００５１】また、本発明の半導体記憶装置によれば、
一括消去型ＥＥＰＲＯＭ素子内部に、一括消去型ＥＥＰ
ＲＯＭよりも高速なアクセスが可能なデータバッファを
内蔵したフラッシュメモリチップを複数個使用する半導
体記憶装置において、バックアップ電源の容量の低減お
よび小型化を実現することができる、という効果が得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の構成
の一例を示すブロック図である。

【図２】本発明の一実施例である半導体記憶装置の作用
の一例を示す概念図である。

【図３】本発明の一実施例である半導体記憶装置の作用
の一例を示す概念図である。

【図４】本発明の一実施例である半導体記憶装置の作用
の一例を示すフローチャートである。

【符号の説明】

１…フラッシュメモリチップ、２…データバッファ、３
…ライトバッファ、４…ＥＣＣ付加回路、５…インタフ
ェース制御回路、６…データ訂正回路、７…シンドロー
ム生成回路、８…マイクロプロセッサ、９…セクタ管理
テーブル、１０…電源部、１１…ダイオード、１２…バ
ックアップ電源、１３…終了割込信号、１４…データ制
御回路、１５…媒体、１６…チップイネーブル信号、２
１…セクタ、２２…データフォーマット、２３…セクタ
管理情報。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一括消去型ＥＥＰＲＯＭ素子内部に、一
   括消去型ＥＥＰＲＯＭよりも高速なアクセスが可能なデ
   ータバッファを内蔵したフラッシュメモリチップを複数
   個使用する半導体記憶装置であって、上位ホストからの
   アクセス命令に応答して前記データバッファを介して前
   記フラッシュメモリチップに対するデータの読み書きを
   制御するデータ制御回路と、前記フラッシュメモリチッ
   プおよび前記データ制御回路に電源を給電する電源部
   と、停電時に前記電源部に代わって、前記フラッシュメ
   モリチップに選択的に電源を給電するバックアップ電源
   とを備え、前記データ制御回路は、前記フラッシュメモ
   リチップに対するデータの書き込みに際して、前記デー
   タバッファに対する前記データの書き込み終了時点で、
   前記上位ホストに対するデータ書き込み完了報告を送出
   する制御論理を備えたことを特徴とする半導体記憶装
   置。