JP3226042B2 - フラッシュEEpromシステム - Google Patents
フラッシュEEpromシステムInfo
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- JP3226042B2 JP3226042B2 JP9911490A JP9911490A JP3226042B2 JP 3226042 B2 JP3226042 B2 JP 3226042B2 JP 9911490 A JP9911490 A JP 9911490A JP 9911490 A JP9911490 A JP 9911490A JP 3226042 B2 JP3226042 B2 JP 3226042B2
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- JP
- Japan
- Prior art keywords
- sector
- memory
- defective
- cell
- array
- Prior art date
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- Expired - Lifetime
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F3/0614—Improving the reliability of storage systems
- G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
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- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
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- G—PHYSICS
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- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
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- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- G—PHYSICS
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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- G—PHYSICS
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- G11C16/10—Programming or data input circuits
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
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- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
- G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/20—Employing a main memory using a specific memory technology
- G06F2212/202—Non-volatile memory
- G06F2212/2022—Flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/31—Providing disk cache in a specific location of a storage system
- G06F2212/312—In storage controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7201—Logical to physical mapping or translation of blocks or pages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7205—Cleaning, compaction, garbage collection, erase control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7207—Details relating to flash memory management management of metadata or control data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0662—Virtualisation aspects
- G06F3/0664—Virtualisation aspects at device level, e.g. emulation of a storage device or system
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5643—Multilevel memory comprising cache storage devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Description
グラムリードオンリーメモリ(EEprom),さらに詳しく
いえばフラッシュEEpromチップ回路を集積したシステム
に関する。
積のために磁気ディスクを使用する。
ること,およびそれらが高度に精密な機械的な駆動機構
を必要とする点において欠点を持っている。
ついて問題があるばかりでなく,かなりの電力を消費す
る。
合わせていない。しかしながら,それらはかなり高価な
ものであり,それらの記憶(揮発性)を維持するために
は定常的に電力を必要とし,かつ高価である。
る。しかしながら,不揮発性であり,そして電力が落と
された後でも,その記憶を維持している。しかしなが
ら,通常のフラッシュEEpromは,それらが耐えられる書
込み(またはプログラム)/消去回数の数において有限
の寿命をもっている。典型的にはそれらの装置は102か
ら103の書込み/消去回数を過ぎると信頼できなくな
る。
タとかプログラムの蓄積が要求される場合であって,再
プログラムの必要性にある種の制限があってもいい場合
において利用されている。
み/消去回数に耐えて信頼性を維持することができる機
能を拡張したフラッシュEEprom記憶システムを提供する
ことである。
発性メモリとして使用することができる改良されたフラ
ッシュEEpromシステムを提供することである。
磁気ディスク装置の代わりに使用することができる改良
されたフラッシュEEpromシステムを提供することであ
る。
施されたフラッシュEEpromシステムを提供することにあ
る。
なうことができるフラッシュEEpromシステムを提供する
ことにある。
とによりフラッシュEEpromシステムに対するストレスを
最小にすることができるフラッシュEEpromを提供するこ
とにある。
せたフラッシュEEpromシステムを提供することにある。
や技術における改良によって達成される。
がセクタに構成され,そしてその各々のセルに含まれる
全てのセルが同時に消去されることである。フラッシュ
EEprom記憶システムは,コントローラの制御下にある1
またはそれ以上のフラッシュEEpromチップを持ってい
る。本発明においては,チップ間のセクタの任意の組合
せを選択し,それらを同時に消去することを許容してい
る。
セクタが毎回消されるか,または一つのセクタが一時に
消される従来の構成に比べて,より早くかつ効果的にな
っている。
せ,または,消去動作において,さらに消去されること
を阻止するために,選ばれないという任意の組合せを可
能にしている。
タを余分に消去することを停止することにおいて重要で
あり,これによりフラッシュEEpromシステムに不必要な
ストレスを与えることを防止している。
を全体として選ばないことを許容することにより,消去
のために全てのセクタが選ばれないという状態を可能に
している。
消去のために選ばれるべきセクタを選択する状態に早急
に戻すということである。
みまたは書込みの動作に選択するチップセレクト信号と
独立して選択が行なわれることである。したがって,EEp
romチップのあるチップを他の読み,または書込み動作
が行なわれている他のチップに含まれないものを消去の
ために選択できるということである。
prom記憶素子から発生する誤りを訂正するために使用す
る改良された誤り訂正回路または,技術が使用されるこ
とである。
ルのマッピングを許容することであり,それによって同
じセクタのセルで欠陥のセルを置き換えることを可能に
している。欠陥セルを置き換えられたセルのアドレスに
接続するための欠陥ポインタは欠陥マップに貯蔵されて
いる。欠陥のあるセルはアクセスされるたびごとに,そ
の悪いデータは,代替のセルの良いデータに置き換えら
れる。
マッピングを許容することである。
越えたときにその欠陥セルを含むセクタは他のセクタに
よって代替えされる。
セクタが発見されると,直ちにリマップされることであ
る。これにより,誤差修正コードを適当に修正すること
により,そのシステムで持ち上がってくるであろう誤差
を最小にすることができる。
を設けることにより,フラッシュEEpromへの書込みの回
数を最小にすることができることである。
消去回数によって発生させられる,より少ないストレス
に従属させることにより,その老朽化を防止することで
ある。最もアクティブなデータファイルは,フラッシュ
EEpromメモリの代わりにキャッシュメモリに書込まれ
る。
きは,データファイルがキャッシュメモリからフラッシ
ュEEpromメモリに書込まれる。
することによって増大させられる。
テムメモリとして長い間,不揮発性貯蔵のためにコント
ローラとEEprom回路チップを持つプリント回路基板が提
供されるが,ハードディスクシステムの代わりに提供さ
れることである。そしてそのプリント回路カードは本発
明の他のいろいろな特徴を単独で,または組合せて盛り
込むことができる。
明の好適な実施例の記述にしたがって,理解されるであ
ろう。そしてその記述は,添付図面等に関連して行なわ
れている。
システムが一般的に第1A図に示されている。典型的なコ
ンピュータシステムはバスライン23に接続されているマ
イクロプロセッサ21,それにより主システムメモリ25に
ランダムアクセスすることができ,そして少なくとも1
または2以上の入出力装置27,例えばキーボード,モニ
タ,モデム等々が設けられている。典型的なコンピュー
タシステムバス23に接続されている他の主たるコンピュ
ータの要素は大量の長期間使用可能な不揮発性メモリ29
である。
積能力をもつディスク駆動システムである。データは,
システムの中の揮発性メモリ25の中に容易に引き出され
て利用され,容易に補充されたり,または変えられた
り,変更されたりする。
ブのシステムをある半導体メモリに変えることである
が,その際に不揮発性とか,メモリを消去するとか再書
込みの容易性とか,アクセスの速度とか,コストとか信
頼性を犠牲にしないことである。これは電気的に消去可
能であり,プログラムできるリードオンリーメモリ(EE
prom)の半導体回路チップを用いることによって,完成
される。
媒体を駆動するものに比較して,動作電力が少ないと
か,非常に軽いという付加的な利点を備えるものであ
り,これにより電池で動作させられる可搬型のコンピュ
ータに適しているということができる。
接続されているメモリコントローラ31とEEpromの集積回
路チップのアレイ33から構成されている。データと命令
はコントローラ31からシリアルデータ線35を介して一義
的にEEpromアレイ33に通信される。
らコントローラ30にシリアルデータ線37を介して通信さ
れる。
ローラ31とEEpromアレイ33間のその他の制御とかステー
タス回路は示されていない。
つの集積回路チップ上に形成されている。システムバス
23の一部であるシステムアドレスとデータバス39はシス
テム制御線41に接続されており,そのシステム制御線41
は読込み,書込みと,その他通常のコンピュータシステ
ム制御線を含んでいる。
々を複数個含んでいる。それぞれはインタフェース回路
40からのそれぞれのチップセレクトおよびイネーブル線
49,51,53を含んでいる。
ータ線35,37とのインタフェースとして働く。EEpromチ
ップ43,45,47に書込まれるか,または読出されるメモリ
の位置アドレスとデータはバス55,論理およびレジスタ
回路57,さらに他のバス59を通してメモリチップ43,45,4
7等々に伝達される。
のプリント回路カードに適当なメモリの大きさで製造さ
れている。第1B図の種々のシステムバス39と41は他のコ
ンピュータシステムとともに,そのようなカードのコネ
クト接続ピンに接続されている。さらに前記カードやそ
の要素には種々の標準的な電力供給電圧(図示せず)が
接続されている。
ているものでは十分でない場合があり得る。そのような
場合には,制御チップ31のシリアルデータ線35,37に付
加的なEEpromアレイを接続することができる。
って行なわれることが望ましいのであるが,それをする
ために十分なスペースのない場合には,1またはそれ以上
のEEpromアレイを第2のプリント回路カードの上に形成
し,そしてそれを物理的に第1のものの上に設けるか,
設けてそれを共通のコントローラチップ31に接続するこ
とによって行なうことができる。
なわれるシステムデザインにおいては,そのデータは定
期的に改定されたり,または新しい情報が挿入される必
要がある。
込みを行なうことにより,追加の情報を収容することが
望まれる場合がある。フラッシュEEpromメモリにおいて
はメモリセルは,まず初めに情報を蓄積する前に消され
る必要がある。すなわち,このことは書込み(またはプ
ログラム)の操作の前に常に消去の動作が先行されると
いうことである。
動作はいくつかの方法があり,その一つより行なわれ
る。例えば,インテル コーポレイションの27F−256,C
MOSはフラッシュEEpromにおいては,全体のチップが一
時に消去される。
ないときには,まず初めに一時的にその情報が救済され
なくてはならない。そしてそれは,他のメモリ(典型的
にはRAM)に書込まれる。
によって,不揮発性のフラッシュ消去メモリの中に回復
される。
空間も必要である。
レイテッドのモデル48512フラッシュEEpromチップにお
いては,メモリはブロック(またはセクタ)に分割され
ており,それらは別々に分離して消去可能である。しか
しながら,毎回一つずつ行なわなければならない。希望
するセクタの選択により,消去の段階に入り,指定され
た領域が消去される。
のメモリ領域の消去は依然として時間がかかる逐次作業
を必要とする。
かのセクタに分割され,そこにおいてそのセクタに含ま
れるセルは同時に消去することができる。各々のセクタ
は,別々にアドレスされ,そして選択的に消去される。
最も重要な特徴は一緒に消去すべきいくつかのセクタの
組合せを選択できることである。これにより,各々を独
立して消去するという従来の技術に見られるものに比較
してより早い消去システムを提供することができるので
ある。
略図している。一つのフラッシュEEpromシステムは,例
えば,201,203,205のように1またはそれ以上のフラッシ
ュEEpromチップを含んでいる。それらは線209を介して
コントローラ31と通信している。典型的にはコントロー
ラ31それ自信は図示されていないマイクロプロセサシス
テムと通信している。
離されており,その一つのセクタの中の全ての記憶セル
は同時に消去できる。使用者に利用可能なものとして,
例えば各々のセクタが512バイト(すなわち512×8セ
ル)があり,一つのチップは1024セクタを持っている。
各セクタは独立してアドレス可能に分割されており,そ
して例えばセクタに211,213,215,217というように複数
のセクタが消去可能に選択される。
一つのEEpromチップに限られるか,またはシステム中の
いくつかのチップ内に分散させられることができる。選
ばれたセクタは同時に消去されるであろう。この能力
は,この発明によるメモリシステムに従来の構造のもの
よりも,より早い操作を許容するものである。
201など)で、1または,それ以上のセクタが消去のた
めに選択または選択されなかった状態を示すブロックダ
イヤグラムである。実際上は各セクタ,例えば211,また
は213が各セクタに関連して設けられている,例えば21
1,213のような消去可能レジスタの状態の設定または,
設定によるタグをつけるとか選択されるかによって,各
々のセクタ221,223が選ばれている。
参照)のコントロールの下に行なわれる。回路220はコ
ントローラ31と複数の線209によって通信させられてい
る。コントロールからのコマンド情報は直列インタフェ
ース227を介してコマンドレジスタ225によって,回路22
0内で捕捉される。そしてそれは,コマンドデコーダ229
によってデコードされ,コマンドデコーダ229は種々の
制御信号を出力する。同様にアドレス情報はアドレスレ
ジスタ231によって補足され,そしてアドレスデコーダ2
33によってデコーダされる。
は,前記コントローラはセクタ211のアドレスを回路220
に送る。このアドレスは,線235の中にデコードされ,
そしてそれは,レジスタ221の出力239をハイ(HIGH)に
セットするためにイネーブルバス237の消去イネーブル
信号と共同して組み合わせて用いられる。これにより,
セクタ211は引き続く消去動作が可能になる。同様にし
てもしセクタ213も同様に消去されるべきであると要求
されているときは,レジスタ223のその関連するレジス
タ23もハイにセットされるであろう。
示してある。消去イネーブルレジスタ221はセットリセ
ットラッチである。そのセット入力端子241はアドレス
デコード線235によってゲートされたバス237の消去イネ
ーブル信号セットから得られる。同様にして,リセット
入力243は線235中のアドレスデコードによってゲートさ
れるバス237中の消去イネーブル信号をクリアするもの
から得られる。
ブル信号をクリアする信号がすべてのセクタに発生させ
られたときにアドレスされたセクタのみにその信号が有
効となる。
ローラは回路220,同様に全てのグローバル消去コマンド
が251によって現れているときに線209に沿って消去のた
めの高電圧が発生させられる。
ばセクタ211と213)が同時に消されるでろう。チップ内
の希望するセクタが消去されることに加えて本発明によ
る構造では,同時消去のために異なる種類のチップ上の
セクタの選択を許容している。
して用いられるアルゴリズムを図示している。第4図の
(1)でコントローラは回路220の中でデコードされた
消去されるべきセクタに関連させられている消去イネー
ブルレジスタにアドレスをシフトさせる。第4図の
(2)においてコントローラはアドレスされたセクタの
消去イネーブルレジスタへアドレスデコードされた信号
をラッチするために用いられる消去イネーブルコマンド
をセットするためにデコードする。このタグはそのセク
タの引き続く消去のためである。第4図の(3)におい
て,もしそれ以上のより多くのセクタがタグが付される
べきであるときには消去されるべき全てのセクタにタグ
が付加されるまで第4図の(1)から第4図の(2)に
示されている関連して記述されている操作を繰り返す。
消去されるべき全てのセクタにタグが付された後にコン
トローラは第4図の(4)に示されている消去のサイク
ルを開始させる。
に開示されている。それらは同時出願継続中の米国特許
出願,出願番号No.204,175,エリヤホウ ハラリ博士に
よって1988年6月8日に出願されたものと本出願と同時
に,サンジャイ メハロトラとハラリ博士によって出願
された“多状態EEprom読み書き回路およびその技術”に
示されているものである。フラッシュEEpromセルは消去
パルスを印加することによって消去され,引続く読みに
よりそのセルが消去されて消去状態にあるかどうかとい
うことが検証される。もしそうでなかったらそのセルが
消された状態にあると検証されるまでパルスの印加と検
証が繰り返される。
はEEpromを老化させるかまたはプログラムを困難にする
であろう過剰消去にさらされないようにする。
に他のものはより早く消去された状態に達することがあ
るであろう。本発明の他の重要な特徴は選択されたグル
ープの中から消去されたと検証されたセクタを除去する
能力であり,これにより過剰消去を防いでいる。
タにタグが付されるとコントローラはタグが付されたセ
クタのグループの消去サイクルを開始する。第4図の
(5),消去が行なわれるべきであるタグEEpromチップ
の中にグローバル消去イネーブルと呼ばれるグローバル
コマンドをシフトさせる。これは第4図の(5)におい
てコントローラが一定の持続する期間,一定の値だけ消
去電圧(VE)を上げるということになる。コントローラ
はこの電圧を消去期間経過の終わりに低下させる。第4
図の(6)においてコントローラは消去のために選ばれ
たセクタの読み出し検証を実行する。第4図の(7)に
おいてセクタのいずれもが検証されない場合には第4図
の(5)から(7)に図示されているシーケンスが繰り
返される。第4図の(8)から第4図の(9)におい
て,もし1または2以上のセクタが消去されたと検証さ
れたときは,それらはそのシーケンスから取り出され
る。同様に第3図Aを参照するとこのことは各検証され
たセクタに対応するコントローラのアドレスをバス237
の中の消去コマンドをクリアすることによって,消去可
能なレジスタを低電圧にする。第4図の(5)から(1
0)に示されているシーケンスは第4図の(11)に示さ
れているようにそのグループが消去されたと検証される
まで繰り返される。
作状態(NOP)命令に移行し、そして,グローバル消去
可能コマンドは引き上げられて誤った消去から保護され
る。
かを選択する能力は,どの消去を止めることが有効であ
るかと同様に有効である。これにより遅く消去されるセ
クタより前に消去が完了されたものが消去のシーケンス
から分離されてその装置により以上のストレスを与える
ことから保護することができる。
ができるであろう。もし,セクタが良くないものである
とき,あるいはある理由によって使用できないときその
セクタをとばし,そのセクタにおいて消去が起こらない
ようにすることに利点がある。
があったならば,それはより多くの電力を消去するであ
ろう。本発明によっては消去サイクルをとばすことによ
り,そのチップの中で消去に必要とする電力を減少させ
ることができるという有意義なシステムの利点を得るこ
とができる。
を持つことはそのシステムの電力消費を少なくするとい
う他の配慮に繋がる。
ムの電力の能力にしたがって,消去の要求を採用するこ
とができる。これは,このシステムをソフトウエアによ
って,異なった消去の状態を与えるか,または他のシス
テムとの間の基本的な構造によって与えるかによって成
し遂げられるであろう。それは例えばラップトップコン
ピュータのようなシステムで電圧のレベルを監視するこ
とによって消去の量を変化するようにコントローラにさ
せることもできるだろう。
は,より以上の消去サイクルを防ぐために全ての消去イ
ネーブルラッチをクリアするというコマンドをリセット
することができることである。これは第2A図および第2B
図に線261のリセット信号によって図示されている。
て全ての消去イネーブルレジスタをリセットする時間を
短くすることができるであろう。
去動作をする能力をもつことである。あるメモリチップ
において消去動作が開始されるとコントローラは他のメ
モリチップにアクセスしてそれらの読み,書きの動作を
させることができる。加得るに消去装置の消去を行なっ
ているということが選択され,そして次の消去のための
コマンドのアドレスを蓄積することもできる。
き起こす。データは,欠陥のあるセルに蓄積される度に
破壊されてしまう。
そのような物理的な欠陥はそのような製造の過程におい
て招来する物理的な欠陥は工場において修正されてい
る。
けられていて,それが欠陥セルの代わりに接続される。
将来のディスクドライブ装置において媒体が不完全であ
るときには,欠陥の問題となりやすかった。これらの問
題を解決するために製造業者は存在するこれらの欠陥に
ついてのいろいろな方法を案出しており,そしてもっと
も通常用いられるものはセクタの欠陥のマッピングであ
る。通常のディスクシステムにおいては,媒体はシリン
ダとセクタに分割されている。セクタはデータが蓄積さ
れる基礎的な単位である。システムにおいて,種々のセ
クタに分けられ,悪いものであると印をつけられたもの
は,そのシステムにおいては使用されないようにする。
これは,種々の方法によって実現されている。欠陥マッ
プのテーブルが使用されるディスクの特定の位置に設け
られており,インタフェースコントローラを介して利用
される。加得るに,欠陥のある悪いセクタは物理的に特
殊なIDが施されて,IDとフラッグマーカーが付されてい
る。
は通常は他の代替位置に配置されている。この代わりの
セクタの要請のために,余分なセクタがある間隔で,ま
たはある位置離れて設けられている。これは,メモリの
容量を減少させるものであり,どのように代わりのセク
タを設けられているかという問題を提供している。
プのアレイによって実現されるシステムによって,通常
のディスク記憶装置を置き換えることである。このEEpr
omシステムは通常のディスクと同等,またはそれ以上で
あることが好ましく,そうであれば固体素子のディスク
とみなして取り扱うことができる。
ク”システムにおいては,欠陥を効率的に処理するため
に,低価格でそれが成し遂げられるという配慮が必要と
なる。本発明の他の重要な特徴は,より多くのメモリを
可能な限り保存することができるように誤差修正を可能
にすることである。現実問題としてそれはセルごとに欠
陥セルが捜し出されることにより全体のセクタ,例えば
(典型的には512バイト)において,欠陥が起こる度に
捨ててしまうことをなくすことである。この提案は特に
フラッシュEEprom媒体に適している。
こり,通常のディスク媒体において典型的にみられる長
く続く近接する欠陥ではないことによる。
度その装置が工場から出荷されるとそこでは,通常の動
作の後に現れる物理的欠陥から生ずるハードエラーを置
き換えるための手段は,ほとんどか全くないことであ
る。そのために,欠陥の修正は主として誤り訂正コード
(ECC)を用いることに依存して行なわれている。
が増加するにしたがって,セルの欠陥が次第に増加する
ことが予想できる。
Cに打ち勝って,そしてその装置を使用不能なものにし
てしまうのである。
エラーが発生するごとに,そのシステムのハードエラー
を修正するという能力をもっていることである。
され,そしてECCに位置させられる。
欠陥セルを通常はそれと同じセクタに存在する空きセル
によって置き換えるための欠陥マッピングを供給するで
あろう。この動的なハードエラーの修正は,通常のエラ
ー修正スキームに加えて装置の寿命を有効に引き延ばす
ことができる。
していることである。エラー修正コード(ECC)は常時
ソフトエラーを修正するとともに,発生するであろうハ
ードエラーの修正に利用される。ハードエラーが検出さ
れるや否や,欠陥マッピングはその欠陥セルをその同じ
セクタブロックに存在する予備のセルと置き換えるため
に使用される。欠陥セルの数がその特定のセクタのため
の欠陥マッピングの能力を越えた場合においてのみ,そ
の全体のセクタは,通常のディスクシステムに置き換え
られる。この計画により,信用性を損なうことなく最小
の損失で食い止めることができる。
を図示したものである。前述したように,このフラッシ
ュEEpromメモリはセクタに分けられており,各セクタに
属するセルは同時に消去可能である。典型的なセクタ40
1のメモリ構造はデータ部分403と補助の(または影の)
部分405に組織されている。データ部分403はユーザーに
よって使用可能なメモリ空間である。予備の部分405は
さらに欠陥データの代替部分領域407,欠陥マッピング領
域409,ヘッダ領域411,およびECCと他の領域413に組織さ
れている。これらの領域はコントローラが欠陥領域とか
他の上位の情報,例えばヘッダとかECCを操作する場合
に利用することができる。
データ領域の代替部407の中の一つの良品のセルが欠陥
セルと指定されたデータをバックアップするために割当
てられる。かくして,もし仮に,欠陥セルにデータが誤
って貯蔵されたとしてもバックアップセルの中には誤差
のないコピーが蓄積される。欠陥セルとバックアップセ
ルのアドレスは欠陥マップ409の中の欠陥ポインタに記
録される。
は厳格に区別される必要がないというように理解された
い。各々に割当られた領域の相対的な大きさは理論的に
再割当することができる。さらにまた,種々の領域のグ
ループ分けは,主として議論のために必要であって,物
理的に必要なものではない。例えば欠陥データ領域の代
替部407は,予備の領域45の中にそれが専有する領域は
ユーザーは利用できないものであることを示すだけのも
のである。
陥マップ,それから代替欠陥データ部分を読む。それか
ら現実のデータを読む。
データの位置を保っている。欠陥セルに遭遇するため
に,コントローラはその悪いデータを欠陥代替セルの良
いデータで代用する。
ロールを図示している。メモリ装置33はコントローラ31
の支配下にある複数のフラッシュEEpromチップを含んで
いる。
せず)の制御下にあるマイクロプロセサシステムの一部
を形成している。
はコントローラ中のアドレス発生器503に読み操作を開
始するためのアドレスをロードする。この情報は,マイ
クロプロセサのインタフェースポート505を介してロー
ドされる。
バッファメモリまたはデータリードが送られるべきアド
レスバスのスタート位置をロードする。それからマイク
ロプロセサはヘッダの情報(ヘッド,シリンダ,セク
タ)をホールディングレジスタファイル509にロードす
る。最終的にマイクロプロセサはコマンドシーケンサ51
1にコントローラ31へのパッシングコントロールの前に
リードコマンドをロードする。
初めにセクタのヘッダにアドレスし,そしてユーザーが
指定したアドレスの位置でメモリがアクセスされたこと
を検証する。
ーラはメモリ装置33の中の一つのメモリチップ(チップ
セレクト)を選択し,そしてヘッダ領域のアドレスをア
ドレス発生器−503の出力からメモリ装置33の選択され
たメモリへシフトする。
してメモリ装置33にリードコマンド出力をシフトする。
てコントローラにアドレスされたセクタからの直列デー
タの送信を開始する(送り戻しを開始する)。
そしてそれを並列のフォーマットにする。一つの実施形
態においては,1バイト(8ビット)が一度にコンパイル
され,マイクロプロセサによってホールディングレジス
タファイル509に予め記憶されたヘッダ情報と受信した
データとを比較する。もし,その比較の結果が正しけれ
ば,正しい情報,正しい位置がベリファイ(検証)され
て動作は継続する。
悪いアドレスの位置をホールディングレジスタファイル
509にロードする。
その欠陥データの代替は,それが書込まれたときに,そ
の誤ったビットを置き換えるために,書込まれているも
のであった。
蓄積されており、それはデータビット,そのデータビッ
トが読まれたときに,アクセスされるであろう。
ビットのロードが完了すると,コントローラは読まれる
べき希望するセクタの最低のアドレスのシフトアウトを
開始する。
ラチップ31に移送される。受信機515はそのデータを並
列形式に変換し,各バイトを一時的なホールダであるFI
FO519へコントローラから送り出されるべく移送する。
ローラを開始してデータがゲートされるときの有効な処
理能力を提供するために用いられる。
コントローラは送られるべきデータのアドレス(アドレ
ス発生器507に蓄積された)を欠陥ポインタマップ(レ
ジスタファイル509に蓄積された)と比較を続ける。も
し,比較器521の出力のマッチにより,そのアドレスが
悪い位置にあると決定されると,受信器515により受信
されたメモリからの悪いビットは,その位置の良いビッ
トと置き換えられる。良いビットは欠陥データ代替ファ
イルから得られる。これは受信機515からの悪いビット
の代わりに,欠陥データ代替ファイルからの良いビット
を受信するようにマルチプレクサ523をスイッチングす
ることによってなされる。
ッファメモリまたはシステムメモリ(図示せず)へ送ら
れるべき状態にある。
ラのDMAコントローラ507によってシステムメモリへ送ら
れる。
テムバスへのアクセスを得、そして一つのアドレスを出
し,そしてデータを出力インタフェース255経由でゲー
トしてシステムバスへ出す。これは各バイトがFIFO519
へロードすることによってなされる。
たECCハードウエア527にもゲートされ,そこでデータフ
ァイルはECCによって処理される。
まれたデータはコントローラ31を介して前記システムに
送り出されるべくゲートされる。このプロセスはアドレ
スされたデータの最後のビットが移送されるまで続く。
かわらず,最後のマッピング移行に新しいハードの誤り
が発生するかもしれない。ダイナミック欠陥マッピング
が恒久的に新しい欠陥セルを押し出すにしたがって欠陥
マッピングの間に発生するであろう最新のハードの誤り
はECCによって十分に取り扱われる。
がってコントローラは蓄積されていた値がちょうど計算
された残りの値とマッチするかどうかを決定するため
に,ECCビットをECCハードウエア227へゲートとして入れ
る。
データは正しいものであったとして,読み込み動作は完
成させられた。
ば,システムメモリに送られるデータについての修正計
算が行なわれる。そして修正されたデータが再送信され
る。
でも通常の方法によって行なわれる。ECCは誤差に原因
する欠陥セルについての計算と位置出しをすることがで
きる。これはコントローラ31によって欠陥セルが発見さ
れたセクタに関連して欠陥マップを更新するのに用いら
れる。このようにしてハードエラーは常にフラッシュEE
promシステムから除かれる。
制御を図示している。
ケンスと共通している。マイクロプロセサはまず初めに
読みのシーケンスと同様にメモリ装置33とDMAのための
アドレスポインタをロードする。
し,そしてコマンドキューをコマンドシーケンサ511に
ロードする。コマンドキューはリードヘッダコマンドフ
ァーストと一緒にロードされる。
装置33にリードシーケンスと同様にゲートする。
515を介して戻す。コントローラは受信したヘッダデー
タを予期された値(ホールディングレジスタ509に蓄積
されていたもの)と比較する。
リファイ(検証)されたものであって,シーケンスが連
続する。それからコントローラはメモリ装置33からの欠
陥アドレスポインタをホールディングレジスタファイル
509にロードし,代替データを欠陥データ代替ファイル5
27へロードする。
書き込みデータのフェッチを開始する。
とにより行い,記憶またはバスアドレスを出力し,リー
ドサイクルを行なう。
ス603を介してFIFO601に引き込む。そしてコントローラ
はそれから,スターティングセクタのアドレス(最も低
いバイトのアドレス)をアドレス発生器503から選ばれ
たメモリ装置33へシフトする。これはFIFO601からのデ
ータによって追従される。
られ,そしてメモリ装置33に送り出される前に直列フォ
ーマットに変換される。
トが選ばれたメモリにロードされるまで続く。
にゲートされるときに効果的な有効な処理能力を提供す
るためにパイプライン構造が採用されている。
7へ送られ、ここにおいて,残りの値はECCの中で計算さ
れるであろう。
13を介してメモリ装置に送られているときに比較器521
はアドレス発生器503からのそのアドレスをホールディ
ングレジスタファイル509にある欠陥ポインタのアドレ
スと比較する。
していることを示し、コントローラはこのビットを欠陥
データ代替ファイル517へ貯蔵する。同時にメモリに送
られる全ての誤りビットは0として送られるであろう。
ロードされた後に,コントローラはプログラムコマンド
をメモリ装置に発生して書込みサイクルを開始する。
構造は先に引用した同時継続中の米国特許出願,出願番
号No.204,175等であって,一つは多状態EEpromの読み,
書き回路と技術と呼ばれているものに示されており,前
記関連する部分をここで参考として挙げる。
ラはプログラム(または書込み)電圧パルスを供給して
いることである。
いうことを決定するためのベリファイ(検証)読みが続
く。
ときは,コントローラはプログラム/ベリファイ(検
証)サイクルを全てのビットが正しくプログラムされる
まで繰り返す。
証)サイクルを延ばした後でもベリファイ(検証)に失
敗したときは,コントローラはそのビットを欠陥ビット
であると指定し,そしてそれにしたがって欠陥マップを
更新するであろう。更新は欠陥セルが検出されるや否
や,ダイナミックに行なわれる。同様な操作が消去ベリ
ファイ(検証)の失敗の場合においても,採用される。
された後に,コントローラはFIFO601から次のデータビ
ットをロードし,アドレスセクタの中の次の位置をアド
レスする。そしてコントローラはそれから他のプログラ
ム/ベリファイ(検証)シーケンスを次のバイトについ
て行なう。このシーケンスはそのセクタの最後のデータ
まで,連続して行なわれる。
連する影のメモリ(ヘッダ領域)をアドレスし,そして
ECCレジスタの内容をこの領域に書込む。
陥データ代替ファイル516の中に蓄積されたビットの集
合は代替欠陥データ位置(第5図参照)に書き込まれ,
これによって引き続く読みに使用される良いビットの価
値を保つ。一度これらのデータグループが書込まれ,そ
して検証されるとそのセクタの書込みは完全なものと考
えられる。
をもっているが,しかしそれはその特定のセクタの欠陥
セクタマッピング能力を越える欠陥が存在した後のこと
である。各セクタの中における欠陥セルの数としてカウ
ントが保存される。
ントローラはそのセクタは欠陥としてそれを他のセクタ
にマップする。
中に保存されるであろう。セクタ欠陥マップは最初の欠
陥セクタにおいて,その余分な領域が欠陥がない場合に
おいて設け,そのセクタの中に設けられる。しかしなが
ら,セクタのデータ領域が大量の欠陥が発生した場合に
おいては,その余白の領域も同時に欠陥が多くなる可能
性が強い。
トローラに保持される他のメモリの中に,セクタマップ
を位置させることが好ましい。
ッシュEEpromのメモリから離れた部分に位置させられる
であろう。コントローラがアクセスで多領域のアドレス
を与えられると,そのコントローラはこのアドレスをセ
クタ欠陥マップと比較する。
が拒否され,そして欠陥マップの中に存在する代替アド
レスが入力され,そして対応する代替セクタが代わりに
アクセスされる。
マイクロプロセサによって遂行される。マイクロプロセ
サは入ってきたアドレスとアドレスを見てそれをセクタ
欠陥マップと比較する。もしマッチがあれば,それはコ
ントローラにコマンドを発生する代わりに,新しいコマ
ンドとして他の位置を代替する。
他の利点は,機械的な部分が存在しないということであ
る。
いサーチ時間は存在しない。さらにこれに加得るに,長
い同期時間,同期マークの検出時間,書込みギャップ等
も必要でない。
か,またはどこに書込まれるべきであるかという位置に
アクセスするために必要なオーバーヘッド時間はより少
なくなる。
ーバーヘッドを少なくしたより速いシステムとして現れ
る。加得るに,ファイルはメモリの中に希望する任意の
アドレスの順序で配列され,そしてコントローラには必
要なデータにどうして得るかということが必要なだけで
ある。
にまたはセクタからの移動させられるデータの流れを妨
げる必要がない状態で構成されていることである。
され,そしてそれは後に修正される。順次アドレスを保
存することによって,それ自身高い速い速度を得ること
ができるであろう。
における効果的なパイプライン構造の実現を許容する。
ステムの能力の速度を上げるために用いられている。例
えば,コンピュータシステムにおいてディスク貯蔵から
のデータのアクセスは遅い。そしてもしデータがより速
いラム(RAM)から得られるならば,スピードはより速
くなるであろう。典型的に,ラムのシステムの部分はデ
ィスクからもっとも最近にアクセスされたものを仮に保
持するためにキャッシュが使用されている。
により速いキャッシュからそれを得ることができる。そ
のシステムは,同じデータが繰り返されて使用されるよ
うな状況において,うまく動作する。
ものであり,これはコンピュータというものはプログラ
ムを走らせているときには,非常に狭い記憶領域でのみ
働く傾向があるからである。
DRAMにアクセスする時間を速くするために,より速いSR
AMキャッシュを利用することである。
スピードアップのためのリードキャッシュである。
ために,書込みキャッシュが使用される。
対して,システムメモリ(例えばディスク)への書込み
の場合においては,データはそれらが発生するごとにそ
の都度直接書込まれる。これは電力がなくなったときに
更新され,ファイルが無くなってしまうという懸念のた
めに,このことが成されるのである。
み貯蔵されているときに,電力が無くなるということは
新しく更新されたデータが,システムメモリ(不揮発
性)の中の古いデータを更新する前に,キャッシュメモ
リから更新されたファイルがなくなってしまうというこ
とである。
のシステムは古いデータに基づいて操作されるというこ
とになるであろう。主メモリを毎回書き込む必要性は,
キャッシュ機構を書込みのために壊してしまうことにな
る。リード(読み出し)キャッシュにおいては,この懸
念は全くなく,キャッシュからなくなるであろうデータ
はディスクでバックアップされているからである。
来のディスク形の貯蔵装置をもつシステムに置き換えら
れて用いられる。
(消去サイクル)による消耗に曝されている。
明の名称“多状態のEEprom読みおよび書きサーキットと
その技術",サンジャイメハロポラとエリヤホウ ハラリ
博士により本発明と同時に出願された願書に開示されて
いる改良されたフラッシュEEpromメモリ装置においてさ
え,耐久力の限界はほぼ106のプログラム/消去サイク
ルに限定されている。この装置の寿命を10年に引き延ば
して考えてみると5分間に1回ずつの消去に限定され
る。
ものである。
ムは,多過ぎるプログラム/消去の回数に耐えることか
ら切り離すことができるように新規な方法で用いられ
る。
モリに書込むために用いられ,従来のキャッシュの使用
とは違ってフラッシュEEpromメモリからの読みには用い
ない。
タは更新され,そのデータはフラッシュEEpromメモリへ
送られる前に,キャッシュの中で,数回動作させられる
であろう。
数を減らすことができる。さらにまた,主としてより速
いキャッシュメモリの中に書込むことにより,より遅い
フラッシュEEpromへの書込みの回数を減らし,全体のシ
ステムにおける書込み効率を増強させることができると
いう利点が得られる。
キャッシュメモリが極めて有効である。
おけるデータ損失の問題を克服するのに役立つ。
間,十分な電源が維持することと,フラッシュEEpromメ
モリの中に特別に予約された空間である不揮発性メモリ
の中にそれらのデータを詰め込んでおくということもで
きる。
て,書込みキャッシュシステムは全体のシステムから切
り離されて,準備されていた再充電可能な電力供給はキ
ャッシュシステムの電源とフラッシュEEpromメモリに準
備された空間への電源にのみ利用される。
形成するキャッシュシステム701を略図的に示した図で
ある。
メモリアレイ33に接続されている。一方側において,そ
れはマイクロプロセサシステム(図示せず)にホストイ
ンタフェース703を介して接続されている。このキャッ
シュシステム708は2つのメモリをもっている。
ッシュメモリ705である。他はキャッシュメモリ705の中
に保持されるデータファイルに関連する情報を貯蔵する
ためのタグメモリ709である。メモリタイミング/コン
トロール回路713はキャッシュメモリ705からフラッシュ
EEpromメモリ33へのデータファイルの書込みを制御す
る。
されている情報と同様にマイクロプロセサシステムの電
源装置にホストインタフェース703と線717を介して接続
されている電力検出入力715に応答させられる。
トロール回路713によって検出され,それは揮発性のキ
ャッシュメモリ705の中のデータファイルの全てを不揮
発性のフラッシュEEpromメモリ33にダウンロードするで
あろう。
は,セクタ(典型的には512バイトの大きさ)に組織さ
れており,各セクタ内の全てのメモリセルは,一緒に消
去可能である。
れ,そしてメモリアレイ上の書込み操作は,1または2以
上のそのようなファイルにおいて行なわれる。
の読みの間,データファイルは読み出されて直接的にホ
ストを介してコントローラに送られる。
なわれていたようにキャッシュメモリ705を満たすため
に使用されない。
して,それをフラッシュEEpromメモリ33の中に書き戻そ
うと希望したときに,それはキャッシュシステム701に
書込みサイクルの要求によりアクセスする。
サイクルで動作させる。
ャッシュメモリ705へ書込まれる。
タグメモリ709に書込まれる。第1のものはファイルポ
インタであってキャッシュメモリ705の中に存在するフ
ァイルを規定する。
ュメモリの中に最も最後にファイルされたかの時間を物
語るものである。
書込みを欲するときはいつでも,そのデータファイルは
ポインタとタグメモリ709の中のタイムスタンプととも
にキャッシュメモリ705の中に最初に現実に貯蔵された
ものである。
込みがあったときは,コントローラはまず初めにそのフ
ァイルが既にキャッシュメモリの中に存在していたもの
であったのか,またはタグメモリ709の中においてタグ
が着けられたもののいずれかであったかを見ることによ
りチェックする。もしそれがタグが着けられていなかっ
たならばフラッシュメモリ33に書込まれる。一方,その
標識とタイムスタンプはタグメモリ709に書込まれる。
在するか,タグが着けられたものであったならば,それ
はキャッシュメモリ中で更新され,フラッシュメモリの
中には書込まれない。
のみがフラッシュメモリに書込まれる一方,しばしば用
いられるデータファイルはキャッシュメモリの中に捉え
られている。
込みがあったときは,予め定めた時間(例えば5分間の
み)の間にどこかでさらに書込まれたデータファイルで
あるかどうかを見てチェックする。
まれる。一方,その標識とタイムスタンプはタグメモリ
709に書込まれる。
書込まれたものであったならば,それはキャッシュメモ
リ705の中に書込まれ,フラッシュメモリへは書込まれ
ない。
へ他の実施例と同様に書込まれる。この方法においても
同様にほとんど使用されないデータファイルのみがフラ
ッシュメモリに記録される一方,しばしば使用されるデ
ータファイルはキャッシュの中に捉えられている。
5は充填されるように使われる。
したことを検出したときにはコントローラはキャッシュ
メモリ705の中のその他のファイルに優先してフラッシ
ュメモリ33の中に書込むことによって保存することを開
始する。
いつでも充填される方向にスタートさせられている。コ
ントローラがある定められた満たされた状態に達したこ
とを検出したときにはコントローラはキャッシュメモリ
705の中に他のものに優先してあるファイルの保存をフ
ラッシュメモリ35の中にそれらを書込むことによって開
始する。
ビットはそのときにリセットさせる。そしてこれらのフ
ァイルが書き終わったものであることを示す。これによ
り,キャッシュメモリに入ろうとする新しいデータのた
めの空間が形成される。
を形成するために,最初に動かされた最も活用されない
ファイルをフラッシュメモリ33にもどすことに対する責
任ももたされている。
ファイルのためのタイムスタンプはそのファイルの新し
い活動のためにリセットされない限り,動作させられる
度ごとにコントローラによって集積される。
る。すべてのタイムステップ(カウント)にコントロー
ラはキャッシュメモリの中のデータファイルに系統的に
アクセスしてこのデータファイルのために,最後に書き
込まれスタンプを読む。コントローラはそれからこのタ
イムスタンプを他のタイムステップ(すなわちカウント
を1上昇)で加算する。
活動にしたがって2つのことが起こる。
発生したという事象によってリセットされることであ
る。他の可能性はそのファイルについて新しい活動を発
生しないで,そのタイムスタンプがキャッシュから除去
されるまで加算されることである。現実問題として最大
の限界は,もしファイルが更新(新しい活動が発生した
こと)のときにビットの位置は,シフトレジスタの当初
の位置にセットされるであろう。
においてビットは次第に最終的なシフト位置に向かって
シフトされるであろう。各ファイルのカウント値は各タ
イムステップごとに貯蔵され,それから加算されてい
く。各加算の後で,カウント値はマスターカウンタと比
較され,その差は問題の時間遅れである。
算されたタイムスタンプはデータファイルが書き換えら
れる度に当初の値にリセットされてもどされる。
スタンプ標識を持ち,そしてその動作が減少するまで,
キャッシュメモリの中に保存されるであろう。不活動の
期間が経過した後に,それらは最大のタイムスタンプ標
識を得る。
中に貯蔵され,新しい,より使用されるファイルのため
にキャッシュメモリの中のスペースを空けていく。
なファイルがフラッシュメモリに移動されるにしたがっ
てあけられていく。
タファイルのために場所が空けられている必要があり,
コントローラはいくつかの古いファイルを除去してそれ
をフラッシュメモリ33の中に保存する。
ング/コントロール回路713によってなされる。ファイ
ルを保存することについての決定はいろいろな領域に基
礎づけられている。コントローラがそのシステムにおけ
る書込みの発生頻度をいつも監視しており,キャッシュ
がどの程度満たされているかをみている。
ときには保存がされる必要はない。もし,より多くの空
き部屋が要求されるときは,最も速い時間のタイムスタ
ンプをもつファイルが最初に移動され,フラッシュメモ
リに貯蔵される。
に関連して記述されてきたが,他の構成が可能であると
いうようにも理解されたい。
に存在してもよいし,また現存するマイクロプロセサシ
ステムに用いられるソフトウエアによって実現されても
良い。そのような変形は本発明の方の範囲内にある。
されたかというプロファイルはいろいろな要素のもとで
決定される。
おける書込みの発生頻度に依存する。
度の高いファイルのみがキャッシュ化されるだろう。よ
り少ない頻度でアクセスされるファイルはキャッシュメ
モリの大きさを増大することに関連してキャッシュ化さ
れるであろう。本発明,すなわち比較的安くて小さい量
のキャッシュメモリを使用する場合においては,好まし
くは1メガバイト程度のものの利用が有効である。
常的に書込まないようにすることにより,フラッシュEE
promの書込み頻度は,各ミリ秒ごとのものを5分毎秒程
度に減少させることができるであろう。
久というように延ばすことができる。この改良は書込み
時間中のシステムの動作能率を向上させるという改良に
なって現れる。
ということは,ライトキャッシュバッファメモリを比較
的小さくするという利点となり,その理由は,それがし
ばしば,書かれるデータファイルの貯蔵に用いられ,そ
の他のファイルはフラッシュEEpromメモリに直接書込ま
れるのである。第2の特徴は,ライトキャッシュバッフ
ァの入出で,ある移動データファイルの管理は,次にど
のデータファイルが呼ばれるかという進んだ知識を要求
されないので,自動化できることである。
の中で,フラッシュEEpromシステムを通常の不揮発性大
量記憶測定の有力な新しい代替物となるということにつ
いて記述されてきた。
の側面は好ましい実施例形態であって,当業者はそれら
の変形例はそれらについて種々の変形が可能であると理
解できるであろう。
内において保護が与えられるべきものである。
ムを含むマイクロプロセサシステムのブロック図であ
る。 第1B図は,ある数のフラッシュEEpromメモリチップと一
つのコントローラチップを含むシステムを示すブロック
図である。 第2図は,消去されるべく選択されるメモリセクタを含
むフラッシュEEpromチップシステムの略図である。 第3A図は,本発明による多数のセクタの選択的消去を実
現するためのコントローラの回路を示すブロック図であ
る。 第3B図は,第2A図に示された消去のために一つのセクタ
を選択するために使用される典型的なレジスタの詳細を
示す回路図である。 第4図は,複数のセクタ消去選択の消去シーケンスを図
示した流れ図である。 第5図は,一つのフラッシュEEpromセクタをデータ領域
と予備の冗長領域に分けたことを示す略図である。 第6図は,本発明による欠陥マッピングを使用した読込
み操作中におけるデータパスを示したブロック図であ
る。 第7図は,本発明による欠陥マッピングを使用した書込
み時におけるデータの制御パスを図示したブロック図で
ある。 第8図は,コントローラの中の書込みキャッシュ回路を
図示したブロック図である。 21……マイクロプロセサ 23……システムバス、25……RAM 27……I/O装置、29……バルクメモリ 31……メモリコントローラ 33……EEpromアレイ(メモリ) 35,37……シリアルデータ線 39……データバス 40……インタフェース回路 41……システム制御線 43,45,47……EEpromチップ 49,51,53……チップセレクト(イネイブル) 57……論理およびレジスタ回路、59……バス 201,203,205……EEpromチップ 209……線 211,213……セクタ 221,223……レジスタ 225……コマンドレジスタ 227……シリアルインタフェース 229……コマンドデコーダ 231……アドレスレジスタ 233……アドレスデコーダ 503……メモリアドレス発生器 505……ポート(μpインタフェース) 507……DMAコントローラ 509……ホールディングレジスタファイル 511……コマンドシーケンサ 513……マルチプレクサ、515……受信器 517……欠陥データ代替ファイル 519……FIFO 521……コンパレータ 523……マルチプレクサ 525……出力インタフェース 527……ECCハードウエア 601……FIFO 603……インタフェース 605……マルチプレクサ
Claims (30)
- 【請求項1】コンピュータシステムに接続可能なメモリ
カードにおいて、 不揮発性のフローティングゲートメモリセルのアレイで
あり、複数のセクタに分割されており、前記セクタは個
々に前記メモリセルのアレイの明確なグループを含み、
前記メモリセルアレイは一単位として一緒に消去するこ
とができ、前記個々のセクタは、ユーザデータ部分と前
記メモリセルのグループの予備の部分とを含む不揮発性
のフローティングゲートメモリセルのアレイと、 前記メモリセルアレイの動作の制御と前記メモリセルア
レイと前記コンピュータシステムとのインターフェイス
のためのメモリコントローラと、 前記メモリコントローラ内で、前記複数のセクタの個々
のユーザデータ部分内の欠陥セルを確認するための手段
と、 前記メモリセルアレイに前記欠陥セルのアドレスを蓄積
する手段と、および 前記メモリコントローラを含み、前記複数のセクタの一
つの前記ユーザデータ内の欠陥セルの検出に応答し、前
記複数のセクタの前記一つの予備部分内の対応する冗長
セルで置き換える手段と、 を含むコンピュータシステムに接続可能なメモリカー
ド。 - 【請求項2】前記メモリカードにおいて、前記メモリコ
ントローラ内にあり、予め定められた数以上の欠陥セル
を含む欠陥セクタの検出により、前記欠陥セクタのため
の前記複数の別のセクタの代替を制御する手段をさらに
含む請求項1記載のコンピュータシステムに接続可能な
メモリカード。 - 【請求項3】前記メモリカードにおいて、前記メモリコ
ントローラ内にあり、同じセクタの前記ユーザデータ部
分に蓄積されているデータに関連する前記セクタの予備
部分に誤り訂正コードを蓄積しアクセスするための手段
を含む請求項1記載のコンピュータシステムに接続可能
なメモリカード。 - 【請求項4】前記メモリカードにおいて、前記メモリカ
ードは磁気ディスクドライブ蓄積システムと両立でき、
前記コンピュータシステムに代替できるものである請求
項1記載のコンピュータシステムに接続可能なメモリカ
ード。 - 【請求項5】プロセッサとメモリシステムを含むコンピ
ュータシステムの操作方法であり、前記メモリシステム
は複数のセクタに分割された不揮発性のフローティング
ゲートメモリセルをもち、前記セクタはここに一単位と
して一緒に消去できる前記メモリセルのアレイの明確な
グループを含むコンピュータシステムの操作方法におい
て、 カード内で前記メモリアレイおよびメモリコントローラ
を設け、前記カードは前記コンピュータシステムに着脱
可能に接続され、前記コントローラは前記カードが前記
コンピュータシステムに接続されたときに前記アレイの
動作を制御するために前記プロセッサに接続可能となる
ようにカード内にメモリアレイおよびメモリコントロー
ラを設けるステップと、 前記個々のセクタ内の前記メモリセルの部分を予備セル
として予約し、前記個々のセクタの残りのセルはデータ
を蓄積するために規定される予約ステップと、 セクタの前記データ部分内のセルが欠陥であるときを前
記コントローラに検知させることを可能にするステップ
と、 前記コントローラにより前記メモリアレイにそのような
検知された欠陥セルのアドレスを蓄積させるステップ
と、および その後に、前記コントローラに前記欠陥セルが検出され
たセクタの予備セルからの冗長セルを前記欠陥セルに置
き換えさせるステップと、 を含むコンピュータシステムの操作方法。 - 【請求項6】前記方法において、検出された欠陥セルの
アドレスの蓄積は、前記欠陥セルが存在するセクタの予
備セル内に前記検出された欠陥セルのアドレスを蓄積す
るステップを含む請求項5記載のコンピュータシステム
の操作方法。 - 【請求項7】前記方法において、欠陥セルのアドレスの
検出は、冗長セルで代替するように欠陥セルのアドレス
をリンクする欠陥マップを保持するステップを含む請求
項6記載のコンピュータシステムの操作方法。 - 【請求項8】前記方法において、欠陥セルのアドレスの
検出は、前記メモリアレイに前記欠陥マップを蓄積する
ステップを含む請求項7記載のコンピュータシステムの
操作方法。 - 【請求項9】前記方法において、さらに、 複数のセクタ冗長セクタとして予約し、 一つのセクタ内で検出された欠陥セルの発生数が予め定
められた数を越えたことに応答して、そのような一つの
セクタを欠陥セクタとしてマークし、そして その後前記欠陥セクタの代替として前記冗長セクタの一
つに前記欠陥セクタを再マッピングするステップを含む
請求項5記載のコンピュータシステムの操作方法。 - 【請求項10】前記方法において、セクタを欠陥セクタ
としてマークするステップは前記欠陥セクタのアドレス
を代替冗長セクタのアドレスを含む欠陥マップに置き、
これにより、前記冗長セクタが前記欠陥セクタへのアク
セス要求に応答してアクセスされるようにするものであ
る請求項9記載のコンピュータシステムの操作方法。 - 【請求項11】前記方法において、欠陥マップはメモリ
セルアレイ内に蓄積されるものである請求項9記載のコ
ンピュータシステムの操作方法。 - 【請求項12】前記方法において、前記マーキングおよ
び再マッピングの操作は前記メモリコントローラにより
制御下にある請求項9記載のコンピュータシステムの操
作方法。 - 【請求項13】前記方法において、アドレスが関係する
セクタの予備セルにセクタのアドレスを蓄積するステッ
プをさらに含む請求項5記載のコンピュータシステムの
操作方法。 - 【請求項14】前記方法において、前記個々のセクタの
予備セルに、誤り訂正コードを前記セクタの対応するも
のに蓄積されたデータ用に蓄積するステップをさらに含
む請求項5記載のコンピュータシステムの操作方法。 - 【請求項15】故障耐性メモリシステムにおいて、 フラッシュEEPROMセルのアレイと、 前記アレイ内の冗長セルと、 前記アレイのメモリの動作を制御するために前記アレイ
に接続されているメモリコントローラと、 メモリの使用中に前記メモリコントローラで動作させら
れ、前記アレイ内の欠陥およびそのアドレスを検出する
ためのエラー検出手段と、 欠陥マップであり、前記メモリの使用中に、前記メモリ
コントローラによって保持され、そして前記検出された
欠陥のアドレスを蓄積するために前記アレイ内に蓄積さ
れる欠陥マップと、および 前記欠陥マップに応答して前記メモリコントローラによ
り動作させられ、前記検出された欠陥を対応する数の冗
長セルで置き換える欠陥セル代替手段と、 4を含む故障耐性メモリシステム。 - 【請求項16】前記故障耐性メモリシステムにおいて、
さらに、 前記アレイから各セクタ内の全てのセクタを一緒に消去
することができるように分割されている複数のフラッシ
ュ消去可能なセクタを含む請求項15記載の故障耐性メモ
リシステム。 - 【請求項17】前記故障耐性メモリシステムにおいて、
前記セクタ中の欠陥セルが予め定められた数を越えない
ときは、前記冗長セルは欠陥セルと同一のセクタにあ
り、そして前記セクタ中の欠陥セルが予め定められた数
を越えるときは、前記冗長セルは他のセクタにある請求
項16記載の故障耐性メモリシステム。 - 【請求項18】前記故障耐性メモリシステムにおいて、
前記セクタは、前記数を越えたときに、冗長セクタと全
体で取り替えられるものである請求項17記載の故障耐性
メモリシステム。 - 【請求項19】前記故障耐性メモリシステムにおいて、
前記故障耐性システムは前記アレイの動作中に欠陥セル
が発生するたびに利用されるものである請求項16記載の
故障耐性メモリシステム。 - 【請求項20】前記故障耐性メモリシステムは、欠陥セ
ルからの誤りを検出して訂正するために誤り訂正コード
をさらに含むものである請求項16記載の故障耐性メモリ
システム。 - 【請求項21】前記故障耐性メモリシステムにおいて、 非欠陥メモリセルに蓄積されたデータは良いデータであ
り、欠陥メモリセルに蓄積されたデータは悪いデータで
あり、および 前記欠陥セル代替手段は、前記メモリコントローラで作
動し前記欠陥マップに応答して、前記欠陥マップは冗長
セルの対応する数からの良いデータで前記検出された欠
陥からの悪いデータを置き換えることを含む請求項16記
載の故障耐性メモリシステム。 - 【請求項22】前記故障耐性メモリシステムにおいて、
前記対応する冗長セルに前記検出された欠陥が書き込ま
れることを意図した前記良いデータを自動的に保存する
手段をさらに含むものであり、これにより前記良いデー
タの品位を保存するものである請求項21記載の故障耐性
メモリシステム。 - 【請求項23】前記故障耐性メモリシステムにおいて、
前記故障耐性メモリシステムは、前記アレイのメモリ動
作中に欠陥セルが発生するたびに適用されるものである
請求項21記載の故障耐性メモリシステム。 - 【請求項24】前記故障耐性メモリシステムにおいて、
各セクタは前記各セクタ中で発生する欠陥セルを代替す
るための冗長セルを各セクタ内にもつものである請求項
21記載の故障耐性メモリシステム。 - 【請求項25】前記故障耐性メモリシステムにおいて、
欠陥セルのための前記欠陥マップは前記欠陥セルを含む
セクタ内に蓄積されている請求項21記載の故障耐性メモ
リシステム。 - 【請求項26】前記故障耐性メモリシステムにおいて、
前記冗長セルは前記セクタ中の欠陥セクタが予め定めら
れた数を越えないときは欠陥セルと同一のセクタにあ
り、そして前記冗長セルは前記セクタ中の欠陥セクタが
予め定めた数を越えるときは異なるセルにある請求項21
記載の故障耐性メモリシステム。 - 【請求項27】前記故障耐性メモリシステムにおいて、
前記数を越えるときには前記セクタは全体で冗長セクタ
により置き換えられる請求項21記載の故障耐性メモリシ
ステム。 - 【請求項28】前記故障耐性メモリシステムにおいて、
欠陥セクタからの誤りの検出および訂正用に誤り訂正コ
ードをさらに含む請求項21記載の故障耐性メモリシステ
ム。 - 【請求項29】フラッシュEEPROMセルのアレイ中の欠陥
を取り扱う方法において、 前記アレイを複数のフラッシュ消去可能なセクタに分割
し、各セクタ中の全てのセルを一緒に消去することがで
きるように分割する分割ステップと、 前記アレイのメモリの動作制御で、通常の動作である前
記アレイ中のデータの消去、プログラミングおよび読み
取りのような動作を含む前記メモリの動作制御ステップ
と、 前記アレイの通常の動作中に第1のセクタ内で誤り状態
を検出するステップと、 前記誤り状態に対応して前記第1のセクタを代替する対
応した第2のセクタにマッピングするステップと、 前記第1のセクタから対応する第2のセクタへのマッピ
ングに関連する情報を保持するために通常の動作中に前
記アレイ中のマップを保持し蓄積するステップと、そし
て 引き続き、前記第1のセクタがアクセスされる度に前記
第1のセクタの替わりに前記第2のセクタがアクセスさ
れるようにするステップと、 を含むフラッシュEEPROMセルのアレイ中の欠陥を取り扱
う方法。 - 【請求項30】前記フラッシュEEPROMセルのアレイ中の
欠陥を取り扱う方法において、 各セクタは前記各セル内で発生する欠陥セルを代替する
ための冗長セルをもち、および 欠陥セルが予め定めらた数を越えるときに前記第1のセ
クタは前記第2のセクタで置き換えられるものである請
求項29記載のフラッシュEEPROMセルのアレイ中の欠陥を
取り扱う方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US33756689A | 1989-04-13 | 1989-04-13 | |
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