DE69523304T2 - Dynamischer speicher mit einem bis mehreren bits pro zelle - Google Patents

Dynamischer speicher mit einem bis mehreren bits pro zelle

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Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Speichern von Daten in einem Speicherbauelement und insbesondere ein dynamisch zwischen einem Bit pro Zelle und mehreren Bits pro Zelle umschaltbares Speichersystem.
    • Hintergrund der Erfindung
  • Speicherbauelemente besitzen zahlreiche Anwendungen zum Speichern von Daten. Einige Speicherbauelemente speichern einen bestimmten Zustand, indem sie die Leitfähigkeitsschwelle des Bauelements betreffende Charakteristika ändern. Um Daten in das Speicherbauelement zu programmieren, wird die Leitfähigkeitsschwelle für das Speicherbauelement üblicherweise so konfiguriert, daß das Leiten von Strom einen ersten Zustand und das Nicht-Leiten von Strom einen zweiten Zustand darstellt. Ein derartiges Speicherbauelement ist jedoch so konfigurierbar, daß es einen Bereich von Schwellenwerten speichern kann, wodurch das Speichern von analogen Daten ermöglicht wird. Das Speichern von analogen Daten ermöglicht das Speichern von mehreren Datenbits in einer einzigen Speicherzelle. Diese ist bekannt als eine Mehr-Pegel- Zelle.
  • Es gibt mehrere ältere Patente, die die Mehr-Pegel-Speicherung beschreiben. Das US-Patent Nr. 5,043,940 von Harrari für Flash EEPROM Memory Systems Having Multistage Storage Cells ("Harrari") definiert Mehr-Pegel-Zustände anhand der Schwellenspannung Vt einer elektrisch löschbaren Flash-Nur- Lese-Speicher(EEPROM)-Speicherzelle mit aufgeteiltem Kanal. Mit Hilfe dieser vier Zustände kann Harrari zwei Datenbits pro Speicherzelle speichern, indem er mehrere Programmierpulse an jede Speicherzelle anlegt. Das US-Patent Nr. 5,163,021 von Mehrota et al. für Multi-State EEPROM Read And Write Circuits and Techniques ("Mehrota") beschreibt ebenfalls ein Mehr-Pegel-Speichersystem. Ähnlich wie Harrari definiert Mehrota vier Zustände anhand der Speicherzellenschwellenspannung.
  • Die Zuverlässigkeit des Speichersystems verringert sich jedoch, wenn mehr als ein einziges Bit pro Zelle gespeichert wird. Daher ist es wünschenswert, die Zuverlässigkeit eines Speichersystems zu erhöhen, das mehr als ein einziges Bit pro Zelle speichern kann. Für einige Typen von Daten kann die Integrität der Datenspeicherung durch die Verwendung einer Fehlerkorrekturcodierung erhöht werden. Andere Typen von Daten, wie z. B. Code, lassen sich jedoch schwieriger für die Verwendung mit einem Fehlerkorrektursystem verschlüsseln. Da die Integrität der Datenspeicherung für einige Typen von Daten kritischer ist als für andere, ist es wünschenswert, einige Typen von Daten in einem Speicher geringer Dichte zu speichern, während man andere Typen von Daten in einem Speicher hoher Dichte speichert.
  • In der WO 90/12400A1 (Sundisk Corporation), auf welcher der Oberbegriff von Anspruch 1 basiert, werden "Multi-state EEPROM read and write circuits and techniques" beschrieben und beansprucht, welche Verbesserungen an Schaltungen und Techniken zum Lesen, Schreiben und Löschen von EEPROM-Speichern schildern.
    • Zusammenfassung und Aufgaben der Erfindung
  • Eine Aufgabe der Erfindung ist es deshalb, mehr als ein einziges Bit pro Flash-Speicher-Zelle zu speichern.
  • Eine weitere Aufgabe der Erfindung ist es, einem Benutzer das Speichern von mehr als einem einzigen Bit pro Zelle in Abschnitten eines Speichers zu ermöglichen, während in anderen Abschnitten des Speichers ein einziges Bit pro Zelle gespeichert wird.
  • Eine weitere Aufgabe der Erfindung ist es, ein Speichersystem zu realisieren, das dynamisch zwischen dem Speichern von einem einzigen Bit pro Zelle und dem Speichern von mehreren Bits pro Zelle umschaltet.
  • Diese Aufgaben werden durch ein Speichersystem und ein Verfahren realisiert, die in den beigefügten Ansprüchen definiert sind. Das Speichersystem umfaßt eine Mehrzahl von Speicherzellen zum Speichern jeweils eines einer Mehrzahl von Schwellenwertpegeln in den Speicherzellen. Die Bchwellenwertpegel grenzen eine Anzahl von 2n Fenster zum Kennzeichnen von Zuständen ab, um eine Speicherung von "n" Datenbits für die Speicherzellen darzustellen. Das Speichersystem umfaßt ebenso eine Umschaltsteuerung, um eine Auswahl eines Betriebsmodus für das Speichersystem, einschließlich eines Mehr-Pegel-Zellen-Modus und eines Standardzellen-Modus zu ermöglichen. Das Speichersystem umfaßt ferner eine Leseschaltung zum Lesen eines einzigen Bits pro Zelle beim Betrieb im Standardzellen-Modus und zum Lesen von mehreren Datenbits pro Speicherzelle beim Betrieb im Mehr-Pegel-Zellen- Modus.
  • Das Speichersystem umfaßt eine Programmiersteuereinrichtung, um die Speicherzellen zu programmieren. Die Programmiersteuereinrichtung programmiert ein einziges Datenbit pro Speicherzelle für adressierte Speicherzellen, wenn die Umschaltsteuerung die Auswahl des Standardzellen-Modus anzeigt und mehrere Datenbits pro Speicherzelle für adressierte Speicherzellen, wenn die Umschaltsteuerung die Auswahl des Mehr-Pegel-Zellen-Modus anzeigt. Ein Programmierausrichter programmiert selektiv einen Abschnitt der adressierten Speicherzellen, um sie an das Speichern mehrerer Bits pro Zelle anzupassen, wenn die Umschaltsteuerung die Auswahl des Mehr- Pegel-Zellen-Modus anzeigt, und programmiert selektiv die adressierten Zellen, wenn die Umschaltsteuerung die Auswahl des Standardzellen-Modus anzeigt. Die Programmierschaltung umfaßt ebenfalls eine mit der Leseschaltung gekoppelte Überprüfungslogik zum Vergleichen der in den adressierten Speicherzellen gespeicherten Schwellenwertpegel mit den gewünschten Daten bzw. Solldaten. Die Überprüfungslogik identifiziert Speicherzellen, die eine zusätzliche Programmierung erfordern.
  • Die Aufgaben, Merkmale und Vorteile der Erfindung werden durch die zugehörigen Zeichnungen und durch die folgende detaillierte Beschreibung deutlich.
    • Kurzbeschreibung der Zeichnungen
  • Die Aufgaben, Merkmale und Vorteile der Erfindung werden durch die folgende detaillierte Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung deutlich, wobei auf die folgenden Zeichnungen Bezug genommen wird.
  • Fig. 1 zeigt eine grobe Block-Darstellung, die ein Speichersystem und einen Mikroprozessor veranschaulicht.
  • Fig. 2 zeigt eine grobe Block-Darstellung, die ein Ausführungsbeispiel des erfindungsgemäßen Speichersystems veranschaulicht.
  • Fig. 3 veranschaulicht eine Array-Last und ein Memory- Array, welche gemäß einem Ausführungsbeispiel des Speichersystems konfiguriert sind.
  • Fig. 4 veranschaulicht ein Lesesystem, welches gemäß einem Ausführungsbeispiel der Erfindung konfiguriert ist.
  • Fig. 5 veranschaulicht eine Auswahlschaltung und eine Komparator-Schaltung für eine ungerade und eine gerade Ausgangsleitung, welche gemäß einem Ausführungsbeispiel der Erfindung konfiguriert sind.
  • Fig. 6 zeigt eine grobe Block-Darstellung, die die Programmier/Überprüfe-Abschnitte des Speichersystems veranschaulicht.
  • Fig. 7 veranschaulicht einen Programmierausrichter, welcher gemäß einem Speichersystem konfiguriert ist, das 16 Bits gleichzeitig liest.
    • Detaillierte Beschreibung
  • Die Erfindung umfaßt ein Speichersystem, das dynamisch zwischen einem Standardzellen-Modus und einem Mehr-Pegel- Zellen-Modus (MLC) umschaltbar ist. Wenn das Speichersystem im MLC-Modus betrieben wird, speichert es mehrere Bits pro Zelle. Das Speichersystem speichert ein einziges Bit pro Zelle, wenn es im Standardzellen-Modus betrieben wird. Bei einem Ausführungsbeispiel speichert der erfindungsgemäße Mehr-Pegel-Speicher zwei Bits pro Zelle, wenn er im MLC-Modus betrieben wird. Die Erfindung ermöglicht das dynamische Umschalten zwischen dem Speichern eines einzigen Bits pro Zelle in Abschnitten des Speichers und dem Speichern mehrerer Bits pro Zelle in anderen Abschnitten des Speichers.
  • Obwohl die Erfindung in Verbindung mit einem zwei Bits pro Zelle speichernden Speichersystem beschrieben wird, kann durch eine Erhöhung der Anzahl der Schwellenwertpegel eine beliebige Anzahl von Bits pro Zelle in einer einzigen Zelle gespeichert werden. Das Speichersystem der Erfindung wird in Verbindung mit einem dynamisch zwischen einem Standardzellen-Modus und einem Mehr-Pegel-Zellen-Modus (multi-level- cell-MLC) umschaltbaren Speichersystem beschrieben. Zusätzlich kann ein Speichersystem verwendet werden, das dynamisch zwischen einer Mehrzahl von Speicher-Modi, wie z. B. dem Speichern von 1 Bit pro Zelle, dem Speichern von 1,5 Bits pro Zelle oder dem Speichern von 2 Bits pro Zelle umschaltbar ist.
  • Für die Fähigkeit, zwischen dem Speichern eines einzigen Bits pro Zelle und mehreren Bits pro Zelle innerhalb eines einzigen Speichers umzuschalten, gibt es eine Reihe von Anwendungen. Z. B. ermöglicht der dynamisch zwischen einem einzigen Bit pro Zelle und mehreren Bits pro Zelle umschaltbare Speicher die Herstellung einer Einrichtung, die zumindest zwei Speicherdichten bietet. Zusätzlich findet der dynamisch zwischen einem einzigen Bit pro Zelle und mehreren Bits pro Zelle umschaltbare Speicher Verwendung in Massenspeicheranwendungen. Wenn beispielsweise die Speicherung von Daten in mehreren Bits pro Zelle eine geringere Lese- und Schreibzuverlässigkeit aufweist, dann findet eine Abwägung zwischen Zuverlässigkeit und Speicherdichte statt.
  • Fig. 1 zeigt eine System-Block-Darstellung, die gemäß einem Ausführungsbeispiel der Erfindung konfiguriert ist. Das dynamisch umschaltbare Speichersystem findet in jedem System Anwendung, das einen Mehr-Pegel-Speicher verwendet, wie beispielsweise ein Computersystem. Ein Teil eines solchen Computersystems, das einen Mikroprozessor 100, einen Bus 103 und ein Speichersystem 102 aufweist, ist in Fig. 1 gezeigt. Ein Speichersystem 102 umfaßt eine Programmiersteuereinrichtung 105 und einen Speicher 150. Der Mikroprozessor 100 ist über den Bus 103 mit der Programmiersteuereinrichtung 105 gekoppelt. Die Programmiersteuereinrichtung 105 liefert die notwendigen Operationen zum Steuern des Speichers 150. Bei einem Ausführungsbeispiel befinden sich die Programmiersteuereinrichtung 105 und der Speicher 150 als integrierte Schaltung auf einem einzigen Chip. Die Programmiersteuereinrichtung 105 enthält eine Kommandozustandsmaschine 110, eine Synchronisierungseinrichtung 120, ein Statusregister 130 und eine Steuermaschine 140. Die Operationen der Programmiersteuereinrichtung 105 können von dem Mikroprozessor 100 ausgeführt werden. Der Speicher 150 enthält das Speicher-Array, wie es weiter unten ausführlicher beschrieben wird.
  • Im Betrieb erzeugt der Mikroprozessor 100 Kommandos zum Programmieren, Löschen und Lesen der Zellen in dem Speicher 150. Der Mikroprozessor 100 bestimmt mit Hilfe der Kommandostruktur die Art der Operation (z. B. Lese, Programmier/Überprüfe, Lösche/Überprüfe), eine die Speicherzellen für die Operation angebende Adresse und die Daten für eine Programmier/Überprüfe-Operation. Die Kommandozustandsmaschine 110 empfängt die Kommandos des Mikroprozessors 100. Bei einer Schreib- oder Programmier-Operation weist die Kommandozustandsmaschine 110 die Steuermaschine 140 an, eine Programmier/Überprüfe-Operation in dem Speicher 150 auszuführen. Bei einer Lese-Operation liefert die Kommandozustandsmaschine 110 die erforderliche Adresse und Steuerinformationen an den Speicher 150.
  • Bei einem Ausführungsbeispiel weist die Steuermaschine 140 einen Mikrocontroller auf, der einen in einem Speicher gespeicherten Mikro-Befehlscode ausführt. Die Steuermaschine 140 erzeugt die erforderliche Zeitgabe, die Steuersignale, Daten und Adressen für eine an den Speicher 150 gerichtete Programmier/Überprüfe-Operation. Die Synchronisierungseinrichtung 120 erlaubt einen asynchronen oder synchronen Betrieb des Speichers 150 mit dem Mikroprozessor 100. Das Statusregister 130 speichert das Speichersystem 102 betreffende Speicherinformationen. Für eine weitere Beschreibung einer chipeigenen Programmiersteuereinrichtung, wie z. B. der Programmiersteuereinrichtung 105, siehe US-Patentanmeldung Nr. 07/655,650, angemeldet am 11. Februar 1991 unter dem Titel "Flash Memory Erase Suspend and Resume", Erfinder Fandrich (US-A-5355464).
  • Die Erfindung findet Anwendung in einem Speichersystem, das mehr als ein einziges Bit an Informationen in jeder Zelle speichern kann. Bei einem Ausführungsbeispiel sind die Zellen des Speicherbauelements als elektrisch lösch- und programmierbare Flash-Nur-Lese-Speicher(Flash-EEPROM)-Zellen konstruiert. Obwohl die Erfindung in Verbindung mit Flash- EEPROM-Zellen beschrieben wird, können auch andere Zellen wie ein Nur-Lese-Speicher (ROM), ein lösch- und programmierbarer Nur-Lese-Speicher (EPROM), ein herkömmlicher elektrisch lösch- und programmierbarer Nur-Lese-Speicher (EEPROM) oder ein dynamischer Speicher (DRAM) verwendet werden.
  • Das Flash-EEPROM-Speicherbauelement ist in Sektoren von EEPROM-Zellen unterteilt, wobei ein bestimmter Sektor gleichzeitig programmiert und gelöscht wird. Die Flash- EEPROM-Einrichtungen sind nicht-flüchtige Speicherbauelemente, so daß die einmal von einem Benutzer programmierten EEPROM-Zellen den programmierten Zustand beibehalten bis sie gelöscht werden. Bei einem Ausführungsbeispiel bestehen die Flash-EEPROM-Zellen aus einem einzelnen Transistor, der ein Auswahl-Gate, ein Floating-Gate, eine Source und ein Drain besitzt. Die Source und das Drain befinden sich auf dem Substrat, das an Masse gelegt ist. Das Floating-Gate ist von dem Auswahl-Gate und dem Kanalbereich der Zelle durch ein nicht-leitendes Oxid isoliert, um das Zurückhalten von Ladung auf dem Floating-Gate zu ermöglichen.
  • Die Flash-EEPROM-Speicherzelle wird durch das Vorhandensein oder Fehlen von Ladung auf dem Floating-Gate ein- und ausgeschaltet. Beim Programmieren werden die Elektronen auf das Floating-Gate gebracht und von dem dieses umgebenden nicht-leitenden Oxid eingefangen. Wenn sich Elektronen auf dem Floating-Gate befinden, hat der von den überschüssigen Elektronen erzeugte Feldeffekt eine hohe Leitfähigkeitsschwelle der Speicherzelle zur Folge. Wenn man eine Spannung an das Auswahl-Gate einer solchen Speicherzelle anlegt, wird die Speicherzelle abgeschaltet, und speichert damit einen ersten logischen Zustand. Wenn jedoch keine überschüssigen Elektronen auf dem Floating-Gate eingefangen sind, zeigt die Speicherzelle eine geringere Leitfähigkeitsschwelle und leitet Strom, wodurch sie einen anderen logischen Zustand darstellt.
  • Das Floating-Gate kann einen Bereich von Ladungen halten und daher ist die Speicherzelle so programmierbar, daß sie mehrere Leitfähigkeitsschwellen oder mehrere Schwellenwertpegel(Vt) aufweisen kann. Durch das Speichern mehrerer Schwellenwertpegel auf dem Floating-Gate einer Zelle kann die Speicherzelle so programmiert Werden, daß sie mehr als ein einziges Bit speichert. Um die mehreren Schwellenwertpegel zu unterscheiden, legt das Speichersystem Schwellenwertfenster fest. Jedes Schwellenwertfenster bestimmt einen Speicherzustand der Zelle. Die mehreren Schwellenwerte grenzen 2n Fenster zum Kennzeichnen von Zuständen ab, um die Speicherung von "n" Datenbits für die Speicherzelle darzustellen. Die Erfindung wird in Verbindung mit einer Speicherzelle beschrieben, die vier Zustände speichern kann, um zwei Bits darzustellen. Die Erfindung läßt sich jedoch auf eine Speicherzelle zum Speichern von drei oder mehr Zuständen anwenden.
  • Um den in einer adressierten Flash-EEPROM-Speicherzelle gespeicherten Zustand zu lesen, wird eine Betriebsspannung über die Source und das Drain und an das Steuer-Gate zum Adressieren der Zelle angelegt. Der Zustand der adressierten Zelle wird dadurch gemessen, daß die Stromstärke des Stroms erfaßt wird, der zwischen der Source und dem Drain fließt. Die Stromstärke des zwischen Source und Drain fließenden Stroms ist proportional zu dem Schwellenwertpegel der adressierten EEPROM-Speicherzelle. Die Stromstärke des von der adressierten Zelle fließenden Stroms wird mit einem von einer Referenzzelle erzeugten Referenzstrom verglichen. Bei einem Ausführungsbeispiel ist die Referenzzelle ebenfalls eine EEPROM-Zelle und wird einmal auf eine geeignete Leitfähigkeitsschwelle programmiert. Ein Meßschema für den Speicher 150 wird im folgenden genauer beschrieben.
  • Wie oben beschrieben, ist eine Flash-EEPROM-Speicherzelle, genau wie andere Arten von Speicherzellen, so konfigurierbar, daß sie mehrere Schwellenwertpegel (Vt) speichern kann. Bei einer Speicherzelle, die zwei Bits pro Zelle speichern kann, werden vier Schwellenwertpegel (Vt) benötigt. Dementsprechend werden zwei Bits für jeden Schwellenwertpegel festgelegt. Tabelle 1 veranschaulicht Logik-Pegel-Kennzeichnungen für vier Schwellenwertpegel (Vt), die gemäß einem Ausführungsbeispiel der Erfindung konfiguriert sind. Tabelle 1
  • Bei den in Tabelle 1 gezeigten Schwellenwertpegeln ist Pegel 0 der höchste und Pegel 3 der niedrigste Schwellenwertpegel. Obwohl die Erfindung in Verbindung mit den Logik- Pegel-Kennzeichnungen für die Schwellenwertpegel (Vt) nach Tabelle 1 beschrieben wird, können ändere Logik-Pegel-Kennzeichnungen für die Schwellenwertpegel (Vt) verwendet werden, ohne den Erfindungsgedanken und den Schutzbereich der Erfindung zu verlassen.
  • Fig. 2 zeigt eine grobe Block-Darstellung, die ein Ausführungsbeispiel des Speichers 150 veranschaulicht. Der Speicher 150 umfaßt eine Umschaltsteuerung 205, um zwischen dem Betrieb im MLC-Modus und im Standardzellen-Modus umzuschalten. Der Speicher 150 umfaßt ein Lesesystem 211 und ein Speicher-Array 200. Das Lesesystem 211 empfängt sowohl eine zwischengespeicherte MLC-Adresse als auch die MLC-Steuersignale, um das Lesen in beiden Modi zu ermöglichen. Das Lesesystem 211 enthält Array-Lasten 210 (Fig. 3) und ein Abtast System 220 (Fig. 4). Das mit dem Lesesystem 211 gekoppelte Speicher-Array 200 enthält die Speicherzellen zum Speichern der Daten. Um die Speicherzellen zu programmieren und zu löschen, enthält der Speicher 150 ferner eine Programmierschaltung, die eine Überprüfungslogik 227 und einen Programmierausrichter 221 aufweist. Die Überprüfungslogik 227 empfängt Daten von dem Lesesystem 211 und erzeugt eingegebene Programmierdaten zur Eingabe in den Programmierausrichter 221. Der Programmierausrichter 221 erzeugt seinerseits ausgegebene Programmierdaten, um die Speicherzellen in dem Speicher-Array 200 selektiv zu programmieren.
  • Ferner umfaßt der Speicher 150 einen Adreß-Puffer 223 zum Speichern einer Mehr-Pegel-Zellenadresse (MLC-Adresse). Bei einem Ausführungsbeispiel wird die MLC-Adresse von einem Eingangspin an dem Speichersystem 102 empfangen. Bei einem alternativen Ausführungsbeispiel wird die MLC-Adresse 223 von der Programmiersteuereinrichtung 105 in den Adreß-Puffer 223 eingegeben. Bei dem alternativen Ausführungsbeispiel wird die MLC-Adresse in einem Kommando spezifiziert, während der Speicher im MLC-Modus betrieben wird.
  • Im allgemeinen erzeugt die Umschaltsteuerung 205 ein aktives MLC-Steuersignal um anzuzeigen, daß der Speicher 150 im MLC-Modus arbeitet. Bei einem Ausführungsbeispiel enthält die Umschaltsteuerung 205 CAM-Sicherungszellen (fuse cells) 207 und 209. Die CAM-Zellen 207 und 209 sind bei der Herstellung programmierbar. Wenn die CAM-Zelle 209 programmiert wird, ist der Speicher 150 so konfiguriert, daß er im MLC- Modus arbeitet. Die Programmierung der CAM-Zelle 207 ermöglicht die Umschaltung des Speichers 150 zwischen dem MLC-Modus und dem Standard-Modus mit Hilfe eines Kommandos. Ein mit der Kommandozustandsmaschine 110 gekoppeltes Register 208 ermöglicht die Auswahl zwischen dem MLC-Modus und dem Standardzellen-Modus über die Kommandosteuerschnittstelle.
  • Die Umschaltsteuerung 205 enthält außerdem UND-Gatter 201 und 202 und ein ODER-Gatter 203. Die Steuermaschine 140 ist mit den UND-Gattern 201 und 202 gekoppelt, um es der Steuermaschine 140 zu ermöglichen, die aktuelle Auswahl des im Register 208 gespeicherten Betriebsmodus zu überschreiben. Die Fähigkeit der Steuermaschine 140, die Auswahl des MLC- und Standardzellen-Modus zu steuern, ist sowohl bei Prüfanwendungen als auch bei Systemanwendungen von Vorteil. Zum Beispiel werden während einer Lösch-Operation alle Zellen in einem Lösch-Block auf einen gemeinsamen Zustand gelöscht. Die Steuermaschine 140 kann mit Zellen-Pegeln effizienter arbeiten als auf einer Bit-Basis. Daher erzeugt die Umschaltsteuerung 205 ein MLC-Steuersignal mittels der Kommandozustandsmaschine 110 oder der Steuermaschine 140, um den Betrieb im MLC-Modus oder im Standardzellen-Modus auszuwählen.
  • Da die erfindungsgemäße Speicherschaltung den Betrieb sowohl im MLC-Modus als auch im Standardzellen-Modus ermöglicht, wird ein Adressierungsschema benötigt, um auf den Speicher in beiden Modi zuzugreifen. Bei einem Ausführungsbeispiel wahrt das Adressierungsschema die Adressenkohärenz zwischen dem Betrieb im MLC-Modus und im Standardzellen-Modus. Bei einem Speichersystem, das zwei Bits pro Zelle speichern kann, wird eine zusätzliche Adresse, die sogenannte Mehr-Pegel-Zellen-Adresse (MLC-Adresse), zum Zugreifen auf die zusätzlichen Speicherplätze bereitgestellt, die durch die Speicherung von mehr als einem einzelnen Bit pro Zelle erzeugt werden. Im Standardzellen-Modus identifiziert jede Adresse ein einziges Wort in dem Speicher-Array 200. In dem MLC-Modus identifiziert die gleiche Adresse das gleiche Wort in dem Speicher-Array 200 wie beim Betrieb in dem Standardzellen-Modus. In dem MLC-Modus identifiziert die MLC-Adresse jedoch die Hälfte der Zellen, die die gleiche Menge an Daten speichern.
  • Wenn ein Speichersystem beim Betrieb im MLC-Modus-zwei Bits pro Zelle speichert, dann speichert das Speichersystem beim Betrieb im MLC-Modus doppelt so viele Daten wie bei dem Betrieb im Standardzellen-Modus. Zum Beispiel benötigt ein im Standardzellen-Modus betriebenes Speicher-Array, das 16 Bit-Worte speichert, 16 Zellen zum Speichern dieses 16-Bit- Worts. Das gleiche, im MLC-Modus betriebene und zwei Bits pro Zelle speichernde Speicher-Array benötigt zum Speichern des gleichen 16-Bit-Worts nur 8 Zellen. Daher wird, wenn eine einzige Adresse beim Betrieb im Standardzellen-Modus das 16-Bit-Wort identifiziert, beim Betrieb im MLC-Modus ein zusätzliches Adreß-Bit benötigt, um anzuzeigen, welche der acht Zellen die 16 Bits speichern. Die Operation des Auswählens von Zellen innerhalb einer Wortzeile beim Betrieb im MLC-Modus wird weiter unten genauer erklärt.
  • Durch das Verwenden der MLC-Adresse zum Auswählen von acht Zellen innerhalb der 16 mit Hilfe des Standardadressierungsmodus adressierbaren Zellen wird die Adressenkohärenz zwischen dem Mehr-Pegel-Zellen-Modus und dem Standard-Modus beibehalten. Bei einem ersten Ausführungsbeispiel wird die MLC-Adresse von einem zusätzlichen Pin an der Programmiersteuereinrichtung 105 bereitgestellt. Bei einem zweiten Ausführungsbeispiel wird die MLC-Adresse von der Programmiersteuereinrichtung 105 mit Hilfe eines Kommandos empfangen. Eine weitere Beschreibung der Adressierung eines Speicherbauelements, das sowohl im MLC- und als auch im Standard-Modus arbeiten kann, findet sich in der US-Patentanmeldung Nr. 8/252,920 (US-A-5515317), die gleichzeitig mit dieser Anmeldung eingereicht und den Anmeldern dieser Erfindung, der Intel Corporation, Santa Clara, Californien, übertragen wurde.
  • Fig. 3 veranschaulicht eine Array-Last und ein Speicher-Array, die gemäß einem Ausführungsbeispiel des erfindungsgemäßen Speichersystems konfiguriert sind. Der Speicher 150 umfaßt Array-Lasten 210, einen Spalten-Dekodierer 225, einen Zeilen-Dekodierer 230 und ein Speicher-Array 200. Die Array-Lasten 210 erzeugen zum Teil J Ausgangsleitungslasten oder Spaltenlasten für J ausgewählte Bit-Leitungen in dem Speicher-Array 200. Durch das Erzeugen der Spaltenlasten geben die Array-Lasten 210 eine Spannung an das Abtast-System 220 (Fig. 4) aus, die die Leitfähigkeitspegel darstellen, welche die adressierten Zellen des Speicher-Array-200 aufweisen. Bei einem Ausführungsbeispiel wird für eine Lese- Operation auf 16 Speicherzellen zugegriffen.
  • Das Speicher-Array 200 ist so angeordnet, daß es k Worte und m Spalten aufweist. Der Spalten-Dekodierer 225 empfängt eine Spaltenadresse von der Programmiersteuereinrichtung 105 und koppelt die Spaltenlasten der Array-Lasten 210 mit den ausgewählten Bit-Leitungen in Speicher-Array 200. Der Zeilen-Dekodierer 230 empfängt eine Zeilenadresse von der Programmiersteuereinrichtung 105 und wählt das bestimmte Wort innerhalb des Speicher-Arrays 200 aus. Der Spalten-Dekodierer 225 und der Zeilen-Dekodierer 230 sollen eine große Anzahl von Dekodierern repräsentieren, die verwendet werden, um Bit-Leitungen und Wort-Leitungen in Speicher-Arrays auszuwählen und die bekannt sind und nicht weiter beschrieben werden.
  • Jede Ausgangsleitung der Array-Lasten 210 umfaßt eine Spaltenlast 212 und eine Drain-Vorspannung 214. Die Spaltenlast 212 liefert einen Widerstandswert zum Erzeugen einer Spannung VOL gemäß der Stromleitung in einer ausgewählten Speicherzelle. Bei einem Ausführungsbeispiel wird die Spaltenlast 212 durch einen Metall-Oxid-Feldeffekt-Transistor (FET) realisiert, der in dem Sättigungs- oder Pinch-off-Bereich betrieben wird. Die Spaltenlast ist mit einer Spannungsquelle wie VCC gekoppelt. Die Drain-Vorspannung 214 beeinflußt die zugehörige Ausgangsleitung so, daß die richtige Drain-Spannung für die adressierte Speicherzelle in dem Speicher-Array 200 erzeugt wird. Bei einem Ausführungsbeispiel ist die Drain-Vorspannung 214 als Kaskaden-Schaltung konfiguriert. Die Array-Lasten 210 umfassen ebenfalls eine Auswahlschaltung 216 für jeweils zwei Ausgangsleitungen (zum Beispiel wird jeweils eine ungerade und eine gerade Ausgangsleitung mit einer Auswahlschaltung 216 gekoppelt). Die Auswahlschaltung 216 empfängt das MLC-Steuersignal, ausgegebene Programmierdaten (Programmierdaten hinaus) und die MLC- Adresse. Ganz allgemein verbindet die Auswahlschaltung 216 die Spaltenlasten 212 und die Drain-Vorspannungen 214 der Ausgangsleitungen mit den ausgewählten Zellen in dem Speicher-Array 200, um den Betrieb des Speichers sowohl im MLC- Modus als auch im Standard-Modus zu unterstützen. Der Betrieb der Auswahlschaltung 216 wird weiter unten genauer beschrieben.
  • Fig. 4 veranschaulicht ein Abtast-System, welches gemäß einem Ausführungsbeispiel der Erfindung konfiguriert ist. Das Abtast-System 220 umfaßt eine Referenzschaltung 240 und eine Komparator-Schaltung 235. Die Referenzschaltung 240 erzeugt eine Mehrzahl von Referenzspannungen (Vref). Die Komparator-Schaltung 235 empfängt die von den adressierten Zellen in dem Speicher-Array 200 erzeugten Ausgangsleitungsspannungen (VOL) und vergleicht diese mit den von der Referenzschaltung 240 erzeugten Referenzspannungen (Vref). Die Ausgangssignale der Komparator-Schaltung 235 sind die von dem Speichersystem abgefragten Daten.
  • Die Referenzschaltung 240 erzeugt für den Vergleich mit den Ausgangsleitungsspannungen (VOL) eine Mehrzahl von Referenzspannungen (Vref). Wenn alternativ der Strom erfaßt wird, kann eine Referenzschaltung 240 so konfiguriert werden, daß sie Referenzströme erzeugt. Die Referenzschaltung 240 erzeugt "n-1" Referenzspannungen für "n" in den Mehr-Pegel-Speicherzellen gespeicherte Zustände oder Pegel. Daher erzeugt die Referenzschaltung 240 bei einem Speichersystem, das vier Zustände zum Darstellen von zwei Bits speichern kann, drei Spannungspegel Vref0, Vref1 und Vref2.
  • Um diese Referenzspannungspegel zu erzeugen, enthält die Referenzschaltung 240 für jede Referenzspannung eine Referenzzelle 330. Die Referenzzellen werden durch einmalig abgleichbare EEPROM-Zellen hergestellt. Zu jeder Referenzzelle 330 gehört eine zugehörige Spaltenlast 310 und eine Drain- Vorspannung 320. Das Zusammenwirken der Spaltenlast 310 und der Drain-Vorspannung 320 ist analog zu dem Zusammenwirken der in den Array-Lasten 210 enthaltenen Spaltenlast 212 und Drain-Vorspannung 214. Die Referenzspannungen (Vref) sind gleich dem Spannungsabfall über die Spaltenlast 310, der proportional zu dem Strom in der zugehörigen Referenzzelle 330 ist.
  • Fig. 5 veranschaulicht die Auswahlschaltung 216 und die Komparator-Schaltung 235 für eine ungerade und eine gerade Ausgangsleitung, die gemäß einem Ausführungsbeispiel der Erfindung konfiguriert sind. Wie die Fig. 5 zeigt, sind die gerade und die ungerade Ausgangsleitung mit der Auswahlschaltung 216 gekoppelt. Um den Zustand einer adressierten Zelle abzutasten, enthält die Auswahlschaltung 216 für jede Ausgangsleitung einen Durchgangstransistor. Bei einem Ausführungsbeispiel enthält die Auswahlschaltung 216 einen n- Kanal-Feldeffekt-Transistor (FET) 405, um den Strom in der geraden Ausgangsleitung zu steuern und einen n-Kanal-FET 410, um den Strom in der ungeraden Ausgangsleitung zu steuern. Die Auswahlschaltung 216 enthält ebenfalls einen Durchgangstransistor 415. Der Transistor 415 koppelt die ungerade Ausgangsleitung mit der geraden Ausgangsleitung, und das Gate des Transistors 415 ist mit dem MLC-Steuersignal gekoppelt.
  • Die Auswahlschaltung 216 enthält eine Auswahl-Logik 500. Die Auswahl-Logik 500 empfängt als Eingangssignale die MLC- Steuer- und die MLC-Adreßsignale und erzeugt als Ausgangssignale ein MLC(gerade)-Signal und ein MLC(ungerade)-Signal. Das MLC(gerade)-Signal ist mit dem Gate des Transistors 405 und das MLC(ungerade)-Signal mit dem Gate des Transistors 410 gekoppelt. Tabelle 2 veranschaulicht eine Wahrheitstabelle für die Auswahl-Logik 500. Tabelle 2
  • Beim Betrieb im MLC-Modus, der durch einen hohen Logik- Pegel des MLC-Steuersignals angezeigt wird, setzt die Auswahl-Logik 500 das MLC(gerade)-Signal und das MLC(ungerade)- Signal basierend auf dem Zustand der MLC (z. B. wählt ein hoher Logik-Pegel die ungerade Ausgangsleitung und ein niedriger Logik-Pegel die gerade Ausgangsleitung aus). Beim Betrieb im Standard-Modus, der durch einen niedrigen Logik-Pegel des MLC-Steuersignals angezeigt wird, setzt die Auswahl- Logik 500 sowohl das MLC(gerade)-Signal als auch das MLC(ungerade)-Signal auf einen hohen Logik-Pegel.
  • Um beim Betrieb im MLC-Modus eine adressierte Zelle des Speichersystems abzutasten, spannt das MLC-Steuersignal den Transistor 415 vor, um die gerade Ausgangsleitung elektrisch mit der ungeraden Ausgangsleitung zu koppeln. Die MLC- Adresse wählt entweder die gerade oder die ungerade Ausgangsleitung und koppelt dadurch die Komparator-Schaltung 235 elektrisch mit der ausgewählten ungeraden oder geraden Speicherzelle. Beim Betrieb im MLC-Modus wird basierend auf der MLC-Adresse entweder die ungerade oder die gerade Speicherzelle sowohl mit der ungeraden als auch mit der geraden Ausgangsleitung gekoppelt. Im Standardzellen-Modus schaltet die MLC-Steuerung den Transistor 415 ab. Infolge dessen ist die gerade Speicherzelle über die gerade Ausgangsleitung elektrisch mit der Komparator-Schaltung 235 und die ungerade Speicherzelle über die ungerade Ausgangsleitung elektrisch mit der Komparator-Schaltung 235 gekoppelt.
  • Für jedes Paar aus ungerader und gerader Ausgangsleitung enthält die Komparator-Schaltung 235 zwei Komparatoren 325 und 330 und einen Multiplexer (MUX) 320. Der Komparator 330 empfängt als Eingangssignale die gerade Ausgangsleitungsspannung VOLe und die Referenzspannung Vref1 zum Vergleich. Das Ausgangssignal des Komparators 330 wird als BIT&sub0; bezeichnet. Bei einem Speicher-Array, das vier Zustände pro Speicherzelle speichern kann, empfängt der MUX 320 als Eingangssignale die von der Referenzschaltung 240 erzeugten Referenzspannungen (z. B. Vref0, Vref1 und Vref2). Der MUX 320 gibt in Abhängigkeit von dem Zustand der MLC-Steuerung und der Ausgabe des Komparators 330 eine Referenzspannung Vref0, Vref1 oder Vref2 aus. Der Komparator 325 empfängt als Eingangssignale die ungerade Ausgangsleitungsspannung VCLo und die ausgewählte Referenzspannung (z. B. Vref0, Vref1 und Vref2) zum Vergleich. Das Ausgangssignal des Komparators 325 wird als BIT1 bezeichnet.
  • Beim Betrieb im MLC-Modus wird die gerade Ausgangsleitung mit der ungeraden Ausgangsleitung gekoppelt (z. B. ist der Spannungspegel VOLe gleich dem Spannungspegel VOLo). Wenn der von der ausgewählten Zelle erzeugte Spannungspegel VOLe größer ist als der Spannungspegel Vref 1' dann ist das Ausgangssignal des Komparators 330 eine "1" oder ein hoher Logik-Pegel. Wenn alternativ der Spannungspegel VOLe kleiner ist als der Spannungspegel Vret 1' dann ist das Ausgangssignal des Komparators 330 eine "0" oder ein niedriger Logik- Pegel. Das Ausgangssignal des Komparators 330 und die MLC- Steuersignale werden als Auswahlsignale für den MUX 320 verwendet. Wenn das Ausgangssignal des Komparators 330 ein niedriger Logik-Pegel und das MLC-Steuersignal aktiv hoch ist und den Betrieb des Speichers im MLC-Modus anzeigt, dann wird der Spannungspegel Vref0 zum Vergleich mit VOLo ausgewählt. Wenn der Spannungspegel VOLo größer ist als der Spannungspegel Vref0, dann ist das Ausgangssignal des Komparators 325 ein hoher Logik-Pegel. Wenn alternativ der Spannungspegel VOLo geringer ist als der Spannungspegel Vref0, dann ist das Ausgangssignal des Komparators 325 ein niedriger Logik-Pegel. Wenn das Ausgangssignal des Komparators 330 ein hoher Logik-Pegel und das MLC-Steuersignal aktiv ist, dann wird der Spannungspegel Vref2 zum Vergleich mit VOLo ausgewählt. Wenn der Spannungspegel VOLo geringer ist als der Spannungspegel Vref2' dann ist das Ausgangssignal des Komparators 325 ein niedriger Logik-Pegel. Wenn alternativ der Spannungspegel VOLo größer ist als der Spannungspegel Vref2 dann ist das Ausgangssignal des Komparators 325 ein hoher Logik-Pegel. Beim Betrieb im MLC-Modus stellen die Bits BIT0 und BIT1 den Zustand einer einzelnen Zelle dar.
  • Wenn das Mehr-Pegel-Speichersystem 102 im Standardzellen-Modus betrieben wird, wird der Spannungspegel VOLe an der geraden Ausgangsleitung von der ausgewählten geraden Speicherzelle erzeugt und der Spannungspegel VOLo an der ungeraden Ausgangsleitung wird von der ausgewählten ungeraden Speicherzelle erzeugt. Ein inaktives MLC-Steuersignal wählt den Spannungspegel Vref1 am MUX 320 als Eingangssignal für den Komparator 325 aus. Auf diese Weise wird der Spannungspegel VOLe im Komparator 330 mit dem Spannungspegel Vref1 und der Spannungspegel VOLo im Komparator 325 mit dem Spannungspegel Vref1 verglichen. Das Ausgangssignal der Komparator-Schaltung 235 stellt deshalb zwei Bits dar, wobei das erste Bit von der ausgewählten geraden Speicherzelle und das zweite Bit von der ausgewählten ungeraden Speicherzelle gelesen wird.
  • Bei einem Ausführungsbeispiel wird eine Kommandoarchitektur zum Programmieren und Löschen der Speicherzellen verwendet. Die Programmierung und Löschung umfaßt ebenso eine Überprüfung, ob die Zellen richtig programmiert bzw. gelöscht wurden. Die Kommandozustandsmaschine 110 ist derart gekoppelt, daß sie Befehle von dem Mikroprozessor 100 annehmen kann. Im allgemeinen liefern die in die Kommandozustandsmaschine geschriebenen Befehle sowohl die notwendigen Kommandos zum Erzeugen der Steuersignale für das Löschen und Programmieren des Speichers als auch zum Überprüfen des Inhalts, nachdem die Lösch- und Programmier-Operationen ausgeführt wurden. Bei dem Betrieb in Verbindung mit der Kommandozustandsmaschine 110 programmiert die Steuermaschine 140 die ausgewählten Speicherzellen gemäß einem "Solldaten" bzw. "desired data"-Bitmuster.
  • Bei einem Ausführungsbeispiel enthält eine Programmiersequenz das Einrichten eines Programmier/Überprüfe-Kommandos, das Laden von Adressen in den Speicher 150 und das Programmieren der ausgewählten Speicherzellen. Eine Löschsequenz besteht aus dem Schreiben eines Lösche/Überprüfe-Kommandos und dem Ausführen des Löschens während eines Löschzyklus. Um die Löschung zu überprüfen, wird die Lösche/Überprüfe-Operation während eines Lesezyklus ausgeführt.
  • Eine grobe Block-Darstellung in Fig. 6 veranschaulicht das Programmier/Überprüfe- und Lösche/Überprüfe-System, das gemäß einem Ausführungsbeispiel der Erfindung konfiguriert ist. Fig. 6 veranschaulicht das Programmieren von 16 Bits für jede Wortleitung. Es kann jedoch eine beliebige Anzahl von Speicherzellen verwendet werden, ohne den Schutzbereich der Erfindung zu verlassen. Um Speicherzellen in dem Speicher-Array 200 zu programmieren, speichert die Steuermaschine 140 für das Programmieren Solldaten. Beim Betrieb im MLC-Modus wählt der Programmierausrichter 221 nur einen Abschnitt der Zellen, die durch die Adresse für das Programmieren identifiziert wurden.
  • Im Betrieb empfängt die Überprüfungslogik 227 abgetastete bzw. gelesene Daten, die "ausgegebenen Bits" bzw. "Bits hinaus", von dem Abtast-System 220 und erzeugt "eingegebene Programmierdaten" bzw. "Programmierdaten hinein", um anzuzeigen, welche Zellen des Speicher-Arrays 200 zusätzliche Programmierung erfordern. Bei einem Speichersystem, das beispielsweise 16 Bits gleichzeitig abtastet bzw. liest, ist die Ausgabe des Abtast-Systems 220 ein 16-Bit-Wort. Wenn die Überprüfungslogik 227 im MLC-Modus betrieben wird, erzeugt sie acht Bits "eingegebene Programmierdaten", um zu identifizieren, welche der das 16-Bit-Wort speichernden Zellen eine zusätzliche Programmierung erfordern. Beim Betrieb im Standardzellen-Modus erzeugt die Überprüfungslogik 227 16 Bits "eingegebene Programmierdaten" entsprechend den 16 ausgewählten Bits (nicht gezeigt). Wenn der Programmierausrichter 221 im Standardzellen-Modus betrieben wird, leitet er die "eingegebenen Programmierdaten" daher direkt als die "ausgegebenen Programmierdaten" weiter.
  • Um im MLC-Modus die richtigen acht Zellen für die Programmierung auszuwählen, empfängt der Programmierausrichter 221 die MLC-Adresse. Basierend auf dieser MLC-Adresse gibt der Programmierausrichter 221 16 Bits ausgegebene Programmierdaten aus, um die Programmierung der acht ausgewählten Speicherzellen zu ermöglichen. Wie oben beschrieben wird entweder die gerade Ausgangsleitung oder die ungerade Ausgangsleitung ausgewählt, wenn im MLC-Modus gearbeitet wird. Wenn zum Beispiel die geraden Zellen ausgewählt werden, erzeugt der Programmierausrichter 221 "ausgebene Programmierdaten", die nur die geraden Ausgangsleitungs-Speicherzellen aktivieren, die eine zusätzliche Programmierung erfordern.
  • Die Überprüfungslogik 227 enthält eine Vergleichsfunktion. In dem Standardzellen-Modus führt die Überprüfungslogik 227 einen Einzel-Bit-Vergleich durch, um festzustellen, ob eine Speicherzelle die Programmierung in den "0"-Zustand erfordert. Im MLC-Modus umfaßt die Vergleichsfunktion einen analogen Vergleich der in den Speicherzellen gespeicherten Schwellenwertpegel mit den digitalen Solldaten. Die Überprüfungslogik 227 vergleicht die Solldaten mit den von dem Abtast System 220 gelesenen aktuellen Daten und stellt fest, ob die Speicherzellen eine zusätzliche Programmierung erfordern. Tabelle 3 veranschaulicht die analoge Vergleichsfunktion für eine gemäß den in Tabelle 1 gezeigten Schwellenwertpegeln konfigurierte MLC-Modus-Operation. Wie in Tabelle 1 gezeigt ist, entspricht der Pegel 0, der höchste Pegel, den Bits "00" und der Pegel 3, der niedrigste Pegel, den Bits "11". Eine "1"-Ausgabe zeigt an, daß die Speicherzelle eine zusätzliche Programmierung erfordert. Um zum Beispiel in eine einzelne Zelle, die zur Zeit die Bits "10" speichert, die Bits "00" zu programmieren, gibt die Überprüfungslogik 227 ein eingegebenes Programmierdatenbit 1 aus. Das eingegebene Programmierdatenbit 1 zeigt an, daß die Speicherzelle eine zusätzliche Programmierung erfordert, um von dem Pegel 1 zum Pegel 0 zu gelangen. Tabelle 3
  • Fig. 7 veranschaulicht den Programmierausrichter 221, der gemäß einem Speichersystem, das 16 Bits gleichzeitig lesen kann, konfiguriert ist. Der Programmierausrichter 221 empfängt die acht "eingegebenen Programmierdatenbits" von der Überprüfungslogik 227 und erzeugt 16 "ausgegebene Programmierdatenbits" basierend auf der MLC-Adresse. Der Programmierausrichter 221 enthält zwei NAND-Gatter 705 und 710 für jedes "eingegebene Programmier"-Eingangsbit. Zusätzlich enthält der Programmierausrichter 221 einen Inverter 725, der die MLC-Adresse empfängt und die geraden oder ungeraden Speicherzellen auswählt. Tabelle 4 veranschaulicht eine wahrheitstabelle für die Programmierausrichterschaltung 221. Ein ausgegebenes Programmier-Bit "1" zeigt an, daß die entsprechende Ausgangsleitung zur Programmierung freigegeben ist. Tabelle 4
  • Für jedes Paar von Ausgangsleitungen des Speichersystems sind die "ausgegebenen Programmierdaten" des Programmierausrichters 221 die Eingangssignale der Auswahlschaltung 216. Wie in Fig. 5 gezeigt ist, enthält jede Auswahlschaltung 216 Transistoren 510 und 520, um die Speicherzellen zu programmieren. Bei einen Ausführungsbeispiel werden die Transistoren mit Hilfe von n-Kanal-FET-Bauelementen realisiert. Der Transistor 520 koppelt die Programmierspannung Vpp mit der geraden Ausgangsleitung, und der Transistor 510 koppelt die Programmierspannung Vpp mit der ungeraden Ausgangsleitung. Das Programmierdaten-hinaus(gerade)-Signal steuert das Gate des Transistors 520 und das Programmierdaten-hinaus (ungerade)-Signal steuert das Gate des Transistors 510. Wenn beim Betrieb entweder beim Programmierdaten-hinaus-(gerade) oder beim Programmier-hinaus(ungerade)-Signal ein hoher Logik-Pegel auftritt, dann wird die Programmierspannung Vpp mit der entsprechenden Ausgangsleitung gekoppelt, um eine zusätzliche Programmierung an der ausgewählten Zelle zu ermöglichen.
  • Obwohl die Erfindung anhand von speziellen beispielhaften Ausführungsbeispielen beschrieben worden ist, wird der Fachmann erkennen, daß verschiedene Modifikationen und Änderungen durchgeführt werden können, ohne den in den folgenden Ansprüchen angegebenen Schutzbereich zu verlassen.

Claims (16)

1. Ein Speichersystem, aufweisend:
eine Vielzahl von Speicherzellen (200) zum Speichern jeweils eines einer Mehrzahl von Schwellenwertpegeln in den Speicherzellen, wobei die Schwellenwertpegel eine Anzahl von 2n Fenstern zum Kennzeichnen von Zuständen abgrenzen, um eine Speicherung von "n" Datenbits für die Speicherzellen darzustellen;
eine Umschaltsteuerung (205) zum Ermöglichen einer Auswahl eines Betriebsmodus für das Speichersystem einschließlich eines Mehr-Pegel-Zellen-Modus und eines Standardzellen-Modus, und
eine mit der Umschaltsteuerung und den Speicherzellen gekoppelte Leseschaltung (211) zum Lesen eines einzigen Bits pro Zelle, wenn die Umschaltsteuerung die Auswahl des Standardzellen-Modus anzeigt, und zum Lesen mehrerer Datenbits pro Speicherzelle, wenn die Umschaltsteuerung die Auswahl des Mehr-Pegel-Zellen-Modus anzeigt;
dadurch gekennzeichnet,
daß die Umschaltsteuerung aufweist:
eine bei der Herstellung programmierbare Zelle (207) zum Freigeben der Auswahl des Mehr-Pegel-Zellen-Modus und des Standardzellen-Modus; und
ein Register (208), das es einem Benutzer über eine Kommandoschnittstelle ermöglicht, zwischen dem Mehr-Pegel-Zellen- Modus und dem Standardzellen-Modus auszuwählen.
2. Das Speichersystem nach Anspruch 1, ferner aufweisend eine mit der Umschaltsteuerung (205) und den Speicherzellen (200) gekoppelte Programmierschaltung zum Programmieren eines einzigen Datenbits pro Speicherzelle, wenn die Umschaltsteuerung die Auswahl des Standardzellen-Modus anzeigt, und zum Programmieren mehrerer Datenbits pro Speicherzelle, wenn die Umschaltsteuerung die Auswahl des Mehr- Pegel-Zellen-Modus anzeigt.
3. Das Speichersystem nach Anspruch 2, wobei die Programmierschaltung einen mit den Speicherzellen und der Umschaltsteuerung (205) gekoppelten Programmierausrichter (221) aufweist zum selektiven Programmieren eines Abschnitts adressierter Speicherzellen, um sie an die Speicherung mehrerer Bits pro Zelle anzupassen, wenn die Umschaltsteuerung die Auswahl des Mehr-Pegel-Zellen-Modus anzeigt, und zum selektiven Programmieren adressierter Speicherzellen, wenn die Umschaltsteuerung die Auswahl des Standardzellen-Modus anzeigt.
4. Das Speichersystem nach Anspruch 2, wobei die Programmierschaltung eine mit der Leseschaltung (221) gekoppelte Überprüfungslogik (227) zum Vergleichen der in adressierten Speicherzellen gespeicherten Schwellenwertpegel mit gewünschten Daten und zum Identifizieren derjenigen Speicherzellen, die eine zusätzliche Progammierung erfordern, aufweist.
5. Das Speichersystem nach Anspruch 1, wobei die Speicherzellen elektrisch löschbare und programmierbare Flash-Nur- Lese-Speicherzellen (EEPROM-Zellen) sind.
6. Das Speichersystem nach Anspruch 1, wobei die Schwellenwertpegel vier Fenster zum Kennzeichnen von vier Zuständen zum Darstellen der Speicherung von zwei Bits pro Speicherzelle abgrenzen.
7. Das Speichersystem nach Anspruch 1, wobei die Umschaltsteuerung eine zweite bei der Herstellung programmierbare Zelle (209) zum Freigeben des Betriebs des Speichersystems in dem Mehr-Pegel-Zellen-Modus aufweist.
8. Das Speichersystem nach Anspruch 2, wobei die Umschaltsteuerung (205) eine Schaltung zum Freigeben der Programmierschaltung zum Auswählen zwischen dem Mehr-Pegel-Zellen-Modus und dem Standardzellen-Modus aufweist, wodurch der aus der Umschaltsteuerung ausgewählte Betriebsmodus überschrieben wird.
9. Ein Verfahren zum Speichern von Daten, umfassend die Schritte:
Speichern eines einer Mehrzahl von Schwellenwertpegeln in jeder einer Mehrzahl von Speicherzellen, wobei die Schwellenwertpegel eine Anzahl von 2n Fenstern zum Kennzeichnen von Zuständen zum Darstellen der Speicherung von "n" Datenbits für die Speicherzellen abgrenzen;
Auswählen eines Betriebsmodus zum Speichern der Daten einschließlich eines Mehr-Pegel-Zellen-Modus und eines Standardzellen-Modus, umfassend:
Programmieren einer bei der Herstellung programmierbaren Zelle (207) zum Freigeben der Auswahl des Mehr-Pegel-Zellen- Modus und des Standardzellen-Modus über eine Kommandoschnittstelle; und
Ermöglichen einem Benutzer, über eine Kommandoschnittstelle zwischen dem Mehr-Pegel-Zellen-Modus und dem Standardzellen-Modus auszuwählen;
Lesen eines einzigen Bits pro Zelle, wenn der Standardzellen-Modus ausgewählt ist; und
Lesen von mehreren Datenbits pro Speicherzelle, wenn der Mehr-Pegel-Zellen-Modus ausgewählt ist.
10. Das Verfahren nach Anspruch 9, ferner umfassend die Schritte:
Programmieren eines einzigen Datenbits pro Speicherzelle für adressierte Speicherzellen, wenn der Standardzellen-Modus ausgewählt ist; und
Programmieren mehrerer Datenbits pro Speicherzelle für adressierte Speicherzellen, wenn der Mehr-Pegel-Zellen-Modus ausgewählt ist.
11. Das Verfahren nach Anspruch 10, wobei:
das Programmieren mehrerer Datenbits pro Speicherzelle den Schritt des selektiven Programmierens eines Abschnitts der adressierten Speicherzellen derart, daß diese an die Speicherung mehrerer Bits pro Zelle angepaßt werden, umfaßt; und
das Programmieren eines einzigen Datenbits pro Speicherzelle den Schritt des selektiven Programmierens der adressierten Speicherzellen umfaßt, wenn eine Umschaltsteuerung (205) die Auswahl des Standardzellen-Modus anzeigt.
12. Das Verfahren nach Anspruch 10, wobei der Schritt des Programmierens die Schritte umfaßt:
Vergleichen der in den adressierten Speicherzellen gespeicherten Schwellenwertpegel mit den gewünschten Daten; und
Identifizieren derjenigen adressierten Speicherzellen, die eine zusätzliche Programmierung erfordern.
13. Das Verfahren nach Anspruch 9, wobei die Speicherzellen elektrisch löschbare und programmierbare Flash-Nur- Lese-Speicherzellen (EEPROM-Zellen) sind.
14. Das Verfahren nach Anspruch 9, wobei die Schwellenwertpegel vier Fenster zum Kennzeichnen von vier Zuständen zum Darstellen der Speicherung von zwei Bits pro Speicherzelle abgrenzen.
15. Das Verfahren nach Anspruch 9, wobei der Schritt des Auswählens eines Betriebsmodus den Schritt des Programmierens einer zweiten bei der Herstellung programmierbaren Zelle (209) zum Freigeben des Betriebs des Speichersystems in dem Mehr- Pegel-Zellen-Modus umfaßt.
16. Das Verfahren nach Anspruch 9, wobei der Schritt des Auswählens eines Betriebsmodus den Schritt des Freigebens der Auswahl zwischen dem Mehr-Pegel-Zellen-Modus und dem Standardzellen-Modus umfaßt, wodurch der aus der Kommandoschnittstelle ausgewählte Betriebsmodus überschrieben wird.
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