DE102007041845A1

DE102007041845A1 - Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens einer Speicherzelle

Info

Publication number: DE102007041845A1
Application number: DE102007041845A
Authority: DE
Inventors: Detlev Richter; Andreas Kux
Original assignee: Qimonda Flash GmbH
Current assignee: Qimonda Flash GmbH
Priority date: 2007-08-06
Filing date: 2007-09-03
Publication date: 2009-02-12
Also published as: US7688634B2; US20090040841A1

Abstract

Ausführungsbeispiele der Erfindung betreffen allgemein ein Verfahren zum Schreiben mindestens einer Speicherzelle eines integrierten Schaltkreises, ein Verfahren zum Schreiben von mindestens zwei Speicherzellen eines integrierten Schaltkreises und integrierte Schaltkreise. In einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Schreiben mindestens einer Speicherzelle eines integrierten Schaltkreises bereitgestellt. Das Verfahren weist auf ein Ermitteln eines Schreibzustands von mindestens einer Referenz-Speicherzelle, abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, ein Schreiben der mindestens einen Speicherzelle, sowie ein Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.

Description

Ausführungsbeispiele der Erfindung betreffen allgemein ein Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens einer Speicherzelle, ein Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens zwei Speicherzellen und integrierte Schaltkreise.
Gemäß einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens einer Speicherzelle bereitgestellt, bei dem ein Schreibzustand mindestens einer Referenz-Speicherzelle ermittelt wird, bei dem abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle die mindestens eine Speicherzelle geschrieben wird, und bei dem die mindestens eine Referenz-Speicherzelle in einen gegebenen Schreibzustand geschrieben wird.
Gemäß einer Ausgestaltung der Erfindung ist die mindestens eine Referenz-Speicherzelle der mindestens einen Speicherzelle zugeordnet.
Weiterhin kann in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben werden unter Verwendung eines ersten Speicherzellen-Schreibschemas. Ferner kann in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein zweiter Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben werden unter Verwendung eines zweiten Speicherzellen-Schreibschemas.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der erste Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle gelöscht ist und dass der zweite Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle schon programmiert worden ist oder wieder-programmiert worden ist.
Weiterhin kann das erste Speicherzellen-Schreibschema aufweisen ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Referenz-Speicherzelle mit einer höheren Spannung als mindestens ein Programmierpuls, der bereitgestellt wird in dem zweiten Speicherzellen-Programmierschema und/oder der eine längere Dauer aufweist als der mindestens eine Programmierpuls, der bereitgestellt wird in dem zweiten Speicherzellen-Programmierschema.
Gemäß einer anderen Weiterbildung der Erfindung ist es vorgesehen, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt wird, indem mindestens eine elektrische Charakteristik (anders ausgedrückt, elektrische Größe) der mindestens einen Referenz-Speicherzelle mit mindestens einer elektrischen Referenz-Charakteristik (in anderen Worten, elektrische Referenz-Größe) von mindestens einer globalen Referenz-Speicherzelle verglichen wird, welche einer Mehrzahl von Referenz-Speicherzellen zugeordnet ist.
Weiterhin kann das Verfahren aufweisen ein Empfangen einer Schreib-Anforderung zum Schreiben von mindestens einer Speicherzelle. Nach Empfangen der Schreib-Anforderung wird der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt.
Gemäß einer anderen Ausgestaltung der Erfindung weist die mindestens eine Referenz-Speicherzelle mindestens zwei Referenz-Speicherzellen auf, wobei mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen geschrieben wird, womit ein Referenz-Lesepegel gesetzt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Die mindestens zwei Referenz-Speicherzellen können beide geschrieben werden, womit ein Referenz-Lesepegel gesetzt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die mindestens zwei Referenz-Speicherzellen derart geschrieben werden, dass eine erste Referenz-Speicherzelle in einen ersten Schreibzustand geschrieben wird und die zweite Referenz-Speicherzelle in einen zweiten Schreibzustand geschrieben wird.
Das Schreiben der mindestens zwei Referenz-Speicherzellen kann aufweisen ein Ermitteln, ob der Referenz-Lesepegel innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt, und, abhängig davon, ob der Referenz-Lesepegel innerhalb des vorbestimmten Referenz-Lesepegel-Bereichs liegt, ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen ist, dass das Schreiben der mindestens zwei Referenz-Speicherzellen zusätzlich aufweist ein Ermitteln, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert. In dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, wird ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und kleiner ist als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
In dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, wird die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht. Die erste Referenz-Speicherzelle kann eine programmierte Referenz-Speicherzelle sein.
In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass für den Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert wird.
Weiterhin kann die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle sein.
Gemäß noch einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass ermittelt wird, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und für den Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, wird die Schwellenspannung der zweiten Referenz-Speicherzelle weiter erniedrigt.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens zwei Referenz-Speicherzellen bereitgestellt, bei dem die Schwellenspannung von mindestens einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen ermittelt wird und die Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen ermittelt werden. Die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen wird verändert, womit ein Referenz-Lesepegel angepasst wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Gemäß dem Verfahren kann es ferner vorgesehen sein zu ermitteln, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert. In dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, kann es vorgesehen sein zu ermitteln, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger ist als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierter dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Weiterhin kann es vorgesehen sein, dass für den Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht wird. Die erste Referenz-Speicherzelle kann eine programmierte Referenz-Speicherzelle sein.
Weiterhin kann es vorgesehen sein, dass für den Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert wird.
Die zweite Referenz-Speicherzelle kann eine gelöschte Referenz-Speicherzelle sein.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass gemäß dem Verfahren ermittelt wird, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und, für den Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert (auch bezeichnet als Minimum-Lesepegel-Schwellenwert) liegt, dass die Schwellenspannung der zweiten Referenz-Speicherzelle weiter erniedrigt wird.
Der vordefinierte erste Referenz-Lesepegel-Schwellenwert kann ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert sein.
Weiterhin kann der erste Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert sein minus einem ersten Offset-Wert.
Der vordefinierte zweite Referenz-Lesepegel-Schwellenwert kann ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert sein.
Weiterhin kann der vordefinierte zweite Referenz-Lesepegel-Schwellenwert ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert minus einem zweiten Offset-Wert sein.
Der vordefinierte dritte Referenz-Lesepegel-Schwellenwert kann ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert sein.
Gemäß einer anderen Ausgestaltung der Erfindung ist der vordefinierte dritte Referenz-Lesepegel-Schwellenwert ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert plus einem dritten Offset-Wert.
Der vordefinierte vierte Referenz-Lesepegel-Schwellenwert kann ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert sein.
Weiterhin kann der vordefinierte vierte Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert minus einem vierten Offset-Wert sein.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis bereitgestellt mit mindestens einer Speicherzelle, mindestens einer Referenz-Speicherzelle, einem Ermittlungs-Schaltkreis zum Ermitteln eines Schreibzustands von mindestens einer Referenz-Speicherzelle und mit einem Schreib-Schaltkreis, welcher eingerichtet ist zum Schreiben der mindestens einen Speicherzelle abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, und zum Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.
Die mindestens eine Referenz-Speicherzelle kann der mindestens einen Speicherzelle zugeordnet sein.
Gemäß einer anderen Ausgestaltung der Erfindung ist der Schreib-Schaltkreis derart eingerichtet, dass in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben wird unter Verwendung eines ersten Speicherzellen-Schreibschemas und, dass in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein zweiter Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben wird unter Verwendung eines zweiten Speicherzellen-Schreibschemas.
Der erste Schreibzustand kann anzeigen, dass die mindestens eine Referenz-Speicherzelle gelöscht ist und der zweite Schreibzustand kann anzeigen, dass die mindestens eine Referenz-Speicherzelle schon programmiert worden ist oder schon wieder-programmiert worden ist. Das erste Speicherzellen-Schreibschema kann aufweisen ein Anlegen von mindestens einem Schreibpuls, der mit einer höheren Spannung an die mindestens eine Speicherzelle angelegt wird als mindestens ein Schreibpuls, der bereitgestellt wird in dem zweiten Speicherzellen-Programmierschema und/oder welcher eine längere Dauer aufweist als der mindestens eine Schreibpuls, der in dem zweiten Speicherzellen-Programmierschema bereitgestellt wird.
Der Ermittlungs-Schaltkreis kann derart eingerichtet sein, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt wird, indem mindestens eine elektrische Charakteristik der mindestens einen Referenz-Speicherzelle mit mindestens einer elektrischen Referenz-Charakteristik von mindestens einer globalen Referenz-Speicherzelle verglichen wird, welche einer Mehrzahl von Referenz-Speicherzellen zugeordnet ist.
Gemäß einer anderen Ausgestaltung der Erfindung weist die mindestens eine Referenz-Speicherzelle mindestens zwei Referenz-Speicherzellen auf. In diesem Ausführungsbeispiel kann es vorgesehen sein, dass der Schreib-Schaltkreis eingerichtet ist zum Schreiben von mindestens einer Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen, womit ein Referenz-Lesepegel gesetzt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Der Schreib-Schaltkreis kann eingerichtet sein zum Schreiben beider Referenz-Speicherzellen, womit ein Referenz-Lesepegel gesetzt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Weiterhin kann der Schreib-Schaltkreis eingerichtet sein zum Schreiben einer ersten Referenz-Speicherzelle in einen ersten Schreibzustand und der zweiten Referenz-Speicherzelle in einen zweiten Schreibzustand.
Gemäß einer anderen Weiterbildung der Erfindung ist es vorgesehen, dass der Ermittlungs-Schaltkreis eingerichtet ist zum Ermitteln, ob der Referenz-Lesepegel innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt. Der Schreib-Schaltkreis kann derart eingerichtet sein, dass er abhängig davon, ob der Referenz-Lesepegel innerhalb des vordefinierten Referenz-Lesepegel-Bereichs liegt, mindestens einen Schreibpuls an die mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen anlegt.
Der Ermittlungs-Schaltkreis kann derart eingerichtet sein, dass er ermittelt, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert, und dass er für den Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und kleiner als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierter dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Weiterhin kann der Schreib-Schaltkreis derart eingerichtet sein, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht.
Gemäß einer Ausgestaltung der Erfindung ist die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der Schreib-Schaltkreis derart eingerichtet ist, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert.
Die zweite Referenz-Speicherzelle kann eine gelöschte Referenz-Speicherzelle sein.
Weiterhin kann der Ermittlungs-Schaltkreis derart eingerichtet sein, dass er ermittelt, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und dass der Schreib-Schaltkreis derart eingerichtet ist, dass er für den Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle weiter erniedrigt.
Der integrierte Schaltkreis kann eine Mehrzahl von Speicherzellen aufweisen, welche mit einer gemeinsamen Steuerleitung gekoppelt sind, wobei die mindestens eine Referenz-Speicherzelle der Mehrzahl von Speicherzellen zugeordnet ist.
Die gemeinsame Steuerleitung kann eine Wortleitung sein.
Weiterhin kann der integrierte Schaltkreis eine Mehrzahl von Leseverstärkern (Sense Amplifier) aufweisen, wobei mindestens ein Speicherzellen-Leseverstärker vorgesehen ist für die mindestens eine Speicherzelle und wobei mindestens ein Referenz-Leseverstärker vorgesehen ist für die mindestens eine Referenz-Speicherzelle.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis bereitgestellt mit mindestens zwei Referenz-Speicherzellen und einem Ermittlungs-Schaltkreis zum Ermitteln der Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und der Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen.
Weiterhin ist gemäß diesem Ausführungsbeispiel der Erfindung ein Referenz-Lesepegel-Einstell-Schaltkreis vorgesehen zum Verändern der Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und der Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Der Ermittlungs-Schaltkreis kann derart eingerichtet sein, dass er ermittelt, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert. In dem Fall, dass die Schwellenspannung der mindestens einen Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, kann der Ermittlungs-Schaltkreis ermitteln, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Der Referenz-Lesepegel-Einstell-Schaltkreis kann derart eingerichtet sein, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht.
Die erste Referenz-Speicherzelle kann eine programmierte Referenz-Speicherzelle sein.
Weiterhin kann in einer anderen Ausgestaltung der Erfindung der Referenz-Lesepegel-Einstell-Schaltkreis derart eingerichtet sein, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erniedrigt.
Die zweite Referenz-Speicherzelle kann eine gelöschte Referenz-Speicherzelle sein.
Gemäß einer anderen Ausgestaltung der Erfindung ist der Ermittlungs-Schaltkreis eingerichtet zum Ermitteln, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz- Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, zum weiteren Erniedrigen der Schwellenspannung der zweiten Referenz-Speicherzelle.
Gemäß noch einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis vorgesehen mit mindestens einer Speicherzelle und mindestens einer Referenz-Speicherzelle. Weiterhin weist der integrierte Schaltkreis gemäß diesem Ausführungsbeispiel der Erfindung ein Ermittlungs-Mittel auf zum Ermitteln eines Schreibzustands der mindestens einen Referenz-Speicherzelle sowie ein Schreibmittel zum Schreiben, abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, der mindestens einen Speicherzelle, und zum Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein Speichermodul bereitgestellt mit einer Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen aufweist mindestens eine Speicherzelle und mindestens eine Referenz-Speicherzelle, sowie einen Ermittlungs-Schaltkreis zum Ermitteln eines Schreibzustands der mindestens einen Referenz-Speicherzelle und einen Schreib-Schaltkreis zum Schreiben, abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, der mindestens einen Speicherzelle, und zum Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.
Das Speichermodul kann ein stapelbares Speichermodul sein, bei dem mindestens einige der integrierten Schaltkreise aufeinander oder übereinander gestapelt angeordnet sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren werden für identische oder gleiche Elemente, soweit zweckmäßig, dieselben Bezugszeichen verwendet. Die Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wurde Wert darauf gelegt, die Prinzipien der Ausführungsbeispiele der Erfindung zu erläutern.
Es zeigen
1 einen integrierten Schaltkreis mit einer Konfiguration einer Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung;
2 einen integrierten Schaltkreis mit einer Konfiguration einer Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung;
3 ein Speicherzellenfeld gemäß einem Ausführungsbeispiel der Erfindung;
4 einen integrierten Schaltkreis mit einer Konfiguration einer Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung;
5 ein Diagramm, in welchem ein Verfahren zum Schreiben mindestens einer Speicherzelle eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
6 ein Diagramm, in dem ein Verfahren zum Schreiben von mindestens zwei Speicherzellen eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
7 ein Diagramm, in dem ein Verfahren zum Schreiben von mindestens zwei Speicherzellen eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
8 ein Diagramm, in dem Schwellenspannungs-Verteilungen gemäß einem Ausführungsbeispiel der Erfindung dargestellt sind;
9 ein Diagramm, in dem ein Verfahren zum erneuten Einstellen einer Referenz-Speicherzelle eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist; und
10A und 10B ein Speichermodul (10A) und ein stapelbares Speichermodul (10B) gemäß einem Ausführungsbeispiel der Erfindung.
Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
Ferner kann in der folgenden Beschreibung ein "Schaltkreis" verstanden werden beispielsweise als ein elektronischer Schaltkreis, welcher eine hart verdrahtete Logik oder eine programmierbare Logik sein kann wie beispielsweise ein Feldprogrammierbares Gate-Array (Field Programmable Gate Array, FPGA) oder ein programmierbarer Mikroprozessor, welcher programmiert ist zum Bereitstellen der jeweils gewünschten Funktion.
Ein geeigneter Betrieb von Speichereinrichtungen erfordert ein genaues Lesen der Logikzustände, welche in den Bits von Speicherzellen innerhalb der Einrichtung gespeichert sind. Ein Lesen der Logikzustände wird typischerweise erreicht mittels eines Anlegens einer Lesespannung an eine Speicherzelle, deren gespeicherter Logikzustand gesucht ist.
Der Ausgangsstrom und/oder eine entsprechende Spannung werden/wird mit einer Lesepegel-Spannung verglichen, welche bereitgestellt wird von einer Referenz-Zelle, welche vorgesehen ist zum Nachahmen sowohl des Programmierzustands als auch des Löschzustands der untersuchten Speicherzelle. Die Lesepegel-Spannung ist üblicherweise ein Mittelwert einer Lösch-Schwellenspannung, welche die Einschalt-Spannung der Speicherzelle repräsentiert, wenn sie sich in einem Gelöscht-Zustand befindet und einer Programmier-Schwellenspannung, welche die Einschalt-Spannung der Speicherzelle repräsentiert, wenn sie sich in einem Programmiert-Zustand befindet. Der Ausgangsstrom/die Ausgangsspannung der Speicherzelle wird erfasst, wenn sie bei dem Lesepegel aktiviert ist, wobei der Pegel des Ausgangsstroms/der Ausgangsspannung den Zustand der Speicherzelle anzeigt.
Während dieser Ansatz effektiv ist beim Lesen des gespeicherten Zustands der Speicherzellen, hat dieser mehrere Effekte, wobei einer der Effekte in der Zeit-abhängigen Natur der Lösch-Schwellenspannung und der Programmier-Schwellenspannung der Speicherzellen ist. Beispielsweise variieren die Programmier-Schwellenspannung und die Lösch-Schwellenspannung mit dem Alter der Speicherzellen und sie verändern sich abhängig von Betriebsbedingungen, womit unterschiedliche Spannungen zum Programmieren und Löschen derselben Zelle erforderlich sind. Die Referenzzelle verfolgt im Allgemeinen die Veränderungen in der Programmier-Schwellenspannung und der Lösch-Schwellenspannung, jedoch wird typischerweise eine gemeinsame Referenz-Speicherzelle verwendet für eine große Anzahl von Speicherzellen und somit kann die Referenz-Speicherzelle nur einen Mittelwert der Veränderung in diesen Schwellenspannungen verfolgen, was zu einer Reduktion der Lesegenauigkeit führt. Zusätzliche Referenzzellen könnten verwendet werden, jedoch auf Kosten einer reduzierten Speicherkapazität.
In einem Ausführungsbeispiel der Erfindung werden ein System und ein Verfahren zum Lesen von Speicherzellenbits bereitgestellt, welche mit den Veränderungen in der Programmier-Schwellenspannung und der Lösch-Schwellenspannung fertig werden.
1 zeigt einen integrierten Schaltkreis 100 mit einer Konfiguration einer Speichereinrichtung, welche Speicherzellen zum Speichern von Daten aufweist.
In einem Ausführungsbeispiel der Erfindung ist die Speichereinrichtung eine Flash-Speichereinrichtung und die Speicherzellen sind Flash-Speicherzellen. In einem Ausführungsbeispiel der Erfindung ist die Flash-Speichereinrichtung eine EEPROM (elektrisch löschbarer programmierbarer Nur-Lesespeicher, Electrically Erasable Programmable Read Only Memory-Speichereinrichtung, welche EEPROM-Speicherzellen aufweist. In einem Ausführungsbeispiel der Erfindung ist die EEPROM-Speichereinrichtung eine Floating Gate-Speichereinrichtung und die EEPROM-Speicherzellen sind Floating Gate-Speicherzellen. In einem anderen Ausführungsbeispiel der Erfindung ist die EEPROM-Speichereinrichtung eine Ladungsfänger-Speichereinrichtung (Charge Trapping-Speichereinrichtung) und die EEPROM-Speicherzellen sind Ladungsfänger-Speicherzellen (Charge Trapping-Speicherzellen).
Jedoch ist anzumerken, dass eine andere Ausführungsform der Erfindung angewendet werden kann auf andere Speichereinrichtungen wie beispielsweise eine magnetoresistive Vielfachzugriffsspeicher(Magnetoresistive Random Access Memory, MRAM)-Speichereinrichtung mit MRAM-Speicherzellen, eine Phasenänderungs-Vielfachzugriffsspeicher(Phase Change Random Access Memory, PCRAM)-Speichereinrichtung mit PCRAM-Speicherzellen, eine Leitfähige-Brücke-Vielfachzugriffsspeicher(Conductive Bridging Random Access Memory, CBRAM)-Speichereinrichtung mit CBRAM-Speicherzellen sowie auf andere flüchtige Speicherzellen-Strukturen und nicht-flüchtige Speicherzellen-Strukturen und Speicherzellen-Architekturen.
In einem Ausführungsbeispiel der Erfindung sind mindestens einige Speicherzellen "Mehrfach-Bit"-Speicherzellen ("Multi-Bit"-Speicherzellen). Im Rahmen dieser Beschreibung kann der Ausdruck "Mehrfach-Bit"-Speicherzelle verstanden werden derart, dass er beispielsweise einschließt Speicherzellen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits mittels räumlich getrennter Elektrische-Ladung-Speicherbereiche, womit eine Mehrzahl von Logikzuständen repräsentiert wird.
In einem anderen Ausführungsbeispiel der Erfindung sind mindestens einige Speicherzellen "Mehrfach-Pegel"-Speicherzellen ("Multi-Pegel"-Speicherzellen). Im Rahmen dieser Beschreibung kann der Ausdruck "Mehrfach-Pegel"-Speicherzellen derart verstanden werden, dass er einschließt Speicherzellen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits mittels Bereitstellens unterscheidbarer Schwellenspannungen abhängig von der Menge elektrischer Ladung, die in der Speicherzelle gespeichert ist, womit eine Mehrzahl von Logikzuständen repräsentiert wird.
Weiterhin ist im Rahmen dieser Beschreibung unter einer "flüchtigen Speicherzelle" beispielsweise eine Speicherzelle zum Speichern von Daten zu verstehen, wobei die Daten aufgefrischt ("refreshed") werden, während eine Energieversorgung des Speichersystems aktiv ist, in anderen Worten, in einem Zustand des Speichersystems, in welchem es mit Energie-Versorgungsspannung versorgt wird. In einem Ausführungsbeispiel der Erfindung kann unter einer "flüchtigen Speicherzelle" eine Speicherzelle zum Speichern von Daten verstanden werden, wobei die Daten aufgefrischt werden während einer Auffrisch-Periode, in der die Speicherzelle versorgt wird mit einer Energieversorgungs-Spannung entsprechend dem Pegel der gespeicherten Daten.
Im Gegensatz hierzu kann unter einer "nicht-flüchtigen Speicherzelle" eine Speicherzelle zum Speichern von Daten verstanden werden, wobei die gespeicherten Daten gehalten werden, selbst wenn die Energieversorgungs-spannung des Speichersystems nicht aktiv ist. Eine "nicht-flüchtige Speicherzelle" im Rahmen dieser Beschreibung schließt eine Speicherzelle ein, deren gespeicherte Daten aufgefrischt werden nach einer Unterbrechung der externen Energieversorgung. Als ein Beispiel können die gespeicherten Daten wieder aufgefrischt werden während eines Hochfahr-Prozesses des Speichersystems, nachdem das Speichersystem ausgeschaltet worden ist oder nachdem es in einen Energie-Deaktivierungsmodus überführt worden ist zum Sparen von Energie, bei dem mindestens einige oder die meisten der Systemkomponenten deaktiviert sind. Ferner können die gespeicherten Daten auf einer regulären Zeitbasis aufgefrischt werden, jedoch nicht, wie bei einer "flüchtigen Speicherzelle" alle wenigen Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten. Alternativ brauchen in einigen Designs die Daten gar nicht aufgefrischt werden.
In einem Ausführungsbeispiel der Erfindung können die Ladungsfänger-Speicherzellen eine Ladungsfänger-Schichtenstruktur aufweisen. Die Ladungsfänger-Schichtenstruktur kann aufweisen einen dielektrischen Schichtenstapel, aufweisend eine dielektrische Schicht oder mindestens zwei dielektrische Schichten, welche aufeinander oder übereinander angeordnet sind, wobei Ladungsträger in mindestens einer dielektrischen Schicht eingefangen sein können. Beispielsweise kann die Ladungsfänger-Schichtenstruktur aufweisen eine Ladungsfängerschicht, welche aufweisen kann oder bestehen kann aus einem Material oder mehreren Materialien, ausgewählt aus einer Gruppe von Materialien bestehend aus: Aluminiumoxid (Al₂O₃), Yttriumoxid (Y₂O₃), Hafniumoxid (HfO₂), Lanthanoxid (LaO₂), Zirkoniumoxid (ZrO₂), amorphes Silizium (a-Si), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und/oder ein Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung der Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur einen dielektrischen Schichtenstapel auf mit mindestens drei dielektrischen Schichten, welche aufeinander gebildet sind, beispielsweise eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid) auf der ersten Oxidschicht und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid) auf der Nitridschicht. Diese Art eines dielektrischen Schichtenstapels wird auch als ONO-Schichtenstapel bezeichnet. In einem alternativen Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur zwei, vier oder sogar mehr dielektrische Schichten auf, welche aufeinander ausgebildet sind.
Die Speichereinrichtung weist einen Speicher-Bereich 102 und einen Schaltkreis-Bereich 104 auf. In einem Ausführungsbeispiel der Erfindung weist der Speicher-Bereich 102 ein Speicher-Feld 106 mit einer Mehrzahl von Speicherzellen 108 auf. Die Speicherzellen 108 sind in Spalten und Zeilen angeordnet, womit eine Speicherzellenmatrix gebildet wird. In einem alternaiven Ausführungsbeispiel der Erfindung können die Speicherzellen 108 in irgendeiner anderen geeigneten Struktur angeordnet sein wie beispielsweise in einer Zickzack-Struktur. In einem Ausführungsbeispiel der Erfindung kann jede der Speicherzellen 108 ausgewählt werden mittels eines Spaltendecoders 110 und eines Zeilendecoders 112. Beide Decoder 110, 112 sind mit einem Adressbus 114 verbunden, welcher ferner verbunden ist mit einem Steuer-Schaltkreis 116 (beispielsweise einer hart-verdrahteten Logik oder einer programmierbaren Logik wie beispielsweise einem Mikroprozessor) des Schaltkreis-Bereichs 104. Der Steuer-Schaltkreis 116 ist verbunden mit einer Eingabe/Ausgabe-Schnittstelle (E/A-Schnittstelle) 118 zum Empfangen und Senden von Daten von einer externen Einrichtung oder zu einer externen Einrichtung. Beispielsweise greift zum Lesen von Daten, welche in der Speichereinrichtung gespeichert sind, der Steuer-Schaltkreis 116 auf das Speicher-Feld 106 zu, indem er eine Adresse an den Spaltendecoder 110 und den Zeilendecoder 112 sendet. Der Spaltendecoder 110 extrahiert Information dahingehend, welche der Bitleitungen des Speicher-Arrays 106 ausgewählt werden sollen. Der Zeilendecoder 112 wählt eine Wortleitung aus, entsprechend der Adresse, die von dem Steuer-Schaltkreis 116 übertragen worden ist. Daten werden zwischen dem Steuer-Schaltkreis 116 und dem Speicher-Array 106 mittels eines Datenbusses 120 übertragen. Zum Lesen und Schreiben von Daten weist der Steuer-Schaltkreis 116 einen Schreib- und Lese-Schaltkreis 122 auf zum Ausführen von Operationen auf das Speicher-Array 116.
Zum Lesen einer Speicherzelle 108 wird ein durch die Speicherzelle 108 fließender Strom mit einem Strom verglichen, welcher durch eine Speicherarray-Referenz-Zelle 124 fließt. In einem Ausführungsbeispiel der Erfindung wird dies durchgeführt unter Verwendung von Leseverstärkern 126 und 128. Die Leseverstärker 126 sind Speicherzellen-Leseverstärker 126, wobei jeder Leseverstärker der Speicherzellen-Leseverstärker verbunden ist mit jeweiligen Bitleitungen der Speicherzelle 108.
Gemäß einem Ausführungsbeispiel der Erfindung sind Speicherarray-Referenz-Zellen 124 vorgesehen, welche mit denselben Wortleitungen verbunden sind wie die Speicherzellen 108. In einem Ausführungsbeispiel der Erfindung ist eine Referenzzelle 124 vorgesehen für jede der Wortleitungen. In einem anderen Ausführungsbeispiel der Erfindung ist ein Satz von mindestens zwei Referenzzellen 124 vorgesehen für jede der Wortleitungen. Während des Betriebs der Speichereinrichtung ist eine der mindestens zwei Referenzzellen 124 eingerichtet derart, dass sie einen Schwellenwert aufweist entsprechend einem Gelöscht-Zustand einer Speicherzelle und mindestens eine andere der mindestens zwei Referenzzellen 124 ist derart eingerichtet, dass sie eine Schwellenspannung aufweist entsprechend einem Programmiert-Zustand einer Speicherzelle. Dritte Speicherarray-Referenzzellen können vorgesehen sein und eingerichtet sein derart, dass sie eine Schwellenspannung aufweisen entsprechend einem Überlöscht-Zustand (Over-Erase-Zustand) einer Speicherzelle. Zusätzliche Speicherarray-Referenzzellen können vorgesehen sein wie zum Beispiel Zustands-Zellen zum Anzeigen, ob alle Speicherzellen einer spezifizierten Gruppe von Speicherzellen gelöscht sind. Die Speicherarray-Referenzzellen können an einem Ort angeordnet sein innerhalb oder außerhalb des Speicherarrays 106 (innerhalb oder außerhalb eines jeweiligen Speichersektors, dem Speicherarray-Referenzzellen zugeordnet sein können), welcher sehr repräsentativ ist für die angelegte Lese-Schwellenspannung an diesem Ort. In einem Ausführungsbeispiel der Erfindung, bei dem die Verteilungen von beispielsweise den Schwellenspannungen der Speicherzellen oder der Referenz-Speicherzellen sektorspezifisch sind, kann/können die Speicherarray-Referenzzelle(n) an einem Ort angeordnet sein innerhalb des jeweiligen Sektors (beispielsweise in der Mitte des Sektors), welcher als sehr repräsentativ für die darin anlegbare Lese-Schwellenspannung erscheint. In einem anderen Ausführungsbeispiel der Erfindung können Speicherarray-Referenzzellen an einer Stelle innerhalb oder außerhalb des Speicherarrays 106 angeordnet sein, die sehr repräsentativ ist für die anlegbare Lese-Schwellenspannung über den gesamten integrierten Speicherschaltkreis 100 hinweg. In einem Ausführungsbeispiel der Erfindung sind keine Randbits implementiert zum Bilden der Speicherarray-Referenzzellen.
Abhängig von der Art von Speichereinrichtung kann eine unterschiedliche Anzahl von Speicherzelle vorgesehen sein pro Speicherarray-Referenzzelle (oder zum Beispiel Speicherarray-Referenzzellen-Paar). In einem Ausführungsbeispiel der Erfindung, in dem die Speichereinrichtung vorgesehen ist zum Speichern von Computerprogrammcode-Daten (beispielsweise auch bezeichnet als Code-Flash-Speichereinrichtung) können beispielsweise 64 Speicherzellen (in alternativen Ausführungsbeispielen beispielsweise 128 Speicherzellen, 256 Speicherzellen, 512 Speicherzellen oder 1024 Speicherzellen) vorgesehen sein pro Speicherarray-Referenzzelle (oder beispielsweise Speicherarray-Referenzzellen-Paar). In einem Ausführungsbeispiel der Erfindung, in dem die Speichereinrichtung vorgesehen ist zum Speichern von Daten, beispielsweise Nutzerdaten (beispielsweise auch bezeichnet als Daten-Flash-Speichereinrichtung), können beispielsweise Tausende von Speicherzellen (beispielsweise 4000 Speicherzellen, 16000 Speicherzellen oder 32000 Speicherzellen) vorgesehen sein pro Speicherarray-Referenzzelle (oder beispielsweise Speicherarray-Ref erenzzellen-Paar).
Die Speicherzellen-Leseverstärker 126 sind vorgesehen zum Messen eines jeweiligen Stroms, welcher durch die Speicherzellen 108 des Speicherarrays 106 fließt. Die Speicherarray-Referenz-Leseverstärker 128 sind vorgesehen zum Messen eines jeweiligen Stroms, welcher durch die Speicherarray-Referenzzellen 124 fließt. Ein Speicherarray-Evaluierungs-Schaltkreis 130 ist mit den Speicherzellen-Leseverstärkern 126 verbunden sowie mit den Speicherarray-Referenz-Leseverstärkern 128. Mittels Vergleichens der Signale, welche von den Speicherzellen-Leseverstärkern 126 und den Speicherarray-Referenz-Leseverstärkern 128 erhalten werden, wird ein Ergebnissignal erzeugt, welches einen Logikzustand der ausgewählten Speicherzelle 108 anzeigt.
Diese Prozedur zum Lesen des Logikzustands einer ausgewählten Speicherzelle 108 wird durchgeführt jedes Mal, wenn die gespeicherten Daten angefragt werden, beispielsweise von einem Host-System, welches mit der E/A-Schnittstelle 118 verbunden sein kann, oder wenn der Logikzustand einer Speicherzelle 108 zu verifizieren ist und deshalb gelesen werden soll, nachdem eine Löschoperation oder eine Programmieroperation durchgeführt worden ist.
Im Rahmen dieser Beschreibung kann unter einem "Schreiben" verstanden, dass der Zustand einer Speicherzelle in einen Gelöscht-Zustand oder einen Programmiert-Zustand gesetzt wird. Somit zeigt der "Schreibzustand" einer Speicherzelle an, ob die Speicherzelle in einem Gelöscht-Zustand oder in einem Programmiert-Zustand ist. Unter dem Ausdruck "Programmieren" kann verstanden, dass der Zustand einer Speicherzelle in einen ersten Logikwert gesetzt wird und unter einem "Löschen" kann verstanden werden, dass der Zustand einer Speicherzelle in einen zweiten Logikwert gesetzt wird. In einem Ausführungsbeispiel der Erfindung kann der "Schreibzustand" einen unterscheidbaren Schwellenspannungs-Wert der Speicherzelle anzeigen.
In einem Ausführungsbeispiel der Erfindung ist es gewünscht, einen Referenz-Wert bereitzustellen, der ausreichend genau ist, um eine scharfe und schwierige Unterscheidung Programmieren/Löschen zu ermöglichen. Dies ist insbesondere wertvoll in einer Mehrfach-Bit-Speicherzelle oder in einer Mehrfach-Pegel-Speicherzelle, beispielsweise in dem Fall von zwei Bit nitridierter Nur-Lese-Speicher (Nitrided Read Only Memory, NROM)-Speicherzellen.
In einem Ausführungsbeispiel der Erfindung sind die Speicherarray-Referenzzellen 124 neben den auszulesenden Speicherzellen 108 angeordnet. Sie werden ebenfalls als normale Speicherzellen 108 behandelt und zeigen aus diesem Grund dasselbe Verhalten in der Zeit und während Schreibzyklen wie die Speicherzellen 108 und werden beispielsweise den gleichen Temperaturvariationen unterzogen. Ferner wirken andere Arten von Störungen in diesem Fall typischerweise in der gleichen Weise auf die Speicherarray-Referenzzellen 124 wie auf die Speicherzellen 108. Die jeweiligen Speicherzellen 108 sind mit derselben Wortleitung verbunden wie die zugeordneten Speicherarray-Referenzzellen 124. Deshalb aktiviert das Auswählen einer Speicherzelle 108 mittels Aktivierens einer Wortleitung ebenso die jeweiligen Speicherarray-Referenzzellen 124. Dieser Mechanismus hilft beim Gewährleisten, dass der Strom, der durch eine Speicherzelle 108 und durch die jeweiligen Speicherarray-Referenzzellen 124 fließt, gleichzeitig gemessen wird.
Zum Bereitstellen von exakteren Referenz-Werten und gemäß einem Ausführungsbeispiel der Erfindung ist es vorgeschlagen, einen Satz von Haupt-Referenzzellen 132 vorzusehen, welche als eine Referenz für Schreib-Referenzwerte für die Speicherarray-Referenzzellen 124 verwendet werden. Haupt-Referenz-Leseverstärker 134 sind vorgesehen und verbunden mit dem Speicherarray-Evaluierungs-Schaltkreis 130. Deshalb können in einem Ausführungsbeispiel der Erfindung die Speicherzellen 108 des Speicherarrays 106 ebenso gelesen oder verifiziert werden unter Verwendung der Haupt-Referenzzellen 132. Im Allgemeinen werden zum Lesen gespeicherter Daten die Speicherarray-Referenzzellen 124 verwendet, da diese Referenzen bereitstellen, die in derselben Weise degradiert sind wie die Daten, die in den Speicherzellen 108 gespeichert sind. Zusätzlich verhindert dies eine zusätzliche Belastung der Haupt-Referenzzellen 132, wobei eine zusätzliche Belastung die Schwellenspannungs-Werte der Haupt-Referenzzellen 132 degradieren könnte. Die Speicherarray-Referenzzellen 124 und die Speicherzellen 108, welche dieser Zeile zugeordnet sind, können später aufgefrischt werden unter Verwendung der Referenzen, welche bereitgestellt werden von den Haupt-Referenzzellen 132.
Zum Setzen der Speicherarray-Referenz-Werte wird derselbe Mechanismus implementiert wie er oben zum Lesen von Speicherzellen erläutert worden ist. Wie oben beschrieben wurde kann ein Strom, welcher durch eine Speicherarray-Referenzzelle 124 fließt, mittels des oder der Speicherarray-Referenz-Leseverstärker(s) 128 gemessen werden. Ein durch die Haupt-Referenzzellen 132 fließender Strom wird mittels Haupt-Referenz-Leseverstärker 134 gemessen. Beide Leseverstärker 128 und 134 sind mit einem Haupt-Evaluierungs-Schaltkreis 136 verbunden, welcher die mittels der Leseverstärker 128 und 134 gemessenen Werte miteinander vergleicht und ein Signal ausgibt, welches den Logikzustand einer gemessenen Speicherarray-Referenzzelle 124 anzeigt. Im Gegensatz zu den Sätzen von Speicherzellen unter Verwendung der Speicherarray-Referenzzellen 124 sind die Haupt-Referenzzellen 132 und die Speicherarray-Referenzzelle 124 nicht mit derselben Wortleitung verbunden. Die Haupt-Referenzzellen 132 werden gesteuert mittels eines zusätzlichen Steuersignals. In einem Ausführungsbeispiel der Erfindung können die Haupt-Referenzzellen 132 gesetzt werden von dem Hersteller des integrierten Schaltkreises, beispielsweise vor der Auslieferung des integrierten Schaltkreises an einen Kunden.
Sowohl der Speicherarray-Evaluierungs-Schaltkreis 130 als auch der Haupt-Evaluierungs-Schaltkreis 136 sind mit dem Steuer-Schaltkreis 116 verbunden. Zum Einstellen einer Speicherarray-Referenzzelle 124 in einen zugeordneten Zustand wird der tatsächliche Zustand mittels der Leseverstärker 128 und 134 und mittels des Haupt-Evaluierungs-Schaltkreises 136 erfasst. Der Zustand wird dem Schreib-Schaltkreis 122 des Steuer-Schaltkreises 116 berichtet und, wenn notwendig, wird eine Schreiboperation durchgeführt. Nachdem Daten in die Speicherarray-Referenzzelle 124 geschrieben worden sind, wird eine Leseoperation durchgeführt zum Verifizieren, ob die Schreiboperation ausreichend war, um den erforderlichen Zustand zu erreichen.
In dem Ausführungsbeispiel, welches in 1 gezeigt ist, sind zwei Leseverstärker 126, 128 vorgesehen zum Evaluieren des Zustands einer Speicherzelle 108 oder einer Speicherarray-Referenzzelle 124. Beide Leseverstärker 126, 128 sind mit dem Speicherarray-Evaluierungs-Schaltkreis 130 verbunden zum Erzeugen eines Signals entsprechend dem erfassten Logikzustand. Andere Arten von Leseverstärker sind verfügbar, welche direkt die durch die Speicherzelle bzw. Speicherarray-Referenzzelle fließenden Ströme miteinander vergleicht und ein entsprechendes Ausgangssignal erzeugt. Die Ausführungsbeispiele der Erfindung können unabhängig von den verwendeten Leseverstärkern angewendet werden, so dass alle Arten von Leseverstärkern verwendet werden können.
2 zeigt einen integrierten Schaltkreis 200 mit einer Konfiguration einer Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung.
Der integrierte Schaltkreis 200 weist ein Speicherzellenfeld 202 auf wie beispielsweise ein Speicherzellenarray mit mindestens einer Speicherzelle 204. Jede Art von Speicherzelle, welche unter Bezugnahme auf 1 beschrieben worden ist, kann ebenso in diesem Ausführungsbeispiel der Erfindung verwendet werden. Ferner kann in einem Ausführungsbeispiel der Erfindung eine beliebige Anzahl von Speicherzellen vorgesehen sein. In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen 204 zusammen gruppiert derart, dass die Speicherzellen 204 einer jeden Gruppe von Speicherzellen (beispielsweise ein Speicherzellensektor; in einem Ausführungsbeispiel weist ein Speicherzellensektor 256 Speicherbits auf, obwohl irgendeine andere Anzahl von Bits verwendet werden kann in alternativen Ausführungsformen in einem Speicherzellensektor) zusammen verbunden ist mittels einer jeweiligen Steuerleitung (beispielsweise einer Wortleitung). In einem Ausführungsbeispiel der Erfindung sind die Speicherzellen 204 einer jeden Gruppen zusätzlich miteinander seriell Source-zu-Drain gekoppelt, beispielsweise gemäß einer NAND-Speicherzellenstruktur. In diesem Ausführungsbeispiel der Erfindung kann jede Gruppe von Speicherzellen 204 einen jeweiligen NAND-Speicherzellen-String bilden, welche im Folgenden noch näher erläutert wird.
3 zeigt einen Teil des Speicherzellenfeldes 202 gemäß einem Ausführungsbeispiel der Erfindung. Es ist anzumerken, dass jede andere geeignete Architektur von Speicherzellen 204 in dem Speicherzellenfeld 202 als die in 3 dargestellte Architektur in einer alternativen Ausführungsform der Erfindung verwendet werden kann.
In einem Ausführungsbeispiel der Erfindung ist das Speicherzellenfeld 202 ein NAND-Speicherzellenarray 202 als ein Teil einer Speichereinrichtung (im Allgemeinen als ein Teil einer elektronischen Einrichtung aufweisend das Speicherzellenfeld 202). Das NAND-Speicherzellenarray 202 weist Wortleitungen 302 auf (im Allgemeinen eine beliebige Anzahl von Wortleitungen 302; in einem Ausführungsbeispiel der Erfindung, 1024 Wortleitungen 302) sowie diese kreuzenden Bitleitungen 304 (im Allgemeinen eine beliebige Anzahl von Bitleitungen 304, in einem Ausführungsbeispiel der Erfindung, 512 Bitleitungen 304).
Das NAND-Speicherzellenarray 202 weist NAND-Strings 306 auf, wobei jeder NAND-String 306 Speicherzellen aufweist (beispielsweise Ladungsfänger-Speicherzellen oder Floating Gate-Speicherzellen) 204. Ferner kann eine beliebige Anzahl von Speicherzellen in dem NAND-String 306 vorgesehen sein, gemäß einem Ausführungsbeispiel der Erfindung, 32 Speicherzellen 204. Die Speicherzellen 204 sind zwischen einem Source-Auswähl-Gate 308 in Serie Source-zu-Drain gekoppelt, wobei das Source-Auswähl-Gate 308 implementiert sein kann als ein Feldeffekttransistor, und ein Drain-Auswähl-Gate 310, welches ebenfalls implementiert sein kann als ein Feldeffekttransistor. Jedes Source-Auswähl-Gate 308 ist angeordnet an einer Kreuzung einer Bitleitung 304 und einer Source-Auswähl-Leitung 312. Jedes Drain-Auswähl-Gate 310 ist angeordnet an einer Kreuzung einer Bitleitung 304 und einer Drain-Auswähl-Leitung 314. Das Drain eines jeden Source-Auswähl-Gates 308 ist verbunden mit dem Source-Anschluss der ersten Speicherzelle 204 des entsprechenden NAND-Strings 306. Die Source eines jeden Source-Auswähl-Gates 308 ist verbunden mit einer gemeinsamen Sourceleitung 316. Ein Steuer-Gate 318 eines jeden Source-Auswähl-Gates 308 ist verbunden mit der Source-Auswähl-Leitung 312.
In einem Ausführungsbeispiel der Erfindung ist die gemeinsame Sourceleitung 316 zwischen die Source-Auswähl-Gates 308 für NAND-Strings 306 von zwei unterschiedlichen NAND-Arrays geschaltet (eines dieser NAND-Arrays ist in 3 dargestellt und das andere ist in 3 nicht dargestellt). Somit teilen sich zwei NAND-Arrays die gemeinsame Sourceleitung 316.
In einem Ausführungsbeispiel der Erfindung ist das Drain eines jeden Drain-Auswähl-Gates 310 verbunden mit der Bitleitung 304 des entsprechenden NAND-Strings 306 bei einem Drain-Kontakt 320. Die Source eines jeden Drain-Auswähl-Gates 310 ist mit dem Drain der mindestens einen Speicherzelle des entsprechenden NAND-Strings 306 verbunden. In einem Ausführungsbeispiel der Erfindung teilen sich mindestens zwei NAND-Strings 306 denselben Drain-Kontakt 320.
Gemäß den beschriebenen Ausführungsbeispielen weist jede Speicherzelle 204 auf eine Source 322 (beispielsweise einen ersten Source/Drain-Bereich), ein Drain 324 (beispielsweise einen zweiten Source/Drain-Bereich), einen Ladungsspeicherbereich 326 (beispielsweise einen dielektrischen Schichtenstapel oder einen Floating Gate-Stapel) und ein Steuer-Gate 328 (beispielsweise einen Gate-Bereich). Das Steuer-Gate 328 einer jeden Speicherzelle 204 ist mit einer jeweiligen Wortleitung 302 verbunden. Eine Spalte des NAND-Speicherzellenarrays 202 weist einen jeweiligen NAND-String 306 auf und eine Zeile des NAND- Speicherzellenarrays 202 weist diejenigen Speicherzellen 204 auf, welche gemeinsam mit einer jeweiligen Wortleitung 302 verbunden sind.
In einem alternativen Ausführungsbeispiel der Erfindung ist das Speicherzellenfeld 202 ein NOR-Speicherzellenarray 202. In noch einem anderen Ausführungsbeispiel der Erfindung kann das Speicherzellenfeld 202 angeordnet sein gemäß irgendeiner anderen geeigneten Architektur.
Der integrierte Schaltkreis 200 weist ferner ein Referenz-Speicherzellenfeld 206 auf. In einem Ausführungsbeispiel der Erfindung weist das Referenz-Speicherzellenfeld 206 mindestens eine Referenz-Speicherzelle 208 auf, in einem Ausführungsbeispiel der Erfindung, eine Mehrzahl von Referenz-Speicherzellen 208. In einem Ausführungsbeispiel der Erfindung ist jeweils eine vordefinierte Anzahl von Referenz-Speicherzellen 208 einer vordefinierten Anzahl von Speicherzellen 204 in dem Speicherzellenfeld 202 zugeordnet. In einem Ausführungsbeispiel der Erfindung ist eine Referenz-Speicherzelle 208 einer jeden Speicherzellen-Gruppe (beispielsweise einem jeden Speicherzellensektor oder einem jeden NAND-Speicherzellen-String 306) zugeordnet, beispielsweise zu jeder Speicherzellen-Gruppe, welche eine Mehrzahl von Speicherzellen 204 aufweist, welche mit einer Steuerleitung gekoppelt sind (beispielsweise einer jeweiligen gemeinsamen Wortleitung 302). In einem anderen Ausführungsbeispiel der Erfindung sind zwei Referenz-Speicherzellen 208 (beispielsweise bildend ein jeweiliges Paar von Referenz-Speicherzellen 208; in einem Ausführungsbeispiel können die Speicherzellen eines jeweiligen Paars von Referenz-Speicherzellen 208) invers zueinander programmiert sein (beispielsweise kann eine erste Referenz-Speicherzelle des Referenz-Speicherzellen-Paars in einen ersten Programmierzustand programmiert sein (beispielsweise mit einer logischen "0") und eine zweite Referenz-Speicherzelle des Referenz-Speicherzellen-Paars kann programmiert sein in einen zweiten Programmierzustand, welcher unterschiedlich ist zu dem ersten Programmierzustand (beispielsweise mit einer logischen "1")) sind einer jeden Speicherzellen-Gruppe zugeordnet (beispielsweise jeweils einem Speicherzellensektor oder einem jeweiligen NAND-Speicherzellen-String 306) beispielsweise zu einer jeweiligen Speicherzellen-Gruppe, welche eine Mehrzahl von Speicherzellen 204 aufweist, welche mit einer Steuerleitung gekoppelt sind (beispielsweise mit einer jeweiligen gemeinsamen Wortleitung 302). In einem Ausführungsbeispiel der Erfindung sind die mindestens eine Referenz-Speicherzelle 208 und die mindestens eine Speicherzelle 204 von derselben Art von Speicherzelle (in einem Beispiel sind die mindestens eine Referenz-Speicherzelle 208 und die mindestens eine Speicherzelle 204 beide Ladungsfänger-Speicherzellen, in einem anderen Ausführungsbeispiel sind die mindestens eine Referenz-Speicherzelle 208 und die mindestens eine Speicherzelle 204 beide Floating Gate-Speicherzellen).
Der integrierte Schaltkreis 200 weist ferner einen Ermittlungs-Schaltkreis 210 auf (beispielsweise implementiert mittels eines Speicherarray-Evaluierungs-Schaltkreises (beispielsweise 130)) zum Ermitteln eines Schreibzustands der mindestens einen Referenz-Speicherzelle 208. Der Schreibzustand kann beispielsweise ein Gelöscht-Zustand oder ein Programmiert-Zustand sein.
In einem Ausführungsbeispiel der Erfindung ist der Ermittlungs-Schaltkreis 210 eingerichtet zum Ermitteln des Schreibzustands der mindestens einen Referenz-Speicherzelle 208, indem er mindestens eine elektrische Charakteristik der mindestens einen Referenz-Speicherzelle 208 mit mindestens einer elektrischen Referenz-Charakteristik von mindestens einer globalen Referenz-Speicherzelle (beispielsweise implementiert mittels der einen oder der mehreren Haupt-Referenzzellen 132) vergleicht, welche einer Mehrzahl von Referenz-Speicherzellen 208 zugeordnet ist.
In einem Ausführungsbeispiel der Erfindung ist der Ermittlungs-Schaltkreis 210 eingerichtet zum Ermitteln, ob ein Referenz-Lesepegel (welcher im Folgenden noch näher erläutert wird) innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt. Ferner kann der Schreib-Schaltkreis 212 eingerichtet sein derart, dass er abhängig davon, ob der Referenz-Lesepegel innerhalb des vorbestimmten Referenz-Lesepegel-Bereichs liegt, mindestens einen Schreibpuls an die mindestens eine Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 anlegt.
In einem anderen Ausführungsbeispiel der Erfindung ist der Ermittlungs-Schaltkreis 210 eingerichtet zum Ermitteln, ob die Schwellenspannung einer ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert (welcher ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert oder ein selbst-synchronisierter Programm-Verifizierungspegel-Schwellenwert minus einem ersten Offset-Wert sein kann, wobei der erste Offset-Wert liegen kann in einem Bereich von ungefähr 150 mV bis ungefähr 500 mV, beispielsweise in einem Bereich von ungefähr 250 mV bis ungefähr 400 mV, beispielsweise in einem Bereich von ungefähr 300 mV bis ungefähr 350 mV), und, in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, er ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert (welcher sein kann ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert oder ein erster selbstsynchronisierter Lese-Verifizierungspegel-Schwellenwert minus einem zweiten Offset-Wert, wobei der zweite Offset-Wert in einem Bereich liegen kann von ungefähr 250 mV bis ungefähr 600 mV, beispielsweise in einem Bereich von ungefähr 350 mV bis ungefähr 500 mV, beispielsweise in einem Bereich von ungefähr 400 mV bis ungefähr 450 mV) und niedriger als ein vordefinierter dritter Referenz-Lesepegel (welcher sein kann ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert oder ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert plus einem dritten Offset-Wert, wobei der dritte Offset-Wert in einem Bereich liegen kann von ungefähr 80 mV bis ungefähr 300 mV, beispielsweise in einem Bereich von ungefähr 100 mV bis ungefähr 250 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis ungefähr 200 mV), wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
In einem Ausführungsbeispiel der Erfindung kann der Ausdruck "selbst-synchronisiert" ausdrücken, dass der jeweilige Parameter abhängig ist von den jeweiligen Schwellenspannungs-Verteilungen einer Mehrzahl von Speicherzellen und somit mit jedem Satz einer Mehrzahl von Speicherzellen variiert.
Ferner ist ein Schreib-Schaltkreis 212 in dem integrierten Schaltkreis vorgesehen zum Schreiben, abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, der mindestens einen Speicherzelle 204 (symbolisiert in 2 mittels einer ersten Schreib-Kopplung 214) und zum Schreiben der mindestens einen Referenz-Speicherzelle 208 in einen gegebenen Schreibzustand (beispielsweise zu einem vordefinierten Schreibzustand) (symbolisiert in 2 mittels einer zweiten Schreib-Kopplung 216), wie im Folgenden noch näher erläutert wird.
In einem Ausführungsbeispiel der Erfindung ist der Schreib-Schaltkreis 212 derart eingerichtet, dass er in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist, die mindestens eine Referenz-Speicherzelle schreibt unter Verwendung eines ersten Speicherzellen-Schreibschemas. Ferner ist in einem Ausführungsbeispiel der Erfindung der Schreib-Schaltkreis 212 derart eingerichtet, dass er in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle 208 ein zweiter Schreibzustand ist, die mindestens eine Referenz-Speicherzelle schreibt unter Verwendung eines zweiten Speicherzellen-Schreibschemas.
In einem Ausführungsbeispiel der Erfindung zeigt der erste Schreibzustand an, dass die mindestens eine Referenz-Speicherzelle 208 gelöscht ist. In einem Ausführungsbeispiel der Erfindung zeigt der zweite Schreibzustand an, dass die mindestens eine Referenz-Speicherzelle schon programmiert worden ist oder schon re-programmiert (anders ausgedrückt, wieder-programmiert) worden ist.
Das erste Speicherzellen-Schreibschema kann aufweisen ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Speicherzelle, wobei der Schreibpuls eine höhere Spannung aufweist als der Schreibpuls (beispielsweise ein Programmierpuls), der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist und/oder eine längere Zeitdauer aufweist als der Schreibpuls (beispielsweise der Programmierpuls), der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist.
In einem Ausführungsbeispiel der Erfindung sind mindestens zwei Referenz-Speicherzellen 208 vorgesehen. In diesem Ausführungsbeispiel der Erfindung ist der Schreib-Schaltkreis 212 eingerichtet zum Schreiben von mindestens einer Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen 208.
In einem Ausführungsbeispiel der Erfindung ist der Schreib-Schaltkreis 212 eingerichtet zum Schreiben beider Referenz-Speicherzellen 208, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Größe (im Folgenden auch bezeichnet als elektrische Charakteristik) der mindestens zwei Referenz-Speicherzellen 208.
In einem Ausführungsbeispiel der Erfindung ist der Schreib-Schaltkreis 212 eingerichtet zum Schreiben einer ersten Referenz-Speicherzelle 208 in einen ersten Schreibzustand und der zweiten Referenz-Speicherzelle 208 in einen zweiten Schreibzustand.
In einem Ausführungsbeispiel der Erfindung ist der Schreib-Schaltkreis 212 eingerichtet derart, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 erhöht.
Die erste Referenz-Speicherzelle 208 kann eine programmierte Referenz-Speicherzelle 208 sein.
Ferner kann der Schreib-Schaltkreis 212 derart eingerichtet sein, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 reduziert.
Die zweite Referenz-Speicherzelle 208 kann eine gelöschte Referenz-Speicherzelle 208 sein.
In diesem Beispiel kann gemäß einem Ausführungsbeispiel der Erfindung der Ermittlungs-Schaltkreis 210 eingerichtet sein zum Ermitteln, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 über einem vierten Referenz-Lesepegel-Schwellenwert liegt (welcher ein selbst synchronisierter Lösch-Verifizierungspegel-Schwellenwert oder ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert minus einem vierten Offset-Wert sein kann, wobei der vierte Offset-Wert liegen kann in einem Bereich von ungefähr 120 mV bis ungefähr 350 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis ungefähr 300 mV, beispielsweise in einem Bereich von ungefähr 200 mV bis ungefähr 250 mV). Ferner kann in diesem Ausführungsbeispiel der Erfindung der Schreib-Schaltkreis 212 derart eingerichtet sein, dass er in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle 208 weiter erniedrigt.
In einem Ausführungsbeispiel der Erfindung kann die Mehrzahl von Speicherzellen 204 mit einer gemeinsamen Steuerleitung wie beispielsweise einer gemeinsamen Wortleitung (beispielsweise 302) verbunden sein, wobei die mindestens eine Referenz-Speicherzelle 208 der Mehrzahl von Speicherzellen 204 zugeordnet ist.
In allen beschriebenen Ausführungsbeispielen kann eine Mehrzahl von Leseverstärkern vorgesehen sein, wobei mindestens ein Speicherzellen-Leseverstärker vorgesehen sein kann für die mindestens eine Speicherzelle 204. In diesem Ausführungsbeispiel der Erfindung kann mindestens ein Referenz-Leseverstärker vorgesehen sein für die mindestens eine Referenz-Speicherzelle 208.
In einem Ausführungsbeispiel der Erfindung, welches in 4 gezeigt ist, ist ein integrierter Schaltkreis 400 vorgesehen.
Der integrierte Schaltkreis 400 weist ein Speicherzellenfeld 202 auf, welches ähnlich ist dem Speicherzellenfeld 202 in 2. Ferner sind in diesem Ausführungsbeispiel mindestens zwei Referenz-Speicherzellen 208 vorgesehen. Der integrierte Schaltkreis 400 ist gleich dem integrierten Schaltkreis 200, welcher in 2 gezeigt ist, mit einigen Unterschieden, welche im Folgenden näher erläutert werden.
Statt des Ermittlungs-Schaltkreises 210 ist in diesem Ausführungsbeispiel der Erfindung ein Ermittlungs-Schaltkreis 402 bereitgestellt zum Ermitteln der Schwellenspannung einer ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 und der Schwellenspannung einer zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208.
In einem Ausführungsbeispiel der Erfindung ist der Ermittlungs-Schaltkreis 402 eingerichtet zum Ermitteln, ob die Schwellenspannung einer ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 größer ist als ein vordefinierter Referenz-Lesepegel-Schwellenwert (welcher sein kann ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert oder ein selbstsynchronisierter Programmier-Verifizierungspegel-Schwellenwert minus einem ersten Offset-Wert, wobei der erste Offset-Wert liegen kann in einem Bereich von ungefähr 300 mV bis ungefähr 500 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis ungefähr 300 mV) und, in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert zum Ermitteln, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert (welcher sein kann ein erster selbstsynchronisierter Lese-Verifizierungspegel-Schwellenwert oder ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert minus einem zweiten Offset-Wert, wobei der zweite Offset-Wert in einem Bereich liegen kann von ungefähr 250 mV bis ungefähr 600 mV, beispielsweise in einem Bereich von ungefähr 350 mV bis ungefähr 500 mV, beispielsweise in einem Bereich von ungefähr 400 mV bis ungefähr 450 mV) und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert (welcher sein kann ein zweiter selbstsynchronisierter Lese-Verifizierungspegel-Schwellenwert oder ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert plus einem dritten Offset-Wert, wobei der dritte Offset-Wert liegen kann in einem Bereich von ungefähr 80 mV bis ungefähr 300 mV, beispielsweise in einem Bereich von ungefähr 100 mV bis ungefähr 250 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis ungefähr 200 mV), wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Ferner ist in diesem Ausführungsbeispiel der Erfindung ein Referenz-Lesepegel-Einstell-Schaltkreis 404 vorgesehen zum Verändern der Schwellenspannung einer ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 und der Schwellenspannung einer zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen 208.
In einem Ausführungsbeispiel der Erfindung ist der Referenz-Lesepegel-Einstell-Schaltkreis 404 derart eingerichtet, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 erhöht.
In einem Ausführungsbeispiel der Erfindung ist die erste Referenz-Speicherzelle 208 eine programmierte Referenz-Speicherzelle.
Ferner kann der Referenz-Lesepegel-Einstell-Schaltkreis 404 derart eingerichtet sein, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 reduziert.
In einem Ausführungsbeispiel der Erfindung ist die zweite Referenz-Speicherzelle 208 eine gelöschte Referenz-Speicherzelle 208.
In diesem Ausführungsbeispiel der Erfindung kann der Ermittlungs-Schaltkreis 402 eingerichtet sein zum Ermitteln, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 über einem vierten Referenz-Lesepegel-Schwellenwert liegt (welcher sein kann ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert oder ein selbstsynchronisierter Lösch-Verifizierungspegel-Schwellenwert minus einem vierten Offset-Wert, wobei der vierte Offset-Wert liegen kann in einem Bereich von ungefähr 120 mV bis ungefähr 350 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis ungefähr 300 mV, beispielsweise in einem Bereich von ungefähr 200 mV bis ungefähr 250 mV), und, in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle 208 der mindestens zwei Referenz-Speicherzellen 208 über dem vierten Referenz-Lesepegel-Schwellenwert (auch bezeichnet als Minimum-Lesepegel-Schwellenwert) liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle 208 weiter reduziert.
5 zeigt ein Diagramm 500, in dem Verfahren zum Schreiben von mindestens einer Speicherzelle eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In 502 wird ein Schreibzustand von mindestens einer Referenz-Speicherzelle (beispielsweise 208) ermittelt.
Wie oben beschrieben worden ist, zeigt in einem Ausführungsbeispiel der Erfindung der "Schreibzustand" einer Speicherzelle an, ob die Speicherzelle in einem Gelöscht-Zustand oder in einem Programmiert-Zustand ist. Ein "Programmieren" kann verstanden werden als ein Einstellen des Zustands einer Speicherzelle zu einem ersten Logikwert und ein "Löschen" kann verstanden werden als ein Einstellen des Zustands einer Speicherzelle zu einem zweiten logischen Wert. Somit kann in einem Ausführungsbeispiel der Erfindung in 502 ermittelt werden, ob die mindestens eine Referenz-Speicherzelle (beispielsweise 208) gelöscht ist oder programmiert (oder wieder-programmiert) ist.
In 504 wird abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle die mindestens eine Speicherzelle geschrieben. In einem Ausführungsbeispiel der Erfindung werden eine Mehrzahl von Speicherzellen in dem Speicherzellenfeld (beispielsweise 106 oder 202) geschrieben, beispielsweise gemäß einer empfangenen Schreib-Anforderung.
In 506 wird die mindestens eine Referenz-Speicherzelle geschrieben in einen gegebenen Schreibzustand (beispielsweise in einen vordefinierten Schreibzustand). In einem Ausführungsbeispiel der Erfindung wird die mindestens eine Referenz-Speicherzelle geschrieben kurz bevor das Schreiben der mindestens einen Speicherzelle durchgeführt wird, zu derselben Zeit, zu der die mindestens eine Speicherzelle geschrieben wird, oder kurz nachdem das Schreiben der mindestens einen Speicherzelle durchgeführt worden ist. In diesem Zusammenhang kann der Ausdruck "kurz" verstanden werden als ein Anzeigen einer Zeitperiode, welche ausreichend kurz ist, so dass das Schreiben der mindestens einen Referenz-Speicherzelle und das Schreiben der mindestens einen Speicherzelle im Wesentlichen den gleichen oder sogar denselben Schreib-Bedingungen unterliegen wie beispielsweise den gleichen oder denselben externen Temperaturen, etc., und dass die Schwellenspannungen der geschriebenen mindestens einen Referenz-Speicherzelle und der geschriebenen mindestens einen Speicherzelle gleich sind, wenn sie denselben logischen Wert repräsentieren (beispielsweise gelöscht oder programmiert). Somit wird das Schreiben von mindestens einer Referenz-Speicherzelle anschaulich aufgefrischt, wenn mindestens eine Speicherzelle geschrieben wird, beispielsweise in einem Fall, in dem einige Speicherzellen derselben Gruppe von Speicherzellen schon vorher geschrieben worden sind (und somit die zugeordnete mindestens eine Referenz-Speicherzelle ebenfalls zuvor geschrieben worden ist), womit ein Bewegen des Fenster-Effekts der Bewegung der Referenz-Lesepegel über die Zeit reduziert wird. Somit wird ein Referenz-Lesepegel, der von der mindestens einen Referenz-Speicherzelle bereitgestellt wird, angepasst an die Schreibzustände der geschriebenen Speicherzellen. In einem Ausführungsbeispiel der Erfindung werden die mindestens eine Speicherzelle und die mindestens eine Referenz-Speicherzelle innerhalb einer vordefinierten Zeitperiode geschrieben. In einem Ausführungsbeispiel der Erfindung ist die vordefinierte Zeitperiode bis zu ungefähr einem Tag (beispielsweise bis zu einigen Stunden, beispielsweise bis zu ungefähr zwölf Stunden, beispielsweise bis zu ungefähr zehn Stunden, beispielsweise bis zu ungefähr acht Stunden, beispielsweise bis zu ungefähr vier Stunden, beispielsweise bis zu ungefähr zwei Stunden, beispielsweise bis zu ungefähr einer Stunde), beispielsweise bis zu einigen Minuten (beispielsweise bis zu ungefähr 30 Minuten, beispielsweise bis zu ungefähr 15 Minuten, beispielsweise bis zu ungefähr zehn Minuten, beispielsweise bis zu ungefähr fünf Minuten, beispielsweise bis zu ungefähr zwei Minuten, beispielsweise bis zu ungefähr einer Minute), beispielsweise bis zu ungefähr. einigen Sekunden (beispielsweise bis zu ungefähr 30 Sekunden, beispielsweise bis zu ungefähr 15 Sekunden, beispielsweise bis zu ungefähr zehn Sekunden, beispielsweise bis zu ungefähr fünf Sekunden), beispielsweise bis zu ungefähr einigen Millisekunden (beispielsweise bis zu ungefähr 500 ms, beispielsweise bis zu ungefähr 250 ms, beispielsweise bis zu ungefähr 125 ms, beispielsweise bis zu ungefähr 50 ms, beispielsweise bis zu ungefähr 20 ms, beispielsweise bis zu ungefähr zehn ms, beispielsweise bis zu ungefähr fünf ms, beispielsweise bis zu ungefähr einer ms), beispielsweise bis zu ungefähr einigen Mikrosekunden (beispielsweise bis zu ungefähr 250 μs, beispielsweise bis zu ungefähr 125 μs, beispielsweise bis zu ungefähr 50 μs, beispielsweise bis zu ungefähr 20 μs, beispielsweise bis zu ungefähr zehn μs, beispielsweise bis zu ungefähr fünf μs, beispielsweise bis zu ungefähr einer μs). In einem Ausführungsbeispiel der Erfindung werden die mindestens eine Speicherzelle und die mindestens eine Referenz-Speicherzelle gleichzeitig geschrieben.
In einem Ausführungsbeispiel der Erfindung ist die mindestens eine Referenz-Speicherzelle der mindestens einen Speicherzelle zugeordnet.
In einem Ausführungsbeispiel der Erfindung wird in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist (der erste Schreibzustand kann anzeigen, dass die mindestens eine Referenz-Speicherzelle gelöscht ist) die mindestens eine Speicherzelle geschrieben wird unter Verwendung eines ersten Speicherzellen-Schreibschemas. Ferner kann in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein zweiter Schreibzustand ist (der zweite Schreibzustand kann anzeigen, dass die mindestens eine Referenz-Speicherzelle schon programmiert oder wiederprogrammiert worden ist) die mindestens eine Speicherzelle geschrieben wird unter Verwendung eines zweiten Speicherzellen-Schreibschemas. In einem Ausführungsbeispiel der Erfindung weist das erste Speicherzellen-Schreibschema auf ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Speicherzelle, wobei der Schreibpuls eine größere Spannung aufweist als mindestens ein Schreibpuls (beispielsweise ein Programmierpuls), der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist. Alternativ oder zusätzlich weist der Schreibpuls, der an die mindestens eine Speicherzelle angelegt wird, eine längere Zeitdauer auf, als der Schreibpuls (beispielsweise Programmierpuls), der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist.
In einem Ausführungsbeispiel der Erfindung wird der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt, indem mindestens eine elektrische Charakteristik der mindestens einen Referenz-Speicherzelle mit mindestens einer elektrischen Referenz-Charakteristik von mindestens einer globalen Referenz-Speicherzelle, welche einer Mehrzahl von Referenz-Speicherzellen zugeordnet ist, verglichen wird. Die mindestens eine elektrische Charakteristik kann die Schwellenspannung der mindestens einen Referenz-Speicherzelle bzw. der mindestens einen Speicherzelle sein. In einem Ausführungsbeispiel der Erfindung kann eine Schreib-Anforderung zum Schreiben von mindestens einer Speicherzelle empfangen werden und auf den Empfang der Schreib-Anforderung hin kann der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt werden. In einem alternativen Ausführungsbeispiel der Erfindung kann das Ermitteln des Schreibzustands der mindestens einen Referenz-Speicherzelle vorgesehen sein, wenn es vorausgesagt wird, dass die mindestens eine zugeordnete Speicherzelle in der Zukunft geschrieben werden könnte, selbst in dem Fall, dass keine Schreib-Anforderung für die bestimmte mindestens eine Speicherzelle empfangen worden ist, der die mindestens eine Referenz-Speicherzelle zugeordnet ist.
In einem Ausführungsbeispiel der Erfindung sind mindestens zwei Referenz-Speicherzellen vorgesehen, welche beide derselben mindestens einen Speicherzelle zugeordnet sein können. In diesem Ausführungsbeispiel kann mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen geschrieben werden, womit ein Referenz-Lesepegel eingestellt werden kann, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen. In diesem Ausführungsbeispiel können die mindestens zwei Referenz-Speicherzellen beide geschrieben, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen. Die mindestens zwei Referenz-Speicherzellen können derart geschrieben werden, dass eine erste Speicherzelle in einen ersten Schreibzustand geschrieben wird und die zweite Speicherzelle in einen zweiten Schreibzustand geschrieben wird.
In einem Ausführungsbeispiel der Erfindung kann der Prozess des Schreibens von mindestens zwei Referenz-Speicherzellen (beispielsweise 506) aufweisen einen Prozess des Ermittelns, ob der Referenz-Lesepegel innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt, und abhängig davon, ob der Referenz-Lesepegel innerhalb des vorbestimmten Referenz-Lesepegel-Bereichs liegt, einen Prozess eines Anlegens von mindestens einem Schreibpuls an die mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen.
In einem Ausführungsbeispiel der Erfindung kann der Prozess des Schreibens von mindestens zwei Referenz-Speicherzellen (beispielsweise 506) aufweisen einen Prozess eines Ermittelns, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert, und, in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erster Referenz-Lesepegel-Schwellenwert, einen Prozess eines Ermittelns, ob der Referenz-Lesepegel größer ist ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger ist als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
In dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, kann die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht werden.
In einem Ausführungsbeispiel der Erfindung ist die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle.
Ferner kann die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht werden, indem ein Spannungspuls an die erste Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen angelegt wird.
In einem Ausführungsbeispiel der Erfindung kann in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert werden.
In einem Ausführungsbeispiel der Erfindung ist die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle.
Die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen kann reduziert werden, indem ein Spannungspuls an die zweite Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen angelegt wird.
In einem Ausführungsbeispiel der Erfindung kann das Verfahren ferner aufweisen einen Prozess eines Ermittelns, ob die reduzierte Schwellenspannung der zweiten Referenz- Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und, in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle über dem vierten Referenz-Lesepegel-Schwellenwert (beispielsweise dem minimalen Lesepegel-Schwellenwert) liegt, einen Prozess eines weiteren Reduzierens der Schwellenspannung der zweiten Referenz-Speicherzelle.
6 zeigt ein Diagramm 600, in welchem ein Verfahren zum Schreiben von mindestens zwei Speicherzellen eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In 602 werden die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und die Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen ermittelt.
In 604 wird die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und die Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen verändert, womit ein Referenz-Lesepegel eingestellt wird, welche abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
In einem Ausführungsbeispiel der Erfindung wird ferner ermittelt, ob die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert und in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, wird ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert. In dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, kann die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht werden.
In diesem Ausführungsbeispiel der Erfindung kann die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle sein.
Weiterhin kann die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht werden, indem ein Spannungspuls an die erste Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen angelegt wird.
In einem Ausführungsbeispiel der Erfindung kann in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert werden.
In diesem Ausführungsbeispiel kann die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle sein.
Weiterhin kann die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert werden, indem ein Spannungspuls an die zweite Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen angelegt wird.
In einem Ausführungsbeispiel der Erfindung kann das Verfahren ferner aufweisen einen Prozess eines Ermittelns, ob die reduzierte Schwellenspannung der zweiten Referenz- Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt, und, in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert (beispielsweise einem Minimum-Lesepegel-Schwellenwert) liegt, einen Prozess eines weiteren Reduzierens der Schwellenspannung der zweiten Referenz-Speicherzelle.
7 zeigt ein Diagramm 700, in dem ein Verfahren zum Schreiben von mindestens zwei Speicherzellen eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In einem Ausführungsbeispiel der Erfindung kann die Anzahl von Speicherzellen in einem Speicherarray (beispielsweise in den Speicherarray 106), welche einer Referenzelle (oder einem Referenzellen-Paar) zugeordnet ist (in anderen Worten verbunden ist), beispielsweise eine Speicherarray-Referenzzelle (oder ein Speicherarray-Referenzzellen-Paar) definiert sein durch die Anzahl vorgesehener Leseverstärker. Gemäß einem Ausführungsbeispiel der Erfindung wird eine schnelle Burst-Programmieroperation verwendet, beispielsweise in einer Code-Flash-Speichereinrichtung. In einem Ausführungsbeispiel der Erfindung werden alle Speicherzellen, welche einer Referenzzelle (oder einem Referenzzellen-Paar), beispielsweise einer Speicherarray-Referenzzelle (oder einem Speicherarray-Referenzzellen-Paar) zugeordnet sind, im Wesentlichen zur gleichen Zeit programmiert (beispielsweise in einem Zeitfenster von einigen Minuten) gemeinsam mit der jeweiligen zugeordneten Referenzzelle (oder einem Referenzzellen-Paar), beispielsweise einer Speicherarray-Referenzzelle (oder einem Speicherarray-Referenzzellen-Paar). In einem Ausführungsbeispiel der Erfindung möchte ein Kunde (Nutzer) ein 256 Bit-Wort in das Speicherzellenarray (beispielsweise 106) programmieren. In einem Ausführungsbeispiel der Erfindung startet das Verfahren nach einem Empfangen einer Schreib-Anforderung.
In einem Ausführungsbeispiel der Erfindung startet die Default-Programmieroperation in 702 mit einem Lesen (Ermitteln) des Schreibzustands der zugeordneten Referenzzelle (oder einem Referenzzellen-Paar), beispielsweise einer Speicherarray-Referenzzelle (oder einem Speicherarray-Referenzzellen-Paar), beispielsweise der zugeordneten selbst-synchronisierten Referenzzelle (oder dem zugeordneten selbst-synchronisierten Referenzzellen-Paar) gegenüber der globalen Referenzzelle (beispielsweise gegenüber den Haupt-Referenzzellen). In einem Ausführungsbeispiel der Erfindung weist eine Speicherbank 256 Leseverstärker 126 auf, die den Speicherzellen 108 zugeordnet sind und zwei Referenzzellen-Leseverstärker 128, welche den Referenzzellen zugeordnet sind.
Dann wird in 704 ermittelt, ob die mindestens eine Referenz-Speicherzelle gelöscht ist. In einem Ausführungsbeispiel der Erfindung wird dies durchgeführt, indem der Logikzustand der mindestens einen Referenz-Speicherzelle ermittelt wird. Wenn die mindestens eine Referenz-Speicherzelle einen Logikzustand "1" aufweist, ist beispielsweise ermittelt, dass die mindestens eine Referenz-Speicherzelle gelöscht ist ("Ja" in 704). Dies kann bedeuten, dass die Speicherzellen, die mit dieser mindestens einen Referenz-Speicherzelle verknüpft sind, bisher noch nicht programmiert worden sind oder dass alle gelöscht worden sind.
Wenn in 704 ermittelt worden ist, dass die mindestens eine Referenz-Speicherzelle gelöscht ist ("Ja" in 704) werden alle gewünschten Bits (d. h. beispielsweise alle gewünschten Speicherzellen) gemäß der Schreib-Anforderung (beispielsweise alle Bits (d. h. beispielsweise alle Speicherzellen) die der mindestens einen Referenz-Speicherzelle zugeordnet sind) programmiert in 706 unter Verwendung eines schnellen Programmierschemas unter Verwendung eines oder mehrerer starker Programmierpulse (üblicherweise mit einer Programmierspannung in einem Bereich von ungefähr 4 V bis ungefähr 6 V und einer Pulsdauer in einem Bereich von ungefähr 200 μs bis ungefähr 300 μs).
Dann wird in 708 die mindestens eine Referenz-Speicherzelle (beispielsweise die Speicherarray-Referenzzelle 124 (oder das Speicherarray-Referenzellen-Paar 124)) geschrieben (beispielsweise programmiert in einen zweiten logischen Wert, beispielsweise den logischen Wert "0").
In einem Ausführungsbeispiel der Erfindung wird angenommen, dass ein Kunde 64 Bits in derselben Weise, wie es oben beschrieben worden ist, programmiert hat. In diesem Ausführungsbeispiel der Erfindung wird ferner angenommen, dass der Kunde weitere 16 Bits in denselben Speicherzellensektor schreiben möchte, in den die 64 Bits zuvor programmiert worden sind.
In diesem Ausführungsbeispiel wird, nachdem beispielsweise eine Schreib-Anforderung, mit welcher ein Programmieren von 16 Bits in denselben Speicherzellensektor angefordert wird, in welchen die 64 Bits zuvor programmiert worden sind, in 702 der Schreibzustand der zugehörigen Referenzzelle (oder einem Referenzzellen-Paar), beispielsweise einer Speicherarray-Referenzelle (oder einem Speicherarray-Referenzellen-Paar), beispielsweise der zugehörigen selbst-synchronisierten Referenzzelle (oder dem zugehörigen selbst-synchronisierten Referenzzellen-Paar), ermittelt gegen die globalen Referenzzellen (gegen den Haupt-Referenzzellen).
In diesem Fall wird in 704 ermittelt, dass die mindestens eine Referenz-Speicherzelle in der Vergangenheit schon geschrieben worden ist (in anderen Worten, synchronisiert worden ist). Dies kann ermittelt werden, indem ermittelt wird, dass die mindestens eine Referenz-Speicherzelle einen logischen Wert "0" zeigt. In anderen Worten ist in diesem Fall die mindestens eine Referenz-Speicherzelle nicht gelöscht ("Nein" in 704).
Wenn in 704 ermittelt worden ist, dass die mindestens eine Referenz-Speicherzelle nicht gelöscht ist ("Nein" in 704), werden alle Bits (d. h. alle Speicherzellen), welche der mindestens einen Referenz-Speicherzelle zugeordnet sind, gelesen unter Verwendung der mindestens einen Referenz-Speicherzelle als eine Referenz-Speicherzelle, welche den Lesepegel-Schwellenwert bereitstellt zum Ermitteln des jeweiligen Logikzustands der jeweiligen Speicherzellen. In einem Ausführungsbeispiel der Erfindung werden somit 256 Datenbits (d. h. beispielsweise 256 Speicherzellen) gelesen, welche der mindestens einen Referenz-Speicherzelle zugeordnet sind (in 710). Die Logikzustände (beispielsweise die Logikwerte) der gelesenen Speicherzellen werden in 712 zwischengespeichert, beispielsweise in einem zusätzlichen Speicherbereich, beispielsweise in einem Seitenpuffer, welcher implementiert sein kann mittels eines statischen Vielfachzugriffsspeichers (Static Random Access Memory, SRAM), welcher die gleiche Größe haben kann wie die Anzahl gelesener Speicherzellen (beispielsweise kann das SRAM eine Größe von 256 Bits aufweisen).
Dann wird in 714 die neue Information (beispielsweise die logischen Werte der neuen Bits) aus den Bits, welche neu programmiert werden sollen (beispielsweise gemäß der Schreib-Anforderung, 16 Bits) zu den Bits, die schon programmiert worden sind, hinzugefügt. In einem Ausführungsbeispiel der Erfindung werden die neuen Bits in die SRAM-Zellen geschrieben, welche Speicherzellen in dem jeweiligen Sektor repräsentieren, welche Speicherzellen noch nicht programmiert worden sind mit den zuvor geschriebenen 64 Bits.
In 716 werden die zwischengespeicherten Daten (beispielsweise die in dem SRAM gespeicherten Daten) in das Speicherzellenarray geschrieben, nämlich in die Speicherzellen des Sektors, der zuvor gelesen worden ist. In einem Ausführungsbeispiel der Erfindung werden alle zu programmierende Bits mit dem logischen Wert "0" programmiert unter Verwendung eines Smart-Programmierschemas unter Verwendung eines oder mehrerer schwacher oder starker Programmierpulse (üblicherweise mit einer Programmierspannung in einem Bereich von ungefähr 3,5 V bis ungefähr 5,5 V und einer Pulsdauer in einem Bereich von ungefähr 20 μs bis ungefähr 50 μs). In diesem Ausführungsbeispiel werden die schon programmierten Bits (beispielsweise die 64 Bits) und die neu zu programmierenden Bits (beispielsweise die 16 Bits) auf diese Weise programmiert.
Dann wird in 718 ermittelt, ob die Programmierung in 716 erfolgreich gewesen ist (beispielsweise unter Verwendung eines Programmier-Verifizierungs-Prozesses, beispielsweise, indem ermittelt wird, ob die Schwellenspannungen der Bits, welche in 716 programmiert worden sind, den erforderlichen Programmierungs-Verifizierungs-Schwellenspannungs-Pegel aufweisen).
In dem Fall, dass ein Bit in 716 noch nicht korrekt programmiert worden ist ("Nein" in 718), wird ein schnelles Programmierschema wie beispielsweise das schnelle Programmierschema, wie es oben in 706 beschrieben worden ist, auf die noch nicht korrekt programmierten Bits in 720 durchgeführt. Dann wird der Prozess fortgeführt in 718.
In dem Fall, dass alle Bits korrekt in 716 programmiert worden sind ("Ja" in 718), wird die mindestens eine Referenz-Speicherzelle wieder-angepasst (anders ausgedrückt, wiedereingestellt) auf den aktuellen Programmier-Schwellenwert in 722.
Das Wieder-Anpassen der mindestens einen Referenz-Speicherzelle (beispielsweise der mindestens einen Speicherarray-Referenzzelle (oder einem Speicherarray-Referenzzellen-Paar)) kann durchgeführt werden unter Verwendung einer der oben geschriebenen Programmierschemata oder irgendeinem anderen geeigneten und an sich herkömmlichen Programmierschema. In einem Ausführungsbeispiel der Erfindung wird ein Programmierschema bereitgestellt, welches im Folgenden näher erläutert wird.
Es ist anzumerken, dass das Programmierschema zum Einstellen mindestens zweier Referenzzellen, wie sie oben beschrieben worden sind, verwendet werden kann auch in anderen Programmierszenarios als in dem oben beschriebenen. Daher ist das Programmierschema zum Programmieren mindestens zweier Referenzzellen nicht beschränkt auf die hier beschriebenen Schreibprozesse.
Dann ist die Schreiboperation abgeschlossen.
In einem Ausführungsbeispiel der Erfindung werden in dem Fall, dass ermittelt worden ist, dass die mindestens eine Referenz-Speicherzelle vollständig gelöscht ist (beispielsweise "Ja" in 704) alle Bits programmiert gemäß einer Schreib-Anforderung unter Verwendung eines ersten Programmierschemas (beispielsweise unter Verwendung eines Programmieralgorithmus, PGM) EINS. In einem Ausführungsbeispiel der Erfindung ist der PGM-Algorithmus EINS ein herkömmlicher Standard-Algorithmus zum schnellen Programmieren, wobei eine Default-Anfangsspannung (auch bezeichnet als Dial-in-Spannung) (beispielsweise in einem Bereich von ungefähr 1200 mV) verwendet werden kann. Ferner kann eine große PGM-Spannungsschrittweite vorgesehen sein, beispielsweise unter Verwendung von Spannungsschritten in einem Bereich von ungefähr 250 mV bis ungefähr 350 mV, beispielsweise in Spannungsschritten von ungefähr 300 mV.
In einem Ausführungsbeispiel der Erfindung werden in dem Fall, dass ermittelt worden ist, dass die mindestens eine Referenz-Speicherzelle programmiert ist (beispielsweise "Nein" in 704) alle Bits der Speicherzellen, die der mindestens einen Referenz-Speicherzelle zugeordnet sind, gelesen und einem intelligenten Programmier(PGM)-Algorithmus ZWEI unterzogen.
In einem Ausführungsbeispiel der Erfindung ist der PGM-Algorithmus ZWEI ein Algorithmus zur langsameren Programmierung als die Programmierung gemäß dem PGM-Algorithmus EINS, wobei eine Start-Spannung (Dial-in-Spannung) verwendet werden kann, die kleiner ist als die Start-Spannung gemäß dem PGM-Algorithmus EINS (Startspannungs-PGM-Algorithmus EINS-x mV, wobei x in einem Bereich liegen kann von ungefähr 500 mV bis ungefähr 700 mV, beispielsweise in einem Bereich von ungefähr 600 mV). Ferner kann eine kleinere oder geringere PGM-Spannungsschrittweite vorgesehen sein, beispielsweise unter Verwendung von Spannungsschritten in einem Bereich von ungefähr 100 mV bis ungefähr 200 mV, beispielsweise unter Verwendung von Spannungsschritten von ungefähr 150 mV, zum Auffrischen aller alten Datenbits (in anderen Worten, der zuvor programmierten Datenbits, welche gelesen worden sind) auf einen ersten globalen Programmier-Verifizierungs-Schwellenspannungs-Pegel GPV1, beispielsweise in einem Bereich von ungefähr 200 mV bis ungefähr 600 mV niedriger als ein vorbestimmter Schwellenspannungs-Pegel.
Dann werden in einem Ausführungsbeispiel der Erfindung die neuen Datenbits, welche zum Schreiben angefordert worden sind, in die noch nicht programmierten Speicherzellen, welche der mindestens einen Referenz-Speicherzelle zugeordnet sind, unter Verwendung eines dritten Programmierschemas programmiert, beispielsweise unter Verwendung eines Programmier(PGM)-Algorithmus DREI, wobei gemäß einem Ausführungsbeispiel der Erfindung gemäß dem PGM-Algorithmus DREI eine unterschiedliche Startspannung und eine unterschiedliche Spannungs-Schrittweite verwendet wird als gemäß dem PGM-Algorithmus EINS und eine unterschiedliche Startspannung und eine unterschiedliche Spannungs-Schrittweite als gemäß dem PGM-Algorithmus ZWEI, auf einen zweiten globalen Programmier-Verifizierungs-Schwellenspannungs-Pegel GPV2, welcher größer sein kann als der erste globale Programmier-Verifizierungs-Schwellenspannungs-Pegel GPV1, beispielsweise um eine Menge in einem Bereich von ungefähr 50 mV bis ungefähr 150 mV, beispielsweise um eine Menge von ungefähr 100 mV.
Dann kann der Prozess beispielsweise in 722 fortgeführt werden. In einem Ausführungsbeispiel der Erfindung ist die mindestens eine Referenz-Speicherzelle auf einen globalen Lesepegel synchronisiert, beispielsweise auf einen globalen Lese-Schwellenspannungs-Pegel.
In einem Ausführungsbeispiel der Erfindung werden alle Bits für alle Leseverstärker immer voll synchronisiert mit einer einzigen Referenz-Speicherzelle (oder beispielsweise einem einzelnen Referenz-Speicherzellen-Paar), beispielsweise zu der Haupt-Referenzzelle, wie oben beschrieben worden ist, unabhängig von der Zeitperiode zwischen dem Programmieren einer ersten Speicherzelle und dem Programmieren einer letzten Speicherzelle, welche der gleichen Referenz-Speicherzelle, beispielsweise der gleichen Speicherarray-Referenzzelle, zugeordnet sind.
In einem Ausführungsbeispiel der Erfindung werden die schon programmierten Speicherzellen immer aufgefrischt, bevor die neuen Datenbits oder die neuen Datenbytes programmiert werden.
Eine Wirkung eines Ausführungsbeispiels der Erfindung kann in einer Maximierung der Anzahl von Leseverstärkern gesehen werden, welche vorgesehen sein können für eine jeweilige Referenz-Speicherzelle (oder einem jeweiligen Referenz-Speicherzellen-Paar) zum Erhöhen der Leistungsfähigkeit ohne die Genauigkeit zu verlieren, welche als solches gewährleistet ist durch das verwendete Design-Konzept.
In einem Ausführungsbeispiel der Erfindung wird die mindestens eine Referenz-Speicherzelle (beispielsweise die mindestens eine Speicherarray-Referenzzelle), beispielsweise das jeweilige Referenz-Speicherzellen-Paar (beispielsweise das mindestens eine Speicherarray-Referenzzellen-Paar) immer korrekt eingestellt auf die Nutzerdaten, die in den zugeordneten Speicherzellen gespeichert sind, unabhängig von dem Zeitpunkt, zu dem die Nutzerdaten in die Speicherzellen programmiert werden (d. h. gespeichert werden).
In einem Ausführungsbeispiel der Erfindung wird auf alle Bits, die einer jeweiligen Referenz-Speicherzelle zugeordnet sind, zugegriffen von den Leseverstärkern (beispielsweise 126) der Speicherzellen bevor die neuen Bits programmiert werden. Dies kann eine Default-Operation für ein Speicherzellenarray (beispielsweise ein NROM-Array) sein zum Gewährleisten einer höheren Lesegenauigkeit nach einigen Jahren von Haltezeit aller programmierten Bits, die zu unterschiedlichen Zeitpunkten programmiert worden sind (in einem Beispiel wird angenommen, dass ein Bit programmiert worden ist im Januar 2002, sieben Bits sind programmiert worden im März 2003, 34 Bits sind programmiert worden im Mai 2003, ..., wobei in jeder Programmieroperation die oben beschriebenen Prozesse durchgeführt werden können).
Das Sich-Bewegen von Lesepegel-Schwellenwerten über die Zeit wird nun im größeren Detail unter Bezugnahme auf 8 erläutert.
8 zeigt ein Diagramm 800, in welchem Schwellenspannungs-Verteilungen gemäß einem Ausführungsbeispiel der Erfindung dargestellt sind, wobei eine erste Achse 802 die Anzahl von Bits (oder Speicherzellen) gegenüber den Schwellenspannungen der jeweiligen Bits (oder Speicherzellen) zeigt entlang einer zweiten Achse 804.
In einem Ausführungsbeispiel der Erfindung werden mindestens drei selbst-synchronisierte Schwellenspannungen für die Speicherzellen eingestellt. In einem Ausführungsbeispiel der Erfindung werden die folgenden Schwellenspannungen eingestellt:

– eine Minimum-Lese-Schwellenspannung (Min. Read V_th) 806 (auch bezeichnet als erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert minus einem zweiten Offset-Wert N2),
– eine Maximum-Lese-Schwellenspannung (Max. Read V_th) 808 (auch bezeichnet als zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert plus einem dritten Offset-Wert N3),
– eine Minimum-Programmier-Schwellenspannung (Min. Pgm. V_th) 810 (auch bezeichnet als ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert minus einem ersten Offset-Wert N4).

Optional können zusätzliche Schwellenspannungen in einem Ausführungsbeispiel der Erfindung vorgesehen sein wie beispielsweise eine Maximum-Lösch-Schwellenspannung (Max. Erase V_th) 812 (auch bezeichnet als ein selbstsynchronisierter Lösch-Verifizierungspegel-Schwellenwert minus einem vierten Offset-Wert N1).
In einem Ausführungsbeispiel der Erfindung werden diese Schwellenspannungen eingestellt, indem die folgenden Größen definiert werden:

(1) Min. Pgm V_th = PV – N4;
(2) Min. Read V_th = SSRL – N2;
(3) Max. Read V_th = SSRL + N3;
(4) Max. Erase V_th = EV – N1; wobei
– EV einen vordefinierten Lösch-Schwellenspannungs-Pegel 814 bezeichnet;
– PV einen vordefinierten Programmier-Schwellenspannungs-Pegel 816 bezeichnet;
– SSRL einen selbst-synchronisierten Lesepegel-Schwellungsspannungs-Pegel 818 bezeichnet, welcher im Folgenden näher erläutert wird;
– N4 einen vordefinierten ersten Offset-Wert bezeichnet, welcher in einem Bereich liegen kann von ungefähr 150 mV bis 500 mV, beispielsweise in einem Bereich von ungefähr 250 mV bis 400 mV, beispielsweise in einem Bereich von ungefähr 300 mV bis 350 mV;
– N2 einen vordefinierten zweiten Offset-Wert bezeichnet, welcher liegen kann beispielsweise in einem Bereich von ungefähr 250 mV bis 600 mV, beispielsweise in einem Bereich von ungefähr 350 mV bis 500 mV, beispielsweise in einem Bereich von ungefähr 400 mV bis 450 mV;
– N3 einen vordefinierten dritten Offset-Wert bezeichnet, welcher liegen kann in einem Bereich von ungefähr 80 mV bis 300 mV, beispielsweise in einem Bereich von ungefähr 100 mV bis 250 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis 200 mV;
– N1 einen vordefinierten vierten Offset-Wert bezeichnet, welcher liegen kann in einem Bereich von ungefähr 120 mV bis 350 mV, beispielsweise in einem Bereich von ungefähr 150 mV bis 300 mV, beispielsweise in einem Bereich von ungefähr 200 mV bis 250 mV.

In einem Ausführungsbeispiel der Erfindung kann die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806 definiert sein als ein vordefinierter Offset (beispielsweise der zweite Offset-Wert N2) unterhalb der selbst-synchronisierten Lesepegel-Schwellenspannung (SSRL) 818; die Maximum-Lese-Schwellenspannung (Max. Read V_th) 808 kann definiert sein als ein vordefinierter Offset (beispielsweise der dritte Offset-Wert N3) über der selbst-synchronisierten Lesepegel-Schwellenspannung (SSRL) 818; die Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 kann definiert sein als ein vordefinierter Offset (beispielsweise der erste Offset-Wert N4) unterhalb des vordefinierten Programmier-Schwellenspannungs-Pegels 816; die Maximum-Lösch-Schwellenspannung (Max. Erase V_th) 812 kann definiert sein als ein vordefinierter Offset (beispielsweise der vierte Offset-Wert N1) unterhalb des vordefinierten Lösch-Schwellenspannungs-Pegels 814.
8 zeigt ferner Schwellenspannungs-Verteilungen 820, 822 von gelöschten Referenz-Speicherzellen von beispielsweise Referenz-Speicherzellen-Paaren und Schwellenspannungs-Verteilungen 824, 826 von programmierten Referenz-Speicherzellen von beispielsweise Referenz-Speicherzellen-Paaren, beispielsweise von Speicherarray-Referenz-Speicherzellen-Paaren. Wie in 8 dargestellt ist, kann die Schwellenspannung der gelöschten Referenz-Speicherzelle sowie auch die Schwellenspannung der programmierten Referenz-Speicherzelle eines jeweiligen Referenz-Speicherzellen-Paars (beispielsweise eines jeweiligen Speicherarray-Referenz-Speicherzellen-Paars) angepasst werden (anders ausgedrückt eingestellt werden) mittels eines jeweiligen Programmier/Lösch-Pulses, der an die jeweilige Referenz-Speicherzelle (beispielsweise Speicherarray-Referenzzelle) angelegt wird.
Im Folgenden wird ein Verfahren zum Programmieren (in anderen Worten, beispielsweise erneutes Einstellen) von Referenz-Speicherzellen (beispielsweise zum Implementieren des oben beschriebenen Prozesses 722) im Detail beschrieben, wobei vier zusätzliche Pegel berücksichtig werden, gegen welche die Schwellenspannung einer Referenzzelle geprüft werden können.
9 zeigt ein Diagramm 900, in welchem ein Verfahren zum erneuten Anpassen einer Referenz-Speicherzelle eines integrierten Schaltkreises gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In einem Ausführungsbeispiel der Erfindung wird gemäß dem Verfahren in 902 die Schwellenspannung der programmierten Referenz-Speicherzelle eines Referenz-Speicherzellen-Paars ermittelt. Dann wird in 904 ermittelt, ob die programmierte Referenz-Speicherzelle eines Referenzzellen-Paars die Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 übersteigt (beispielsweise eine höhere Schwellenspannung aufweist als dieselbe).
Ist dies nicht der Fall ("Nein" in 904), wird oder werden ein oder mehrere zusätzliche Programmierpulse an die programmierte Referenz-Speicherzelle des Referenz-Speicherzellen-Paars in 906 angelegt. Dann wird der Prozess in 904 fortgeführt.
Übersteigt jedoch die programmierte Referenzzelle des Referenzzellen-Paars die Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 (weist sie beispielsweise eine höhere Schwellenspannung auf als dieselbe) ("Ja" in 904), so wird der Ziel-Referenzzellen-Pegel (auch bezeichnet als Referenz-Lesepegel), welcher abhängig sein kann von mindestens einer elektrischen Größe der mindestens zwei Referenz-Speicherzellen, beispielsweise abhängig von der Schwellenspannung der zwei Referenz-Speicherzellen eines jeweiligen Referenz-Speicherzellen-Paars, geprüft gegen die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806. In anderen Worten wird in 908 ermittelt, ob der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars größer ist als die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806. In einem Ausführungsbeispiel der Erfindung kann der Referenz-Lesepegel halb so groß sein wie die Summe der Absolutwerte der Schwellenspannungen der zwei Referenzzellen des jeweiligen Referenzzellen-Paars. In einem Ausführungsbeispiel der Erfindung entspricht der Referenz-Lesepegel dem selbstsynchronisierten Lesepegel-Schwellenspannungs-Pegel 818, wie er oben beschrieben worden ist.
Wenn in 908 ermittelt worden ist, dass der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars nicht größer ist als die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806 ("Nein" in 908) wird oder werden in 910 ein oder mehrere zusätzliche Programmierpulse (beispielsweise ein kurzer Programmierpuls mit einer Pulsdauer in einem Bereich von ungefähr 20 μs bis ungefähr 50 μs) an die programmierte Referenz-Speicherzelle angelegt. Der Prozess wird dann in 908 fortgeführt.
Wenn in 908 ermittelt worden ist, dass der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars größer ist als die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806 ("Ja" in 908) so wird in 912 zusätzlich ermittelt, ob der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars gleich ist oder niedriger ist als die Maximum-Lese-Schwellenspannung (Max. Read V_th) 808. Ferner könnte oder könnten optional ein oder mehrere zusätzliche Programmierpulse der programmierten Referenz-Speicherzelle bereitgestellt werden.
Wenn in 912 ermittelt worden ist, dass der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars gleich ist oder niedriger ist als die Maximum-Lese-Schwellenspannung (Max. Read V_th) 808 ("Ja" in 912), dann wird der Prozess in 914 beendet.
Wenn in 912 ermittelt worden ist, dass der Referenz-Lesepegel des aktuellen Referenz-Speicherzellen-Paars größer ist als die Maximum-Lese-Schwellenspannung (Max. Read V_th) 808 ("Nein" in 912), so wird oder werden in 916 ein oder mehrere Löschpuls an die entsprechende gelöschte Referenz- Speicherzelle des Referenz-Speicherzellen-Paars angelegt, womit die Schwellenspannung der gelöschten Referenz-Speicherzelle weiter reduziert wird.
Dann kann in 918 ermittelt werden, ob die (wieder-)angepasste Schwellenspannung der gelöschten Referenz-Speicherzelle noch immer unterhalb der Maximum-Lösch-Schwellenspannung (Max. Erase V_th) 812 liegt.
In dem Fall, dass die (wieder-)angepasste Schwellenspannung der gelöschten Referenz-Speicherzelle noch immer unterhalb der Maximum-Lösch-Schwellenspannung (Max. Erase V_th) 812 liegt ("Ja" in 918), kann der Prozess in 916 fortgeführt werden.
Wenn die (wieder-)angepasste Schwellenspannung der gelöschten Referenz-Speicherzelle noch immer unterhalb der Maximum-Lösch-Schwellenspannung (Max. Erase V_th) 812 liegt ("Nein" in 918), so kann der Prozess in 908 fortgeführt werden.
In einem Ausführungsbeispiel der Erfindung, wie es oben beschrieben worden ist, werden die Referenz-Speicherzellen in die richtige Position gebracht (d. h. sie haben die richtigen Schwellenspannungen) unter Verwendung von drei oder vier zusätzlichen Pegeln, beispielsweise den oben geschriebenen drei oder vier zusätzlichen Pegeln Min. Pgm V_th, Min. Read V_th, Max. Read V_th, Max. Erase V_th. Somit wird in einem Ausführungsbeispiel der Erfindung ein guter Kompromiss erreicht zwischen einer schnellen Programmierung von Speicherarray-Bits (beispielsweise den Speicherzellen) unter Verwendung beispielsweise einer Einzel-Programmierpuls-Strategie oder einer Zwei-Programmierpuls-Strategie gegenüber einer langsamen und genauen Programmierung von einem oder zwei entsprechenden Referenzzellen-Bits (beispielsweise der einen oder den zwei entsprechenden Referenz-Speicherzellen).
In einem alternativen Ausführungsbeispiel der Erfindung können die eine oder die mehreren Referenz-Speicherzellen Mehrfach-Bit oder Mehrfach-Pegel-Referenz-Speicherzellen sein. Auf diese Weise kann jedes (beispielsweise beide) programmierbare(n) "Bit(s)" der jeweiligen Referenz-Speicherzelle verwendet werden zum Verändern des Referenz-Lesepegels des aktuellen Referenz-Speicherzellen-Paars, womit beispielsweise der so genannte Zweite-Bit-Effekt verwendet wird.
Ein Ausführungsbeispiel eines Programmierens einer Referenz-Speicherzelle wird im Folgenden näher erläutert.
In einem Ausführungsbeispiel der Erfindung wird das linke Bit der Mehrfach-Bit-Referenz-Speicherzelle (im Allgemeinen ein erstes Bit der Mehrfach-Bit-Referenz-Speicherzelle) auf einen Referenz-Spannungspegel programmiert, der größer ist als die Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810.
Dann wird in diesem Ausführungsbeispiel geprüft, ob der Ziel-Pegel des Referenz-Spannungspegels größer ist als die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806. Wenn der Ziel-Pegel des Referenz-Spannungspegels größer ist als die Minimum-Lese-Schwellenspannung (Min. Read V_th) 806, wird ein zusätzlicher intelligenter Programmierpuls an die Referenz-Speicherzelle angelegt und der Prüf-Prozess wird wiederholt. Wenn der letzte Programmierpuls anscheinend zu stark war und der Ziel-Pegel des Referenz-Spannungspegels größer ist als die Maximum-Lese-Schwellenspannung (Max. Read V_th) 808, so wird ein intelligenter PAE(Program After Erase, Programmieren nach Löschen)-Puls an die gelöschte Referenz-Speicherzelle des Referenz-Speicherzellen-Paars angelegt (alternativ beispielsweise an das rechte Bit (beispielsweise das andere Bit) von einer Mehrfach-Bit-Referenz-Speicherzelle) und es wird überprüft, ob der Referenz-Spannungspegel noch immer unterhalb des Lösch-Schwellenspannungs-Pegels 814 liegt.
Dann wird in einem Ausführungsbeispiel der Erfindung, in dem die Referenz-Speicherzelle eine Mehrfach-Bit-Referenz-Speicherzelle ist, das linke Bit aufgefrischt, beispielsweise auf die folgende Weise.
In einem Ausführungsbeispiel der Erfindung wird überprüft, ob das linke Bit unterhalb der Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 ist und, wenn dies der Fall ist, wird ein intelligenter Programmierpuls an das linke Bit der Referenz-Speicherzelle angelegt und es wird erneut geprüft, ob das linke Bit unterhalb der Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 liegt. Dies wird wiederholt so lange, bis das linke Bit nicht mehr unterhalb der Minimum-Programmier-Schwellenspannung (Min. Pgm V_th) 810 liegt.
Dann wird überprüft, ob der Ziel-Pegel des Referenz-Spannungspegels zwischen der Minimum-Lese-Schwellenspannung (Min. Read V_th) 806 und der Maximum-Lese-Schwellenspannung (Max. Read V_th) 808 liegt. Ist es nicht der Fall, so werden geeignete Programmierpulse an das linke Bit oder an das rechte Bit der Referenz-Speicherzelle angelegt bis das oben beschriebene Kriterium erfüllt ist.
Wie in den 10A und 10B dargestellt ist, können in einigen Ausführungsformen Speichereinrichtungen, wie solche, welche oben beschrieben worden sind, in Modulen verwendet werden.
In 10A ist ein Speichermodul 1000 gezeigt, auf welchem eine oder mehrere Speichereinrichtungen 1004 auf einem Substrat 1002 angeordnet sind. Die Speichereinrichtung 1004 kann aufweisen eine Vielzahl von Speicherzellen, wobei jede dieser Speicherzellen ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung verwenden kann. Das Speichermodul 1000 kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1006, welche aufweisen können einen oder mehrere Speicher, einen oder mehrere Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreise, einen oder mehrere Adressier-Schaltkreise, einen oder mehrere Bus-Verbindungs-Schaltkreise oder einen oder mehrere andere Schaltkreise oder einen oder mehrere andere elektronische Einrichtungen, welche kombiniert werden können auf einem Modul mit einer Speichereinrichtung wie beispielsweise der Speichereinrichtung 1004. Zusätzlich weist das Speichermodul 1000 mehrere elektrische Verbindungen 1008 auf, welche verwendet werden können zum Verbinden des Speichermoduls 1000 mit anderen elektronischen Komponenten, beispielsweise inklusive anderen Module.
Wie in 10B gezeigt können in einigen Ausführungsbeispielen diese Module stapelbar sein, so dass ein Stapel 1050 gebildet wird. Beispielsweise kann ein stapelbares Speichermodul 1052 ein oder mehrere Speichereinrichtungen 1056 aufweisen, welche auf einem stapelbaren Substrat 1054 angeordnet sind. Die Speichereinrichtung 1056 weist Speicherzellen auf, in denen Speicherelemente gemäß einem Ausführungsbeispiel der Erfindung verwendet werden. Das stapelbare Speichermodul kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1058, welche aufweisen können einen oder mehrere Speicher, einen oder mehrere Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreise, einen oder mehrere Adressier-Schaltkreise, einen oder mehrere Bus-Verbindungs-Schaltkreise oder einen oder mehrere andere Schaltkreise oder einen oder mehrere andere elektronische Einrichtungen, welche mit einer Speichereinrichtung wie beispielsweise der Speichereinrichtung 1056, auf einem Modul kombiniert werden können. Elektrische Verbindungen 1060 werden verwendet zum Verbinden des stapelbaren Speichermoduls 1052 mit anderen Modulen in dem Stapel 1050, oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 1050 können aufweisen zusätzliche stapelbare Speichermodule, die gleich sind dem stapelbaren Speichermodul 1052, welches oben beschrieben worden ist, oder andere Arten von stapelbaren Modulen wie beispielsweise stapelbaren Verarbeitungs-Modulen, stapelbaren Steuer-Modulen, stapelbaren Kommunikations-Modulen oder anderen Modulen, welche elektronische Komponenten enthalten.

Claims

Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens einer Speicherzelle, – bei dem ein Schreibzustand mindestens einer Referenz-Speicherzelle ermittelt wird; – bei dem abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle die mindestens eine Speicherzelle geschrieben wird; – bei dem die mindestens eine Referenz-Speicherzelle in einen gegebenen Schreibzustand geschrieben wird.
Verfahren gemäß Anspruch 1, wobei die mindestens eine Referenz-Speicherzelle der mindestens einen Speicherzelle zugeordnet ist.
Verfahren gemäß Anspruch 1 oder 2, – wobei in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben wird unter Verwendung eines ersten Speicherzellen-Schreibschemas; – wobei in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein zweiter Schreibzustand ist, die mindestens eine Referenz-Speicherzelle geschrieben wird unter Verwendung eines zweiten Speicherzellen-Schreibschemas.
Verfahren gemäß Anspruch 3, – wobei der erste Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle gelöscht ist; und – wobei der zweite Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle schon programmiert oder wieder-programmiert worden ist.
Verfahren gemäß Anspruch 3 oder 4, wobei das erste Speicherzellen-Schreibschema aufweist ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Referenz-Speicherzelle, wobei der Schreibpuls eine höhere Spannung aufweist als ein Schreibpuls, der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist, und/oder wobei der Schreibpuls in dem ersten Speicherzellen-Schreibschema eine längere Dauer aufweist als der Schreibpuls, der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist.
Verfahren gemäß einem der Ansprüche 1 bis 5, wobei der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt wird, indem mindestens eine elektrische Charakteristik der mindestens einen Referenz-Speicherzelle verglichen wird mit mindestens einer elektrischen Referenz-Charakteristik mindestens einer globalen Referenz-Speicherzelle, welche einer Mehrzahl von Referenz-Speicherzellen zugeordnet ist.
Verfahren gemäß einem der Ansprüche 1 bis 6, – bei dem eine Schreib-Anforderung zum Schreiben mindestens einer Speicherzelle empfangen wird; – bei dem auf das Empfangen der Schreib-Anforderung hin der Schreibzustand der mindestens einen Referenz-Speicherzelle ermittelt wird.
Verfahren gemäß einem der Ansprüche 1 bis 7, – wobei die mindestens eine Referenz-Speicherzelle mindestens zwei Referenz-Speicherzellen aufweist; – wobei mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen geschrieben wird, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Verfahren gemäß Anspruch 8, wobei die mindestens zwei Referenz-Speicherzellen beide geschrieben werden, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Verfahren gemäß Anspruch 9, wobei die mindestens zwei Referenz-Speicherzellen geschrieben werden derart, dass eine erste Referenz-Speicherzelle in einen ersten Schreibzustand geschrieben wird und die zweite Referenz-Speicherzelle in einen zweiten Schreibzustand geschrieben wird.
Verfahren gemäß einem der Ansprüche 8 bis 10, wobei das Schreiben der mindestens zwei Referenz-Speicherzellen aufweist: – Ermitteln, ob der Referenz-Lesepegel innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt; – abhängig davon, ob der Referenz-Lesepegel innerhalb des vorbestimmten Referenz-Lesepegel-Bereichs liegt, Anlegen mindestens eines Schreibpulses an die mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen.
Verfahren gemäß Anspruch 11, wobei das Schreiben der mindestens zwei Referenz-Speicherzellen ferner aufweist: – Ermitteln, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert; – in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, Ermitteln, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Verfahren gemäß Anspruch 12, bei dem in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht wird.
Verfahren gemäß Anspruch 13, wobei die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle ist.
Verfahren gemäß einem der Ansprüche 12 bis 14, bei dem in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert wird.
Verfahren gemäß Anspruch 15, wobei die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle ist.
Verfahren gemäß Anspruch 15 oder 16, – bei dem ermittelt wird, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt; und – bei dem in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle weiter reduziert wird.
Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens zwei Speicherzellen, – bei dem die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und die Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen ermittelt werden; – bei dem die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen verändert werden, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Verfahren gemäß Anspruch 18, – bei dem ermittelt wird, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert; – bei dem in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, ermittelt wird, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Verfahren gemäß Anspruch 19, bei dem in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht wird.
Verfahren gemäß Anspruch 20, wobei die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle ist.
Verfahren gemäß einem der Ansprüche 19 bis 21, bei dem in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert wird.
Verfahren gemäß Anspruch 22, wobei die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle ist.
Verfahren gemäß einem der Ansprüche 18 bis 23, – bei dem ermittelt wird, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt; und – bei dem in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle weiter reduziert wird.
Verfahren gemäß einem der Ansprüche 19 bis 24, wobei der vordefinierte erste Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Programm-Verifizierungspegel-Schwellenwert ist.
Verfahren gemäß Anspruch 25, wobei der vordefinierte erste Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Programmier-Verifizierungspegel-Schwellenwert minus einem ersten Offset-Wert ist.
Verfahren gemäß einem der Ansprüche 19 bis 26, wobei der vordefinierte zweite Referenz-Lesepegel-Schwellenwert ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert ist.
Verfahren gemäß Anspruch 27, wobei der vordefinierte zweite Referenz-Lesepegel-Schwellenwert ein erster selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert minus einem zweiten Offset-Wert ist.
Verfahren gemäß einem der Ansprüche 19 bis 28, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert ist.
Verfahren gemäß Anspruch 29, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert ein zweiter selbst-synchronisierter Lese-Verifizierungspegel-Schwellenwert plus einem dritten Offset-Wert ist.
Verfahren gemäß einem der Ansprüche 19 bis 30, wobei der vordefinierte vierte Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert ist.
Verfahren gemäß Anspruch 31, wobei der vordefinierte vierte Referenz-Lesepegel-Schwellenwert ein selbst-synchronisierter Lösch-Verifizierungspegel-Schwellenwert minus einem vierten Offset-Wert ist.
Integrierter Schaltkreis, – mit mindestens einer Speicherzelle; – mit mindestens einer Referenz-Speicherzelle; – mit mindestens einem Ermittlungs-Schaltkreis zum Ermitteln eines Schreibzustands der mindestens einen Referenz-Speicherzelle; und – mit einem Schreib-Schaltkreis, der eingerichtet ist zum – Schreiben, abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle, der mindestens einen Speicherzelle; – Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.
Integrierter Schaltkreis gemäß Anspruch 33, wobei die mindestens eine Speicherzelle der mindestens einen Referenz-Speicherzelle zugeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 33 oder 34, wobei der Schreib-Schaltkreis eingerichtet ist, dass er – in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein erster Schreibzustand ist, die mindestens eine Referenz-Speicherzelle schreibt unter Verwendung eines ersten Speicherzellen-Schreibschemas; und – in dem Fall, dass der Schreibzustand der mindestens einen Referenz-Speicherzelle ein zweiter Schreibzustand ist, die mindestens eine Referenz-Speicherzelle schreibt unter Verwendung eines zweiten Speicherzellen-Schreibschemas.
Integrierter Schaltkreis gemäß Anspruch 35, – wobei der erste Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle gelöscht ist; und – wobei der zweite Schreibzustand anzeigt, dass die mindestens eine Referenz-Speicherzelle schon programmiert oder wieder-programmiert ist.
Integrierter Schaltkreis gemäß Anspruch 35 oder 36, wobei das erste Speicherzellen-Schreibschema aufweist ein Anlegen von mindestens einem Schreibpuls an die mindestens eine Speicherzelle, wobei der Schreibpuls eine höhere Spannung aufweist als mindestens ein Schreibpuls, der in dem zweiten Speicherzellen-Programmierschema bereitgestellt wird, und/oder wobei der Schreibpuls des ersten Speicherzellen-Schreibschemas eine längere Dauer aufweist als der Schreibpuls, der in dem zweiten Speicherzellen-Programmierschema vorgesehen ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 37, wobei der Ermittlungs-Schaltkreis eingerichtet ist zum Ermitteln des Schreibzustands der mindestens einen Referenz-Speicherzelle, indem mindestens eine elektrische Charakteristik der mindestens einen Referenz-Speicherzelle mit mindestens einer elektrischen Referenz-Charakteristik von mindestens einer globalen Referenz-Speicherzelle verglichen wird, welche einer Mehrzahl von Referenz-Speicherzellen zugeordnet ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 38, – wobei die mindestens eine Referenz-Speicherzelle mindestens zwei Referenz-Speicherzellen aufweist; – wobei der Schreib-Schaltkreis eingerichtet ist zum Schreiben von mindestens einer Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Integrierter Schaltkreis gemäß Anspruch 39, wobei der Schreib-Schaltkreis eingerichtet ist zum Schreiben beider Referenz-Speicherzellen, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Integrierter Schaltkreis gemäß Anspruch 40, wobei der Schreib-Schaltkreis eingerichtet ist zum Schreiben einer ersten Referenz-Speicherzelle in einen ersten Schreibzustand und der zweiten Referenz-Speicherzelle in einen zweiten Schreibzustand.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 41, – wobei der Ermittlungs-Schaltkreis eingerichtet ist zum Ermitteln, ob der Referenz-Lesepegel innerhalb eines vordefinierten Referenz-Lesepegel-Bereichs liegt; – wobei der Schreib-Schaltkreis eingerichtet ist, abhängig davon, ob der Referenz-Lesepegel innerhalb des vordefinierten Referenz-Lesepegel-Bereichs liegt, zum Anlegen von mindestens einem Schreibpuls an die mindestens eine Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 42, wobei der Ermittlungs-Schaltkreis derart eingerichtet ist, dass er – ermittelt, ob die Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert; und – in dem Fall, dass die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Integrierter Schaltkreis gemäß Anspruch 43, wobei der Schreib-Schaltkreis eingerichtet ist derart, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht.
Integrierter Schaltkreis gemäß Anspruch 44, wobei die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 43 bis 45, wobei der Schreib-Schaltkreis derart eingerichtet ist, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel- Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert.
Integrierter Schaltkreis gemäß Anspruch 46, wobei die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle ist.
Integrierter Schaltkreis gemäß Anspruch 47, – wobei der Ermittlungs-Schaltkreis eingerichtet ist zum Ermitteln, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt; und – wobei der Schreib-Schaltkreis eingerichtet ist derart, dass er in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle weiter reduziert.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 48, – mit einer Mehrzahl von Speicherzellen, welche mit einer gemeinsamen Steuerleitung verbunden sind; – wobei die mindestens eine Referenz-Speicherzelle der Mehrzahl von Speicherzellen zugeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 49, wobei die gemeinsame Steuerleitung eine Wortleitung ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 33 bis 50, – mit einer Mehrzahl von Leseverstärkern; – wobei mindestens ein Speicherzellen-Leseverstärker vorgesehen ist für die mindestens eine Speicherzelle; – wobei mindestens ein Referenz-Leseverstärker vorgesehen ist für die mindestens eine Referenz-Speicherzelle.
Integrierter Schaltkreis, – mit mindestens zwei Referenz-Speicherzellen; – mit einem Ermittlungs-Schaltkreis zum Ermitteln der Schwellenspannung einer ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und der Schwellenspannung einer zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen; – mit einem Referenz-Lesepegel-Einstell-Schaltkreis zum Verändern der Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen und der Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen, womit ein Referenz-Lesepegel eingestellt wird, welcher abhängig ist von mindestens einer elektrischen Charakteristik der mindestens zwei Referenz-Speicherzellen.
Integrierter Schaltkreis gemäß Anspruch 52, wobei der Ermittlungs-Schaltkreis derart eingerichtet ist, dass er – ermittelt, ob die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als ein vordefinierter erster Referenz-Lesepegel-Schwellenwert; – in dem Fall, dass die Schwellenspannung der mindestens einen Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen größer ist als der vordefinierte erste Referenz-Lesepegel-Schwellenwert, ermittelt, ob der Referenz-Lesepegel größer ist als ein vordefinierter zweiter Referenz-Lesepegel-Schwellenwert und niedriger als ein vordefinierter dritter Referenz-Lesepegel-Schwellenwert, wobei der vordefinierte dritte Referenz-Lesepegel-Schwellenwert größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert.
Integrierter Schaltkreis gemäß Anspruch 53, wobei der Referenz-Lesepegel-Einstell-Schaltkreis derart eingerichtet ist, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte zweite Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der ersten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen erhöht.
Integrierter Schaltkreis gemäß Anspruch 54, wobei die erste Referenz-Speicherzelle eine programmierte Referenz-Speicherzelle ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 52 bis 55, wobei der Referenz-Lesepegel-Einstell-Schaltkreis eingerichtet ist derart, dass er in dem Fall, dass der Referenz-Lesepegel größer ist als der vordefinierte dritte Referenz-Lesepegel-Schwellenwert, die Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen reduziert.
Integrierter Schaltkreis gemäß Anspruch 56, wobei die zweite Referenz-Speicherzelle eine gelöschte Referenz-Speicherzelle ist.
Integrierter Schaltkreis gemäß Anspruch 57, wobei der Ermittlungs-Schaltkreis derart eingerichtet ist, dass er – ermittelt, ob die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über einem vierten Referenz-Lesepegel-Schwellenwert liegt; und – in dem Fall, dass die reduzierte Schwellenspannung der zweiten Referenz-Speicherzelle der mindestens zwei Referenz-Speicherzellen über dem vierten Referenz-Lesepegel-Schwellenwert liegt, die Schwellenspannung der zweiten Referenz-Speicherzelle weiter reduziert.
Speichermodul, mit einer Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen aufweist: – mindestens eine Speicherzelle; – mindestens eine Referenz-Speicherzelle; – einen Ermittlungs-Schaltkreis zum Ermitteln eines Schreibzustands der mindestens einen Referenz-Speicherzelle; und – einen Schreib-Schaltkreis, welche eingerichtet ist – zum Schreiben der mindestens einen Speicherzelle abhängig von dem Schreibzustand der mindestens einen Referenz-Speicherzelle; und – zum Schreiben der mindestens einen Referenz-Speicherzelle in einen gegebenen Schreibzustand.
Speichermodul gemäß Anspruch 59, wobei das Speichermodul ein stapelbares Speichermodul ist, in dem mindestens einige der integrierten Schaltkreise aufeinander oder übereinander angeordnet sind.