JP2004280892A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供すること。
【解決手段】第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記ワード線と前記ビット線との交点に配置された前記第１、第２メモリセルを有するメモリセルアレイと、前記ワード線及びビット線を選択する行・列デコーダと、前記ワード線及びビット線に第１、第２書き込み電流を供給する行・列ドライバと、前記行デコーダと列デコーダによって選択された前記第１メモリセルから読み出したデータを増幅するセンスアンプとを具備する。
【選択図】 図１
【解決手段】第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記ワード線と前記ビット線との交点に配置された前記第１、第２メモリセルを有するメモリセルアレイと、前記ワード線及びビット線を選択する行・列デコーダと、前記ワード線及びビット線に第１、第２書き込み電流を供給する行・列ドライバと、前記行デコーダと列デコーダによって選択された前記第１メモリセルから読み出したデータを増幅するセンスアンプとを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその制御方法に関するもので、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の読み出し動作に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスである。そして、不揮発性、高集積性、高信頼性、及び高速動作を兼ね備え、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に対して置き換え可能なメモリデバイスとして期待されている。
【０００３】
ＭＲＡＭでは、そのメモリセルに、スピン偏極トンネル効果による磁気抵抗変化を利用したＭＴＪ（Ｍａｇｎｅｔｏ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）素子を利用している。現在提案されているメモリセルには、例えば１つのＭＴＪ素子とＭＯＳトランジスタとを直列に接続して、メモリセルに選択性を持たせた構成（例えば非特許文献１、２参照）や、クロスポイント型にしたもの（例えば特許文献１）などがある。
【０００４】
ＭＴＪ素子は、主として絶縁膜を２つの金属磁性体で挟んだ積層膜で構成されている。そして、２つの磁性体のスピンの向きが互いに平行になるか、反平行になるかで２つの状態を作り出している。つまり、２つの磁性体膜の磁化方向が同じ場合には絶縁膜をトンネルして流れる電流の大きさが、２つの磁性体膜の磁化の方向が反対の場合に比べて大きくなる現象を利用する。さらに言い換えれば、２つの磁性体膜の磁化の方向を反対にすることにより、２つの磁性体膜の磁化方向が同じ場合に比べて、磁性体膜間の抵抗値を大きくすることが出来る。ゆえにこのＭＴＪ素子の抵抗値の違いが大きい程、データを読み出す際には好ましいことになる。
【０００５】
メモリセルからデータを読み出す際には、絶縁膜を介して磁性体膜間を流れる電流を検知する、もしくは電流値を電圧に変換して検知することにより行われる。
【０００６】
次に、ＭＲＡＭの書き込み動作について説明する。書き込み時においては、通常、２つの磁性体膜のうちどちらか一方は、その磁化の方向が固定されており外部の磁界の影響を受けないようにされている。ここで、磁化方向が固定された磁性体膜をピン層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）とよぶ。他方の磁性体膜は、印加される磁界によって磁化方向がピン層と同一方向または反対方向にされる。ここで、磁化方向を制御される磁性体膜をフリー層（ｆｒｅｅ ｌａｙｅｒ）とよぶ。フリー層の磁化方向は、メモリセルを通過しているビット線および書き込みワード線に流れる電流によって発生する磁界の向きによって制御される。この時、ビット線、ワード線には、それぞれ磁化が変化するのに必要な電流量の半分の量が供給される。これは、非選択メモリセルが誤って書き換えられないようするためである（例えば特許文献２参照）。
【０００７】
ところで、データの読み出し時においては、メモリセルには数百ｍＶ程度の小さな電圧が印加される。この印加電圧によって、メモリセルに流れる電流が検知される。この際、検出された電流値と比較する参照用の信号が必要になる。
【０００８】
この参照用の信号を得るために、２つのメモリセルに、互いに相補な信号を書き込んでおき、この２つのメモリセルで１ビットを構成する方法がある。本方法によれば、読み出し時には、２つのメモリセルからの電流量を比較することにより、データが判断される。
【０００９】
また、ＭＴＪ素子と直列に接続したＭＯＳトランジスタのゲート電極を調節することにより、メモリセルの高抵抗値と低抵抗値との間の抵抗値を作りだす方法がある（例えば特許文献３参照）。
【００１０】
【特許文献１】
特願２００２−３９０８６号明細書（第６図）
【００１１】
【特許文献２】
米国特許第６，０８１，４４５号明細書
【００１２】
【特許文献３】
米国特許第６，０５５，１７８号明細書
【００１３】
【非特許文献１】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．２
【００１４】
【非特許文献２】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．３ （第４図）
【００１５】
【発明が解決しようとする課題】
上記のように、従来のＭＲＡＭでは、データの読み出し時において、読み出しデータと比較する為の参照信号が必要となる。そして、その参照信号を作り出すための方法が種々提案されている。しかし、上記２つのメモリセルに相補な信号を書き込む方法であると、２つのメモリセルで１ビットの情報しか保持することが出来ない。従って、面積効率（ｓｃａｌａｂｉｌｉｔｙ）が悪く、大容量のメモリセルアレイには不向きであるという問題があった。
【００１６】
また、メモリセル内のＭＯＳトランジスタのゲート電圧を調節する方法であると、参照信号を作るメモリセルの抵抗値はＭＯＳトランジスタの特性に大きく依存する。従って、参照信号としての信頼性に不安があるという問題があった。
【００１７】
この発明は、上記事情に鑑みてなされたもので、その目的は、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記ワード線と前記ビット線との交点に配置された前記第１、第２メモリセルを有するメモリセルアレイと、前記ワード線を選択する行デコーダと、前記行デコーダによって選択された前記ワード線に第１書き込み電流を供給する行ドライバと、前記ビット線を選択する列デコーダと、前記列デコーダによって選択された前記ビット線に第２書き込み電流を供給する列ドライバと、前記行デコーダと前記列デコーダによって選択された前記第１メモリセルから読み出したデータを増幅するセンスアンプとを具備することを特徴としている。
【００１９】
また、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成された第１ワード線と、前記第１方向に沿って形成された第２ワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、前記第１ワード線と前記ビット線との交点に設けられ、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第２ワード線と前記ビット線との交点に設けられ、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記第１、第２ワード線を選択する行デコーダと、前記第１ワード線に第１書き込み電流を供給し、前記第２ワード線に第２書き込み電流を供給する行ドライバと、前記ビット線を選択する列ドライバと、前記ビット線に第３書き込み電流を供給する列ドライバと、前記行ドライバと列ドライバによって選択された前記第１メモリセルから読み出したデータを、いずれかの前記第２メモリセルに保持されているデータを基準にして増幅するセンスアンプとを具備することを特徴としている。
【００２０】
上記のような半導体記憶装置であると、“０”データ、“１”データを保持する第１メモリセルと、その中間のデータを保持する第２メモリセルとを有している。従って、読み出し動作時において、第２メモリセルに保持されているデータを、第１メモリセルから読み出したデータと比較することで、第２メモリセルに保持されているデータを参照信号として用いることが出来る。また第２メモリセルに保持されているデータは、“０”データと“１”データの中間の値であるから、信頼性の高い参照信号として機能する。その結果、データの読み出し動作の信頼性を向上できる。
【００２１】
更に、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、磁気抵抗素子を含むメモリセルと、前記ワード線と前記ビット線との交点に配置された前記メモリセルを有するメモリセルアレイと、前記ワード線を選択する行デコーダと、前記ビット線を選択する列デコーダと、前記行デコーダ及び前記列デコーダによってそれぞれ選択された前記ワード線及び前記ビット線に書き込み電流をそれぞれ供給し、前記書き込み電流の電流値が、前記ワード線または前記ビット線に応じて可変であるドライバ回路と、前記行デコーダと前記列デコーダとによって選択された前記メモリセルから読み出したデータを増幅するセンスアンプとを具備することを特徴としている。
【００２２】
上記のような半導体記憶装置であると、ドライバ回路はワード線またはビット線に応じて書き込み電流の電流量が可変にされている。従って、メモリセルに対して“０”データと“１”データだけでなく、それらの中間のデータを書き込むことが出来る。この中間のデータを有する磁気抵抗素子の抵抗値は、“０”データと“１”データを有する磁気抵抗素子の抵抗値の中間の値を有する。従って、中間のデータを有するメモリセルからの読み出し信号は、読み出し動作時における信頼性の高い参照信号として用いることが出来る。その結果、データの読み出し動作の信頼性を向上できる。
【００２３】
この発明の一態様に係る半導体記憶装置の制御方法は、第１磁気抵抗素子を含むメモリセルに第１データを書き込み、第２磁気抵抗素子を含む参照セルに第２データを書き込むステップと、ビット線をプリチャージするステップと、前記メモリセル及び前記参照セルから前記ビット線に前記第１、第２データをそれぞれ読み出すステップと、前記ビット線に読み出した前記第１データを、前記第２データを基準にして増幅するステップとを具備し、前記第１データの書き込まれた前記メモリセルの前記第１磁気抵抗素子は、第１抵抗値と該第１抵抗値より小さい第２抵抗値とのいずれかを有し、前記第２データの書き込まれた前記参照セルの前記第２磁気抵抗素子は、前記第１、第２抵抗値の間の抵抗値を有することを特徴としている。
【００２４】
上記のような半導体記憶装置の制御方法であると、“０”データを有する磁気抵抗素子の抵抗値と、“１”データを有する磁気抵抗素子の抵抗値との間の抵抗値を有する磁気抵抗素子を含む参照セルを用いている。従って、参照セルからの読み出しデータは、非常に信頼性の高い参照信号として機能する。その結果、データの読み出し動作の信頼性を向上できる。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２６】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＭＲＡＭのブロック図である。
【００２７】
図示するように、ＭＲＡＭ１０は、メモリセルアレイ２０、センスアンプ４０、列デコーダＡ５０、列デコーダＢ６０、列ドライバＡ／読み出しバイアス回路７０、列ドライバＢ８０、行デコーダＡ９０、行デコーダＢ１００、行ドライバ１１０、シンカー１２０、出力バッファ１３０を備えている。
【００２８】
メモリセルアレイ２０内においては、書き込みワード線ＷＷＬ１〜ＷＷＬｍ（ｍ：自然数）及び読み出しワード線ＲＷＬ１〜ＲＷＬｍが所定の方向（第１方向）に沿って形成され、ビット線ＢＬ１〜ＢＬｎ（ｎ：自然数）が第１方向に直交する方向（第２方向）に沿って形成されている。書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｍの一端は行ドライバ１１０に接続され、他端はシンカー１２０に接続されている。またビット線ＢＬ１〜ＢＬｎの一端は列ドライバＡ／読み出しバイアス回路７０に接続され、他端はセンスアンプ４０及び列ドライバＢ８０に接続されている。
【００２９】
更に、メモリセルアレイ２０内において、書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｍとビット線ＢＬ１〜ＢＬｎとの交点には、メモリセルが配置されている。メモリセルは、それぞれが磁気抵抗素子を含んでおり、マトリクス状に配置されている。そして同一行のメモリセルは、同一の読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに共通接続され、同一列のメモリセルは、同一のビット線ＢＬ１〜ＢＬｎのいずれかに共通接続されている。更に、同一行のメモリセルの近傍には、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかが近接配置されている。
【００３０】
メモリセルアレイ２０のより詳細な構成について、図２を用いて説明する。図２はメモリセルアレイ２０の回路図である。
【００３１】
図示するように、メモリセルアレイ２０は、マトリクス状に配置された複数（ｍ×ｎ）個のメモリセルを有している（図２では（ｌ×４）個のみ示す、ｌ：自然数）。メモリセルの各々は、磁気抵抗素子２１及び選択トランジスタ２２を含んでいる。磁気抵抗素子２１は、例えばＭＴＪ素子である。同一列に配置された磁気抵抗素子２１の一端は、ビット線ＢＬ１〜ＢＬｎのいずれかに共通接続され、他端は選択トランジスタ２２の電流経路の一端に接続されている。同一行に配置された選択トランジスタ２２のゲートは、読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに共通接続され、電流経路の他端は接地電位に接続されている。そして、同一行に配置された磁気抵抗素子２１に近接して、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかが設けられている。
【００３２】
なお、上記メモリセルアレイ内において、読み出しワード線ＲＷＬｌに接続されたメモリセルＭＣｌ１〜ＭＣｌｎは、参照メモリセルとして機能する。すなわち、データを記憶する通常のメモリセル（通常メモリセルと以下では呼ぶことにする）としては機能せず、読み出し時の参照信号を生成するために設けられている。この点についての詳細は後述する。読み出しワード線ＲＷＬｌ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ（ｌ−１）及びＲＷＬ（ｌ＋１）〜ＲＷＬｍに接続されたメモリセルは、通常メモリセルとして機能する。
【００３３】
次に、メモリセルの断面構造について、図３（ａ）を用いて説明する。図３（ａ）は、メモリセルのビット線方向に沿った断面図である。
【００３４】
図示するように、半導体基板２３中には素子分離領域ＳＴＩが形成されており、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ内に、選択トランジスタ２１が形成されている。選択トランジスタ２１は、半導体基板２３の表面内に形成された不純物拡散層２４、図示せぬゲート絶縁膜、及びゲート電極２５を備えている。ゲート電極２５は読み出しワード線ＲＷＬ１〜ＷＬｍのいずれかとして機能し、図面が記載されている紙面に対して垂直な方向にストライプ状に形成されている。半導体基板２３上には層間絶縁膜２６が形成されており、層間絶縁膜２６は、選択トランジスタ２１を被覆している。
【００３５】
層間絶縁膜２６内には、コンタクトプラグ２７が形成されている。コンタクトプラグ２７は、選択トランジスタ２１の不純物拡散層２４の一方（ドレイン領域）に接続されている。なお、選択トランジスタ２１の不純物拡散層２４の他方（ソース領域）は、図示せぬ領域で接地電位に接続されている。また層間絶縁膜２６内には、コンタクトプラグ２７に接続された金属配線層２８、金属配線層２８と電気的に分離された金属配線層２９が形成されている。金属配線層２９は、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかとして機能するものであり、紙面に対して垂直な方向にストライプ状に形成されている。また金属配線層２９は、選択トランジスタ２１のゲート電極２５と、ほぼ重なるようにして形成されている。
【００３６】
金属配線層２８上には、磁気抵抗素子２１が形成されている。磁気抵抗素子２１は、層間絶縁膜２６及び金属配線層２９を挟んでゲート電極２５と重なるようにして形成されている。磁気抵抗素子２１は、絶縁膜を磁性体膜で挟み込んだ構造を有するＭＴＪ素子である。すなわち、金属配線層２８上に磁性体膜３０が形成され、磁性体膜３０上に絶縁膜３１が設けられ、磁性体膜３２が絶縁膜３１上に形成されている。これらの磁性体膜３０、３２、及び絶縁膜３１がＭＴＪ素子を構成している。磁性体膜３０のスピンの向きは、予め所定の方向に向くよう設定されている。その上で、磁性体膜３２のスピンの向きを磁性体膜３０に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データを書き込む。更に、層間絶縁膜２６上に、磁性体膜３２に接続されるようにして金属配線層３３が形成されている。金属配線層３３はセンス線ＢＬ１〜ＢＬｎのいずれかとして機能するものであり、ゲート電極２５及び金属配線層２９と直交する方向（紙面内の左右方向）にストライプ状に形成されている。
【００３７】
図３（ｂ）は、磁気抵抗素子の斜視図である。図示するように、磁気抵抗素子２１の上面形状は、略長方形の形状を有している。そして、その長辺方向（磁化容易軸）が、ゲート電極（ＲＷＬ１〜ＲＷＬｍ）２５及び金属配線層（ＷＷＬ１〜ＷＷＬｍ）２９に沿い、且つ短辺方向（磁化困難軸）が、金属配線層（ＢＬ１〜ＢＬｎ）３３に沿うようにして形成されている。この関係は、ビット線ＢＬ１〜ＢＬｎのいずれかに流す電流の向きによって書き込みデータを制御する場合に満たされるものである。書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかに流す電流の向きによって書き込みデータを制御する場合には、磁気抵抗素子の長辺方向及び短辺方向は逆の関係となる。
【００３８】
図４（ａ）、（ｂ）は、磁気抵抗素子２１の上面図であり、特に参照メモリセルＭＣｌ１〜ＭＣｌｎの有する磁気抵抗素子２１について示している。
【００３９】
図示するように、磁気抵抗素子２１の磁性体膜３２（または３０、３２の双方）は、マルチドメインを有している。すなわち、複数の磁区３４を含んでいる。（ａ）図に示すように、磁界を加える前には、それぞれの磁区３４のスピン（磁気モーメント）の向きはばらばらである。しかし、一定以上の磁界を加えると、（ｂ）図に示すように、それぞれの磁区３４のスピンの向きは磁界の方向に整列する。その結果、磁性体膜３２のスピンの向きは、全体として一定方向に向く。勿論、参照メモリセルだけでなく、通常メモリセルの有する磁気抵抗素子も、上記のようなマルチドメインを有していても良い。
【００４０】
図５（ａ）、（ｂ）は、それぞれ通常メモリセル及び参照メモリセルの書き込み閾値を示すグラフ（アステロイド曲線）である。縦軸は書き込みワード線ＷＷＬ１〜ＷＷＬｍに流れる電流Ｉｗｌ（困難軸方向磁界）、横軸はビット線ＢＬ１〜ＢＬｎに流れる電流Ｉｂｌ（容易軸方向磁界）である。アステロイド曲線は、例えば困難軸方向磁界をＨｘ、容易軸方向磁界をＨｙ、書き込み閾値磁界をＨｓとしたとき、下記のＳｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式から導かれる。
Ｈｘ（２／３）＋Ｈｙ（２／３）＝Ｈｓ（２／３）
この関係式を満たす磁界Ｈｘ、Ｈｙを生成する電流Ｉｗｌ、Ｉｂｌの関係を、図５（ａ）、（ｂ）は示している。すなわち、通常メモリセルにおいては、図５（ａ）に示す領域が、それぞれ書き込み領域及び非書き込み領域となる。書き込み領域とは、磁性体膜３２のスピンの向きを反転させることが可能な電流値の範囲のことであり、非書き込み領域とは、磁性体膜３２のスピンの向きを反転させずに留めおくことが可能な電流値の範囲である。従って、選択メモリセルにデータを書き込む際には、書き込みワード線ＷＷＬ１〜ＷＷＬｍ及びビット線ＢＬ１〜ＢＬｎに、書き込み領域内の電流Ｉｗｌ及びＩｂｌの関係を満たすように、書き込み電流を供給する必要がある。他方で、非選択メモリセルにおいては、非書き込み領域内における条件が満たさせるようにすることで、誤書き込みを防止する必要がある。
【００４１】
図５（ｂ）に示すように、参照メモリセルにおけるアステロイド曲線も、通常メモリセルとほぼ同様の形状を有している。但し、参照メモリセルにおいては、書き込み領域と非書き込み領域との間に、参照信号書き込み領域が存在する。これは、磁性体膜３２のスピンの向きを、磁性体膜３０に対して完全に平行または反平行とはせずに、一部の磁区についてのみスピンの向きを平行または反平行とすることが可能な領域である。従って、磁性体膜３０、３２のスピンの向きが平行な状態を仮定すると、非書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに平行な状態を維持する。また書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに反平行な状態に変化する。そして、参照信号書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは、互いに平行でもなく反平行でもない状態へと変化する。
【００４２】
図６（ａ）、（ｂ）は、書き込み電流Ｉｂｌと、磁気抵抗素子２１の抵抗値との関係を示すグラフであり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示している。なお、図６（ａ）、（ｂ）ではビット線ＢＬ１〜ＢＬｎに流す書き込み電流によって書き込みデータを制御する場合について示しており、書き込みワード線ＷＷＬ１〜ＷＷＬｍによって書き込みデータを制御する場合には、横軸を書き込み電流Ｉｗｌに置き換えればよい。
【００４３】
図６（ａ）に示すように、通常メモリセルにおいては、磁気抵抗素子２１は、２つの抵抗値Ｒｍａｘ、Ｒｍｉｎを有するのみである。上記のように、磁性体膜３０、３２のスピンの向きが平行な状態を仮定すると、非書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに平行な状態を維持する。従って、磁気抵抗素子２１は低抵抗値Ｒｍｉｎを有する。他方、書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに反平行な状態に変化する。従って、磁気抵抗素子２１は高抵抗値Ｒｍａｘを有するようになる。
【００４４】
参照メモリセルにおいては、図６（ｂ）に示すように、磁気抵抗素子２１は、通常メモリセルと同様、２つの抵抗値Ｒｍａｘ、Ｒｍｉｎを有すると同時に、抵抗値ＲｍａｘとＲｍｉｎとの間の値であるＲｍｉｄを有する。すなわち、前述のように、参照信号書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは、互いに平行でもなく反平行でもない状態へと変化する。この場合、磁気抵抗素子２１は、高抵抗値Ｒｍａｘでもなく低抵抗値Ｒｍｉｎでもなく、その中間の抵抗値Ｒｍｉｄを有するようになる。
【００４５】
そして、通常メモリセルは、データの書き込み動作において、高抵抗値Ｒｍａｘまたは低抵抗値Ｒｍｉｎを有するように制御される。他方、読み出しワード線ＲＷＬｌに接続された参照メモリセルＭＣｌ１〜ＭＣｌｎにおいては、当初より、抵抗値Ｒｍｉｄを有するように、磁性体膜３２のスピンの向きが固定されている。
【００４６】
次に、センスアンプ４０について説明する。図７はセンスアンプ４０の回路図である。図示するように、センスアンプ４０は、ビット線対ＢＬ、／ＢＬに接続されている。ビット線対ＢＬ、／ＢＬは、例えばビット線ＢＬ１とＢＬ２の対、ビット線ＢＬ３とＢＬ３の対、…に接続される。そして、ｐチャネルＭＯＳトランジスタ４１、４２及びｎチャネルＭＯＳトランジスタ４３、４４を備えている。
【００４７】
ｐチャネルＭＯＳトランジスタ４１は、ビット線ＢＬに接続された電流経路の一端（ドレイン）と、高電位電源Ｖｈ（例えばＶＤＤ）に接続された電流経路の他端（ソース）と、ビット線／ＢＬに接続されたゲートとを備えている。ｐチャネルＭＯＳトランジスタ４２は、ビット線／ＢＬに接続された電流経路の一端（ドレイン）と、高電位電源Ｖｈ（例えばＶＤＤ）に接続された電流経路の他端（ソース）と、ビット線ＢＬに接続されたゲートとを備えている。ｎチャネルＭＯＳトランジスタ４３は、ビット線ＢＬに接続された電流経路の一端（ドレイン）と、低電位電源Ｖｌ（例えばＶＳＳ）に接続された電流経路の他端（ソース）と、ビット線／ＢＬに接続されたゲートとを備えている。ｎチャネルＭＯＳトランジスタ４４は、ビット線／ＢＬに接続された電流経路の一端（ドレイン）と、低電位電源Ｖｌ（例えばＶＳＳ）に接続された電流経路の他端（ソース）と、ビット線ＢＬに接続されたゲートとを備えている。
【００４８】
上記構成のセンスアンプ４０は、読み出し時において、ビット線対間に現れた電位差を検知し、この電位差を増幅する。その結果、ビット線ＢＬ、／ＢＬの電位は、それぞれ高電位電源電圧Ｖｈ、低電位電源電圧Ｖｌにまで上昇、下降される。
【００４９】
列デコーダＡ５０、Ｂ６０は、外部より入力された列アドレス信号をデコードして、列アドレスデコード信号を得る。列デコーダＡ５０、Ｂ６０で得られた列アドレスデコード信号は、列ドライバＡ／読み出しバイアス回路７０及び列ドライバＢ８０に供給される。なお、列デコーダＢ６０は、読み出し時においては、図示せぬカラムゲートの制御も行う。列デコーダＢ６０の制御に基づいて、カラムゲートは、センスアンプ４０のビット線対のいずれかを、データ線対（ＤＱ、／ＤＱ）に接続する。
【００５０】
次に、列ドライバＡ／読み出しバイアス回路７０、列ドライバＢ８０の構成について説明する。列ドライバＡ／読み出しバイアス回路７０は、その内部に列ドライバＡ７１及び読み出しバイアス回路７２を含んでいる。図８は、特に列ドライバＡ７１及び列ドライバＢ８０の構成を示す回路図である。
【００５１】
図示するように、列ドライバＡ７１は、各ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐＭＯＳトランジスタ７３及びｎＭＯＳトランジスタ７４を備えている。ｐＭＯＳトランジスタ７３は、電源電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。ｎＭＯＳトランジスタ７４は、接地電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。
【００５２】
また列ドライバＢ８０は、各ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８２を備えている。ｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８２の構成は、列ドライバＡ７１におけるｐＭＯＳトランジスタ７３及びｎＭＯＳトランジスタ７４と同様であるので、説明は省略する。
【００５３】
上記構成の列ドライバＡ７１及びＢ８０は、書き込み動作時において、列アドレスデコード信号によって動作を制御される。より具体的には、列アドレスデコード信号によって、ｐＭＯＳトランジスタ７３がオン状態の場合には、ｎＭＯＳトランジスタ７４及びｐＭＯＳトランジスタ８１がオフ状態となり、且つｎＭＯＳトランジスタ８２がオン状態とされる。その結果、列ドライバＡ７１から列ドライバＢ８０に向かって流れる書き込み電流Ｉｂｌが、ビット線ＢＬ１〜ＢＬｎのいずれかに供給される。また、ｐＭＯＳトランジスタ８１がオン状態の場合には、ｎＭＯＳトランジスタ８２及びｐＭＯＳトランジスタ７３がオフ状態となり、且つｎＭＯＳトランジスタ７４がオン状態とされる。その結果、列ドライバＢ８０から列ドライバＡ７１に向かって流れる書き込み電流Ｉｂｌが、ビット線ＢＬ１〜ＢＬｎのいずれかに供給される。このように、列アドレスデコード信号によって列ドライバＡ７１、Ｂ８０内のＭＯＳトランジスタを適切に制御することにより、ビット線ＢＬ１〜ＢＬｎに流れる書き込み電流Ｉｂｌの向きを制御出来る。
【００５４】
次に、読み出しバイアス回路７２の構成について、図９を用いて説明する。図９は、読み出しバイアス回路７２の回路図である。
【００５５】
図示するように、読み出しバイアス回路７２は、ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐチャネルＭＯＳトランジスタ７５−１、７５−２、７５−３、…７５−ｎを備えている。ｐチャネルＭＯＳトランジスタ７５−１、７５−２、７５−３、…７５−ｎは、電源電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。
【００５６】
上記構成の読み出しバイアス回路７２は、読み出し動作時において、列アドレスデコード信号によって動作を制御される。そして、選択メモリセルが接続されているビット線ＢＬ１〜ＢＬｎのいずれかに、読み出し電流を供給する。
【００５７】
行デコーダＡ９０、Ｂ１００は、外部より入力された行アドレス信号をデコードして、行アドレスデコード信号を得る。行デコーダＡ９０、Ｂ１００で得られた列アドレスデコード信号は、行ドライバ１１０及びシンカー１２０に供給される。
【００５８】
次に行ドライバ１１０及びシンカー１２０の構成について説明する。図１に示すように、行ドライバ１１０は、ｍ個の第１電流源１１１−１〜１１１−ｍ及び１個の第２電流源１１２を備えている。第１電流源１１１−１〜１１１−ｍは、それぞれ書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｎに接続されている。また第２電流源１１２は、参照メモリセルが配置された行（ｌ行目）の近傍に配置された書き込みワード線ＷＷＬｌに接続されている。第１電流源１１１−１〜１１１−ｍ及び第２電流源１１２から書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかまたは読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに供給された書き込み電流及び読み出し電流は、シンカー１２０に流れ込む。
【００５９】
行ドライバ１１０及びシンカー１２０の構成について、図１０を用いて説明する。図１０は、行ドライバ１１０及びシンカー１２０の回路図である。図１０では、特に書き込みワード線ＷＷＬ１〜ＷＷＬｍに対する構成について示している。
【００６０】
図示するように、行ドライバ１１０内の第１電流源１１１−１〜１１１−ｍの各々は、電源電位に接続された電流経路の一端（ソース）と、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかに接続された電流経路の他端（ドレイン）と、行アドレスデコード信号が入力されるゲートとを有するｐチャネルＭＯＳトランジスタ１１３−１〜１１３−ｍを含んでいる。これらのｐチャネルＭＯＳトランジスタ１１３−１〜１１３−ｍのうち、参照メモリセル近傍に配置されている書き込みワード線ＷＷＬｌに接続されているｐチャネルＭＯＳトランジスタ１１３−ｌは、通常メモリセル近傍に配置されている書き込みワード線ＷＷＬ１〜ＷＷＬ（ｌ−１）、ＷＷＬ（ｌ＋１）〜ＷＷＬｍに接続されているｐチャネルＭＯＳトランジスタ１１３−（ｌ＋１）〜１１３−ｍと異なる電流ドライブ（供給）能力を有している。より具体的には、ｐチャネルＭＯＳトランジスタ１１３−ｌは、ｐチャネルＭＯＳトランジスタ１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍに比べて、電流ドライブ能力が小さくなるよう設定されている。従って、ｐチャネルＭＯＳトランジスタ１１３−ｌによって書き込みワード線ＷＷＬｌに供給される書き込み電流Ｉｗｌは、その他のｐチャネルＭＯＳトランジスタ１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍによって書き込みワード線ＷＷＬ１〜ＷＷＬ（ｌ−１）、ＷＷＬ（ｌ＋１）〜ＷＷＬｍに供給される書き込み電流Ｉｗｌよりも小さい。
【００６１】
また、参照メモリセル近傍に配置されている書き込みワード線ＷＷＬｌには、上記第１電流源１１１−ｌの他に、第２電流源１１２が接続されている。第２電流源１１２は、電源電位に接続された電流経路の一端（ソース）と、書き込みワード線ＷＷＬｌに接続された電流経路の他端（ドレイン）と、行アドレスデコード信号が入力されるゲートとを有するｐチャネルＭＯＳトランジスタ１１４を含んでいる。図１０では、ｐチャネルＭＯＳトランジスタ１１４が２つの場合を示しているが、１つでも良いし３つ以上でも良く、その数は特に限定されない。
【００６２】
すなわち、上記構成の行ドライバ１１０は、通常メモリセル近傍に配置された書き込みワード線ＷＷＬ１〜ＷＷＬ−（ｌ−１）、ＷＷＬ−（ｌ＋１）〜ＷＷＬｍに対しては、第１電流源１１１−１〜１１１−（ｌ−１）、１１１−（ｌ＋１）〜１１１−ｍによって、所定の値に固定された書き込み電流Ｉｗｌを供給する。他方、参照メモリセル近傍に配置された書き込みワード線ＷＷＬｌに対しては、第１電流源１１１−ｌに加えて第２電流源１１２を設けることにより、書き込み電流Ｉｗｌの値を可変出来るようにしている。
【００６３】
シンカー１２０は、書き込みワード線ＷＷＬ１〜ＷＷＬｍ毎に設けられたｎチャネルＭＯＳトランジスタ１２１−１〜１２１−ｍを備えている。ｎチャネルＭＯＳトランジスタ１２１−１〜１２１−ｍは、書き込みワード線ＷＷＬ１〜ＷＷＬｍの各々に接続された電流経路の一端（ドレイン）と、接地電位に接続された電流経路の他端（ソース）と、行アドレスデコード信号が入力されるゲートとを有している。
【００６４】
上記構成の行ドライバ１１０及びシンカー１２０において、メモリセルアレイ２０内の例えば１行目に配置されているメモリセルに書き込み命令が与えられた場合には、ｐチャネルＭＯＳトランジスタ１１１−１及びｎチャネルＭＯＳトランジスタ１２１−１がオン状態とされる。その結果、ｐチャネルＭＯＳトランジスタ１１１−１のソースから、ｎチャネルＭＯＳトランジスタ１２１−１のソースに向かって書き込み電流Ｉｗｌが流れる。その結果、書き込みワード線ＷＷＬ１の周囲には困難軸方向磁界が形成される。
【００６５】
次に、上記構成のＭＲＡＭの動作について説明する。まず、通常メモリセルへの書き込み動作について、図２における、ビット線ＢＬ１と読み出しワード線ＲＷＬ１及び書き込みワード線ＷＷＬ１との交点に配置された通常メモリセルＭＣ１１にデータを書き込む場合を例に挙げて説明する。
【００６６】
まず、図１において、通常メモリセルＭＣ１１に相当するアドレスが外部より入力される。行デコーダＡ９０、Ｂ１００は、入力されたアドレスのうちの行アドレスをデコードして、行アドレスデコード信号を得る。また列デコーダＡ５０、Ｂ６０は、列アドレスをデコードして、列アドレスデコード信号を得る。
【００６７】
行デコーダＡ９０で得られた行アドレスデコード信号に基づいて、行ドライバ１１０における第１電流源１１１−１（ｐチャネルＭＯＳトランジスタ１１３−１）がオン状態とされる（図１０参照）。また、行デコーダＢ１００で得られた行アドレスデコード信号に基づいて、シンカー１２０におけるｎチャネルＭＯＳトランジスタ１２１−１がオン状態とされる。従って、行ドライバＡ１１０から書き込みワード線ＷＷＬ１に書き込み電流Ｉｗｌが供給され、その書き込み電流Ｉｗｌは、シンカー１２０へ流れ込む。その結果、書き込み電流Ｉｗｌによって、書き込みワード線ＷＷＬ１の周囲に困難軸方向の磁界が形成される。
【００６８】
また、列デコーダＡ５０で得られた列アドレスデコード信号に基づいて、列ドライバＡ７１における、ビット線ＢＬ１に接続されたｐチャネルＭＯＳトランジスタ７３及びｎチャネルＭＯＳトランジスタ７４のいずれか一方がオン状態とされる（図８参照）。また、列デコーダＢ６０で得られた列アドレスデコード信号に基づいて、列ドライバＢ８０における、ビット線ＢＬ１に接続されたｎチャネルＭＯＳトランジスタ８２及びｐチャネルＭＯＳトランジスタ８１のいずれか一方がオン状態とされる。前述の通り、列ドライバＡ７１においてｐチャネルＭＯＳトランジスタ７３がオン状態とされる場合は、列ドライバＢ８０においてｎチャネルＭＯＳトランジスタ８２がオン状態とされる。すると、列ドライバＡ７１からビット線ＢＬ１に書き込み電流Ｉｂｌが供給され、その書き込み電流Ｉｂｌは、列ドライバＢ８０に流れ込む。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。他方、列ドライバＡ７１においてｎチャネルＭＯＳトランジスタ７４がオン状態とされる場合は、列ドライバＢ８０においてｐチャネルＭＯＳトランジスタ８１がオン状態とされる。すると、列ドライバＢ８０からビット線ＢＬ１に書き込み電流Ｉｂｌが供給され、その書き込み電流Ｉｂｌは、列ドライバＡ７１に流れ込む。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。この際、列ドライバＡ７１からビット線ＢＬ１に書き込み電流Ｉｂｌが供給される際の逆向きの磁界が形成される。このビット線ＢＬ１に流す書き込み電流Ｉｂｌの向きによってビット線ＢＬ１の周囲に形成される磁界の向きを制御することにより、書き込みデータを制御する。すなわち、“０”データを書き込むか、または“１”データを書き込むかを決定する。
【００６９】
上記列ドライバＡ７１またはＢ８０及び行ドライバ１１０が供給する書き込み電流Ｉｂｌ、Ｉｗｌは、図５（ａ）に示すアステロイド曲線において、書き込み領域内の条件を満たす大きさに設定される。すなわち、行ドライバ１１０が書き込みワード線ＷＷＬ１にＩｗｌ１なる大きさの書き込み電流を供給した場合、列ドライバＡ７１はビット線ＢＬ１にＩｂｌ１なる大きさの書き込み電流を供給する。または列ドライバＢ８０が、ビット線ＢＬ１にＩｂｌ２なる大きさの書き込み電流を供給する。なお、理想的な条件下におけるアステロイド曲線は、原点に対して対称であり、Ｉｂｌ１＝Ｉｂｌ２が成立する（但し向きは逆）。しかし、アステロイド曲線の形状、例えば絶対値や原点位置は、周囲温度や磁壁の存在などにより変化する。従って、Ｉｂｌ１≠Ｉｂｌ２であることが通常である。
【００７０】
上記のように、ビット線ＢＬ１及び書き込みワード線ＷＷＬ１に書き込み電流Ｉｂｌ及びＩｗｌを供給することで、メモリセルＭＣ１１の周囲に、書き込み閾値以上の磁界（容易軸方向磁界及び困難軸方向磁界）を発生させる。その結果、磁性体膜３２のスピンの向きが制御され、メモリセルＭＣ１１にデータが書き込まれる。そして、メモリセルＭＣ１１は書き込まれたデータに応じて、図６（ａ）に示す抵抗値Ｒｍａｘ（“１”データ）またはＲｍｉｎ（“０”データ）を有するようになる。なお、ビット線ＢＬ２〜ＢＬｎ及び書き込みワード線ＷＷＬ２〜ＷＷＬｍには書き込み電流が供給されない。従って、選択メモリセルＭＣ１１以外のメモリセルにはデータは書き込まれない。
【００７１】
次に、参照メモリセルへの書き込み動作について、図２における、ビット線ＢＬ１と読み出しワード線ＲＷＬｌ及び書き込みワード線ＷＷＬｌとの交点に配置された参照メモリセルＭＣｌ１にデータを書き込む場合を例に挙げて説明する。前述の通り、参照メモリセルはデータの保持動作を行うものではなく、読み出し時の参照信号を生成するためのものである。従って、参照メモリセルに１度書き込まれたデータは不変である。そして、参照メモリセルへのデータの書き込みは、例えばダイソート（Ｄ／Ｓ：チップ選別）テスト時に行われる。勿論、Ｄ／Ｓテスト時に限らず、製品の出荷前のいずれの時期でも良いし、ユーザが製品を実際に使用する前であれば足りる。
【００７２】
書き込み動作の順序は、上記した通常メモリセルへの書き込み時と同様である。すなわち、参照メモリセルＭＣｌ１に相当するアドレスが外部より入力される。このアドレスに応答して、行ドライバ１１０における第１電流源１１１−ｌ（ｐチャネルＭＯＳトランジスタ１１３−ｌ）及び第２電流源１１２（ｐチャネルＭＯＳトランジスタ１１４）、並びにシンカー１２０におけるｎチャネルＭＯＳトランジスタ１２１−ｌがオン状態とされる（図１０参照）。すると、行ドライバＡ１１０から書き込みワード線ＷＷＬｌに書き込み電流Ｉｗｌが供給され、その書き込み電流Ｉｗｌは、シンカー１２０へ流れ込む。その結果、書き込み電流Ｉｗｌによって、書き込みワード線ＷＷＬｌの周囲に困難軸方向の磁界が形成される。勿論、第２電流源１１２のｐチャネルＭＯＳトランジスタ１１４が複数有る場合、それらは必ずしも全てがオン状態にされる必要はない。所定の書き込み電流を供給できる数だけオン状態とされればよい。
【００７３】
また、列ドライバＡ７１における、ビット線ＢＬ１に接続されたｐチャネルＭＯＳトランジスタ７３及びｎチャネルＭＯＳトランジスタ７４のいずれか一方がオン状態とされる（図８参照）。また、列ドライバＢ８０における、ビット線ＢＬ１に接続されたｎチャネルＭＯＳトランジスタ８２及びｐチャネルＭＯＳトランジスタ８１のいずれか一方がオン状態とされる。すると、列ドライバＡ７１または列ドライバＢ８０からビット線ＢＬ１に書き込み電流Ｉｂｌが供給される。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。
【００７４】
上記列ドライバＡ７１またはＢ８０及び行ドライバ１１０が供給する書き込み電流Ｉｂｌ、Ｉｗｌは、図５（ｂ）に示すアステロイド曲線において、参照信号書き込み領域内の条件を満たす大きさに設定される。すなわち、行ドライバ１１０が書き込みワード線ＷＷＬｌにＩｗｌ２なる大きさの書き込み電流を供給した場合、列ドライバＡ７１はビット線ＢＬ１にＩｂｌ３なる大きさの書き込み電流を供給する。または列ドライバＢ６０が、ビット線ＢＬ１にＩｂｌ４なる大きさの書き込み電流を供給する。この電流値は、図５（ｂ）に示すように、困難軸方向磁界及び容易軸方向磁界の合成磁界が、書き込み閾値付近にされる値である。換言すれば、完全な書き込み領域ではなく、且つ完全な非書き込み領域でもない領域である。このような値を有する書き込み電流Ｉｂｌ、Ｉｗｌにより書き込みを行うことで、参照メモリセルＭＣｌ１の磁気抵抗素子２１の抵抗値は、図６（ｂ）に示す、ＲｍａｘとＲｍｉｎとの間の値であるＲｍｉｄとなる。なお、図６（ｂ）においては、ビット線に与えられる書き込み電流Ｉｂｌと抵抗値との関係を示しているが、書き込みワード線に与えられる書き込み電流Ｉｗｌと抵抗値との間にも同様の関係があることは言うまでもない。
【００７５】
なお、磁気抵抗素子２１の抵抗値は、ビット線及び書き込みワード線に流れるいずれの書き込み電流Ｉｂｌ、Ｉｗｌによっても設定出来る。本実施形態に係るＭＲＡＭでは、行ドライバＡ１１０において、参照メモリセルに近接する書き込みワード線ＷＷＬｌに接続される第１電流源１１３−ｌの電流ドライブ能力を他の第１電流源１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍよりも小さくし、且つ第２電流源１１２を設けている。従って、書き込みワード線ＷＷＬｌに流す書き込み電流Ｉｗｌによって、磁気抵抗素子２１の抵抗値を制御出来る。より具体的には、次のように書き込み電流Ｉｗｌ、Ｉｂｌを設定できる。まず、ビット線ＢＬ１には、通常メモリセルにデータを書き込み際と同様の書き込み電流Ｉｂｌを供給する。この値をＩｂｌ３（＝Ｉｂｌ１）とする。その状態で、第２電流源１１２内においてオン状態とされるｐＭＯＳトランジスタ１１４の数を制御することによって、書き込みワード線ＷＷＬｌに流す書き込み電流Ｉｗｌの値を、Ｉｗｌ１よりも小さいＩｗｌ２に設定する。その結果、困難軸方向磁界と容易軸方向磁界との合成磁界を、参照信号書き込み領域内に収めることが出来る。
【００７６】
上記のような処理は、参照メモリセルＭＣｌ１〜ＭＣｎｌの全てについて行われる。但し、通常メモリセルと参照メモリセルとの間で、アステロイド曲線の大きさが大きく異ならないようにする必要がある。これは、通常メモリセルへの書き込み時に、参照メモリセルが影響（ｄｉｓｔｕｒｂａｎｃｅ）を受けて、その抵抗値が変化することを防止するためである。
【００７７】
次に読み出し動作について、同じくメモリセルＭＣ１１からデータを読み出す場合を例に挙げて、図１１を用いて説明する。図１１は、データの読み出し時においてビット線対に現れる電圧の波形図である。
【００７８】
データの読み出しに当たっては、まず通常メモリセルＭＣ１１及び参照メモリセルＭＣｌ２の選択トランジスタ２２をオン状態とする。更に、読み出しバイアス回路７２からビット線ＢＬ１、ＢＬ２に読み出し電流を供給する。そして、ビット線ＢＬ１、ＢＬ２に現れる電圧値を比較して、ＭＣ１１に書き込まれているデータを判別する。以下詳細に説明する。
【００７９】
まず、図示せぬカラムゲートによって、センスアンプ４０はデータ線対ＤＱ、／ＤＱと切り離された状態にある。その状態で、センスアンプ４０を非活性状態にしつつ、ビット線プリチャージを行う。その結果、ビット線対ＢＬ、／ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、…）の電位はプリチャージレベルＶＰＲＣとされる。プリチャージレベルＶＰＲＣは、例えばＶＤＤ／２である。その後、ビット線プリチャージを終了する。これにより、ビット線対ＢＬ、／ＢＬはプリチャージレベルＶＰＲＣでフローティングとなる。
【００８０】
次に、通常メモリセルＭＣ１１に相当するアドレスが外部より入力される。この際には、参照メモリセルＭＣｌ２に相当するアドレスも同時に入力される。行デコーダＡ９０、Ｂ１００は、入力されたアドレスのうちの行アドレスをデコードして、行アドレスデコード信号を得る。また列デコーダＡ５０、Ｂ６０は、列アドレスをデコードして、列アドレスデコード信号を得る。
【００８１】
そして、読み出しワード線ＲＷＬ１、ＲＷＬｌがハイレベルとされる。これにより、メモリセルＭＣ１１、ＭＣ２ｌの選択トランジスタ２２がオン状態とされる。
【００８２】
また、列デコーダＡ５０で得られた列アドレスデコード信号に基づいて、読み出しバイアス回路７２においてビット線ＢＬ１、ＢＬ２に接続されたｐチャネルＭＯＳトランジスタ７５−１、７５−２がオン状態とされる（図９参照）。従って、読み出しバイアス回路７２から、ビット線ＢＬ１、ＢＬ２に読み出し電流Ｉｂｌ’が供給される。
【００８３】
選択トランジスタ２２がオン状態とされたこと、及びビット線ＢＬ１、ＢＬ２に読み出し電流Ｉｂｌ’が供給されたことで、通常メモリセルＭＣ１１及び参照メモリセルＭＣｌ２からデータが読み出される（図１１、時刻ｔ１）。すなわち、各メモリセルＭＣ１１及びＭＣｌ２の磁気抵抗素子２１に電流が流れることで、磁気抵抗素子２１の抵抗値に応じた電圧が、ビット線ＢＬ１、ＢＬ２に現れる。
【００８４】
ここで、通常メモリセルＭＣ１１に書き込まれているデータが“１”データの場合、すなわち、磁気抵抗素子２１の抵抗値が高抵抗（Ｒｍａｘ）であったとする。すると、図１１に示すように、ビット線ＢＬ１の電位はプリチャージレベルＶＰＲＣから、抵抗値に応じた電圧（＋ΔＶ）だけ上昇し、電位Ｖｈ’で落ち着く。逆に、参照メモリセルＭＣｌ２に接続されているビット線ＢＬ２の電位はプリチャージレベルＶＰＲＣから、抵抗値に応じた電圧（−ΔＶ）だけ下降し、Ｖｌ’で落ち着く（時刻ｔ１〜ｔ２）。
【００８５】
次いで、センスアンプ４０が活性化される（時刻ｔ２）。活性化されたセンスアンプ４０は、ビット線対間に現れた電位差を検知し、その電位差を増幅する。これにより、センスアンプ４０のビット線ＢＬ、／ＢＬは、それぞれＶｈ、Ｖｌまで上昇する。このビット線対間の電位差により、通常メモリセルＭＣ１１のデータが判別される。なお、センスアンプ４０が活性化されると同時に、列デコーダＢ６０は図示せぬカラムゲートを制御して、ビット線対ＢＬ、／ＢＬをデータ線対ＤＱ、／ＤＱに接続する。そして、外部より入力されるアウトプットイネーブル信号に応答して、データ線対に現れた読み出しデータは、出力バッファ１３０を介して出力データＤｏｕｔとして出力される。
【００８６】
その後は、ビット線ＢＬ１、ＢＬ２、…は再びプリチャージレベルＶＰＲＣにされる。
【００８７】
上記構成の半導体記憶装置によれば、読み出し時に必要となる参照信号の作成が容易となり、且つ参照信号を精度良く作成出来るため、読み出し動作の信頼性を向上できる。なぜなら、参照信号を作成するために、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているためである。すなわち、データの記憶を行う通常メモリセルは、高抵抗（“１”）及び低抵抗（“０”）の２つの状態（２値）を取り得る。これに対し、参照信号を作成するための参照メモリセルは、通常メモリセルにおける高抵抗（“１”）の状態と低抵抗（“０”）の状態との間の状態を取り得る。仮にこの状態を“１０”と呼ぶことにする。すなわち、３つの値を取り得る。更に、参照メモリセルには、“１”と“０”の間の抵抗値を有する“１０”を書き込んでいる。そして、通常メモリセルから読み出した“１”データまたは“０”データと、参照メモリセルから読み出した“１０”データとの差を、センスアンプにて増幅している。
【００８８】
また、上記磁気抵抗素子に“１０”データを書き込むために、行デコーダの電流ドライブ能力を可変にしている。そして、書き込みワード線へ流す書き込み電流を調節することによって、磁気抵抗素子に“１０”データを精度良く書き込むことが出来る。
【００８９】
その結果、参照メモリセルはメモリセルアレイ中における１行分だけ配置すれば良く、面積効率に非常に優れている。従って、大容量のメモリセルアレイにも容易に適用できる。また、参照信号の作成は行ドライバによる供給電流の調節で行うことが出来るため、その精度は製造バラツキなどに依存せず、参照信号としての精度に非常に優れている。更に、参照信号の作成が非常に簡便である。その結果、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置が実現できる。
【００９０】
次に、この発明の第２の実施形態に係る半導体記憶装置について、図１２を用いて説明する。図１２は、本実施形態に係るＭＲＡＭのブロック図である。
【００９１】
図示するように、本実施形態に係るＭＲＡＭは、上記第１の実施形態で図１を用いて説明した構成において、制御回路１４０及びヒューズ群１５０を備えた構成を有している。制御回路１４０及びヒューズ群１５０以外の構成は、上記第１の実施形態と同様であるので説明は省略する。
【００９２】
制御回路１４０及びヒューズ群１５０については、下記の参照信号作成方法と共に、図１３を用いて説明する。図１３は、参照信号の作成方法の流れを示すフローチャートである。
【００９３】
まず、半導体チップの作成後（ステップＳ１）、ダイソートテスト（ステップＳ２）を行う。ダイソートの際、上記第１の実施形態で説明したとおり、参照メモリセルＭＣｌ１〜ＭＣｍｎへのデータの書き込みを行う（ステップＳ３）。すなわち、行ドライバＡ１１０における第１電流源１１１−ｌ及び第２電流源１１２によって書き込みワード線ＷＷＬｌに供給する書き込み電流Ｉｗｌの値を調節して（図１０参照）、参照メモリセルＭＣｌ１〜ＭＣｍｎの磁気抵抗素子２１の抵抗値をＲｍｉｄに設定する（図６（ｂ）参照）。この際、書き込みワード線ＷＷＬｌに供給される書き込み電流Ｉｗｌは、第２電流源１１２に含まれるｐチャネルＭＯＳトランジスタを幾つオン状態にするかによって決定できる。
【００９４】
そこで、ダイソートテスト時において、制御回路１４０は、いずれのｐチャネルＭＯＳトランジスタ１１４をオン状態にしたか、という情報をヒューズ群に記憶させる（ステップＳ４）。より具体的には、各ＭＯＳトランジスタ１１４のゲートに接続されたヒューズを切断することにより、情報を記憶させる。すなわち、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄにすることの出来る書き込み電流Ｉｗｌの情報を、ヒューズ群１５０に記憶させておくのである。
【００９５】
その後、各種テストを行った後、出荷する。
【００９６】
出荷後、ユーザが数度の書き込みを行った後に読み出し動作を行う際、制御回路１４０は、参照メモリセルＭＣｌ１〜ＭＣｍｎに書き込まれているデータが正常であるか否かを検証する（ステップＳ５）。これは、通常メモリセルへの書き込み中に、参照メモリセルへのｄｉｓｔｕｒｂａｎｃｅが生じて、抵抗値がＲｍｉｄから変化している虞があるからである。
【００９７】
検証の結果、参照メモリセルの磁気抵抗素子の抵抗値がＲｍｉｄを維持している場合（ステップＳ６）には、引き続き読み出し動作を行う（ステップＳ８）。
【００９８】
検証の結果、参照メモリセルの磁気抵抗素子の抵抗値がＲｍｉｄを維持していない場合（ステップＳ６）、例えば高抵抗値Ｒｍａｘや低抵抗値Ｒｍｉｎへと変化していた場合には、データを読み出す前に、参照メモリセルへの再書き込みを行う。すなわち、制御回路１４０がヒューズ群１５０に記憶させていた情報を読み出す。この情報は、前述の通り、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄにすることの出来る書き込み電流Ｉｗｌの情報である。より具体的には、参照メモリセルへの書き込み時にオン状態とすべきｐチャネルＭＯＳトランジスタ１１４の個数である。この情報に基づいて、行ドライバ１１０は、参照メモリセルへのデータの再書き込みを行って、参照メモリセルの磁気抵抗素子の抵抗値を再度Ｒｍｉｄに設定し直す。その後、読み出し動作を行う（ステップＳ８）。
【００９９】
上記構成の半導体記憶装置によれば、第１の実施形態と同様の効果が得られる。更に、第１の実施形態に比べて、読み出し動作の信頼性を更に向上させることが出来る。なぜなら、参照信号を作成するための参照メモリセルに、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているからである。そして、その磁気抵抗素子が前述の“１０”の状態を取り得る書き込み電流の情報を、ヒューズ群に保持させているからである。本構成によれば、出荷後であっても、参照メモリセルの磁気抵抗素子の抵抗値を、適宜、正確な値に設定し直すことが可能である。従って、常時、正確な参照信号を得ることが出来る。
【０１００】
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、参照メモリセルの抵抗値がＲｍｉｄからずれた場合に、それを補正するための方法に係るものである。なお、参照メモリセルが有するべき抵抗値Ｒｍｉｄを、図１５に示すように定義する。すなわち、“１”データを保持するメモリセルの抵抗値はＲｍａｘであり、“０”データを保持するメモリセルの抵抗値がＲｍｉｎである。そして、参照メモリセルが取るべき抵抗値Ｒｍｉｄは、ＲｍａｘとＲｍｉｎとの中間の抵抗（Ｒｍａｘ＋Ｒｍｉｎ）／２から、±ΔＲの範囲の抵抗値である。参照メモリセルがこの範囲の抵抗を有する場合に、十分に精度の良い参照信号が得られるとする。
【０１０１】
図１４は、本実施形態に係るＭＲＡＭのブロック図である。
図示するように、本実施形態に係るＭＲＡＭは、上記第１の実施形態で図１を用いて説明した構成において、比較／制御回路１６０を備えた構成を有している。比較／制御回路１６０以外の構成は、上記第１の実施形態と同様であるので説明は省略する。
【０１０２】
比較／制御回路１６０の構成について、図１６を用いて説明する。図１６は、メモリセルアレイ２０の一部及び比較／制御回路１６０の構成を示す回路図（ブロック図）である。
【０１０３】
比較／制御回路１６０は、参照メモリセルの抵抗値を監視している。そして、参照メモリセルの抵抗値が、（Ｒｍａｘ＋Ｒｍｉｎ）／２から±ΔＲ以上ずれた場合に、参照メモリセルへの再書き込みを命令する機能を有している。具体的には、比較／制御回路１６０は、図１６に示すようにＡ／Ｄコンバータ１６１−１〜１６１−３、加算器１６２、乗算器１６３、減算器１６４、比較器１６５、及び制御回路１６６を備えている。
【０１０４】
Ａ／Ｄコンバータ１６１−１〜１６１−３は、それぞれ“１”データを保持するメモリセル、“０”データを保持するメモリセル、及び参照メモリセルから読み出した読み出しデータをディジタル値に変換する。加算器１６２は、Ａ／Ｄコンバータ１６１−１、１６１−２の出力を加算する。乗算器１６３は、Ａ／Ｄコンバータ１６１−３の出力を乗算する。減算器１６４は、加算器１６２の出力と乗算器１６３の出力との差を算出する。そして比較器１６５は、減算器１６４の出力と基準信号とを比較する。基準信号については後述する。制御回路１６６は、比較器１６５における比較結果に基づいて、行ドライバ１１０を制御する。
【０１０５】
次に、比較／制御回路１６０の動作について、下記の参照信号作成方法と共に図１６、図１７を用いて説明する。図１７は、参照信号の作成方法の流れを示すフローチャートである。
【０１０６】
まず、上記第１、第２の実施形態で説明した方法により、参照メモリセルへデータを書き込む（ステップＳ１１）。勿論、この書き込み動作は、参照メモリセルの抵抗値ＲｈａｌｆがＲｍｉｄの値となるように行う。
【０１０７】
次に、参照メモリセルの抵抗値ＲｈａｌｆがＲｍｉｄであるか否かを検証し、Ｒｍｉｄでなければ参照メモリセルへの再書き込みを行う。この際、参照メモリセルだけでなく、“１”データを保持するメモリセルと、“０”データを保持するメモリセルを使用する。ここで使用する“１”、“０”データを保持するメモリセルは、メモリセルアレイ内にあるデータ記録用のメモリセルを用いても良いし、専用のメモリセルを用意しても良い。まず、図１７におけるステップＳ１２において、“１”データを保持するメモリセル、“０”データを保持するメモリセル、及び参照メモリセルからデータを読み出す。すなわち、各メモリセル及び参照メモリセルの選択トランジスタをオン状態として、定電流源からビット線に電流Ｉｒｅｆを供給する。定電流源は、例えば図１４における読み出しバイアス回路７０である。読み出されたデータは、各Ａ／Ｄコンバータ１６１−１〜１６１−３でディジタル値に変換される。より具体的には、Ａ／Ｄコンバータ１６１−１は（Ｉｒｅｆ・Ｒｍａｘ）を、Ａ／Ｄコンバータ１６１−２は（Ｉｒｅｆ・Ｒｍｉｎ）を、Ａ／Ｄコンバータ１６１−３は（Ｉｒｅｆ・Ｒｈａｌｆ）をディジタル値で出力する。
【０１０８】
次に図１７におけるステップＳ１３において、加算器１６２が、Ａ／Ｄコンバータ１６１−１から出力されるデータと、Ａ／Ｄコンバータ１６１−２から出力されるデータとを加算する。従って、加算器１６２は、Ｉｒｅｆ・（Ｒｍａｘ＋Ｒｍｉｎ）を出力する。また乗算器１６３は、Ａ／Ｄコンバータ１６１−３から出力されるデータを乗算する。従って乗算器１６３は、２・Ｉｒｅｆ・Ｒｈａｌｆを出力する。
【０１０９】
次に減算器１６４は、加算器１６２の出力と乗算器１６３の出力との差を算出する（ステップＳ１４）。従って、減算器１６４は、Ｉｒｅｆ・（Ｒｍａｘ＋Ｒｍｉｎ−２Ｒｈａｌｆ）を出力する。この算出結果は、Ｒｈａｌｆが（Ｒｍａｘ＋Ｒｍｉｎ）／２からずれている場合に、そのずれ分に相当する電圧の倍の値である。
【０１１０】
そして、比較器１６５は、加算器１６４における算出結果と、乗算器１６３における算出結果とを比較する（ステップＳ１５）。基準信号は２・Ｉｒｅｆ・ΔＲの電圧であり、抵抗値ΔＲに相当する電圧の倍の値である。減算器１６４における算出結果の絶対値が、基準信号より小さい場合（ステップＳ１６）には、参照メモリセルの抵抗値Ｒｈａｌｆの（Ｒｍａｘ＋Ｒｍｉｎ）／２からのずれ量はゼロ、乃至はΔＲ以下である。従って、Ｒｈａｌｆ＝Ｒｍｉｄの関係が満たされており、参照メモリセルは十分に精度の良い参照信号が得られる。よって処理は終了する。逆に、減算器１６４における算出結果の絶対値が基準信号より大きい場合（ステップＳ１６）には、参照メモリセルの抵抗値Ｒｈａｌｆの（Ｒｍａｘ＋Ｒｍｉｎ）／２からのずれ量は、ΔＲよりも大きい。すなわち、参照メモリセルの抵抗値Ｒｈａｌｆは、Ｒｍｉｄの範囲内に無い。この場合、参照メモリセルから得られる参照信号は、理想的な値よりも大きすぎる、または小さすぎるので、再度、参照メモリセルへの書き込みを繰り返す（ステップＳ１１に戻る）。再書き込みを行う場合には、参照メモリセルＲｈａｌｆが大きすぎるのか小さすぎるのか、という情報をもとに、制御回路１６６が行ドライバ１１０を制御する。制御回路１６６から出力される命令信号によって、行ドライバ１１０は、前回の書き込み時よりも書き込み電流を大きくする、または小さくすることによって、参照メモリセルの抵抗値をＲｍｉｄに設定する。
【０１１１】
上記構成の半導体記憶装置によれば、上記第１の実施形態と同様の効果が得られる。更に、第１の実施形態に比べて、参照信号の精度を更に向上させることが出来る。なぜなら、参照信号を作成するための参照メモリセルに、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているからである。そして、参照メモリセルへの書き込みの際、磁気抵抗素子の抵抗値を、Ｒｍｉｄと比較し、その比較結果を行ドライバへフィードバックさせているからである。従って、例えば参照メモリセルの特性が変化し、当初の書き込み電流では抵抗値Ｒｍｉｄが実現出来なくなってしまったような場合であっても、比較器で現在の抵抗値とＲｍｉｄとを比較しつつ書き込み動作を行うことにより、磁気抵抗素子の抵抗値を正確にＲｍｉｄに設定することが出来る。なお、図１７に示す処理は、データの読み出し時毎に行っても良いし、ある所定の期間が経過する毎に行っても良い。
【０１１２】
上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置によれば、参照メモリセルに、３つの抵抗値を有する磁気抵抗素子を用いている。この３つの抵抗値は、通常メモリセルの有する２つの抵抗値と、それらの中間の値であり、参照メモリセルの磁気抵抗素子には、中間の値の抵抗値を持たせている。そして、通常メモリセルから読み出したデータと、参照メモリセルから読み出したデータとの差をセンスアンプで増幅している。また、参照メモリセルの磁気抵抗素子の抵抗値は、書き込み電流を調節することによって制御している。
【０１１３】
従って、参照信号の作成が簡便であり、且つ精度良く参照信号を作成できる。その結果、ＭＲＡＭにおける読み出し動作の信頼性を向上できる。また、参照メモリセルは、メモリセルアレイ内の１行分設けるのみで足りるため、参照メモリセルを設ける事による面積増加が最小限に抑制できる。
【０１１４】
図１８は、上記第１乃至第３の実施形態の変形例に係るＭＲＡＭのブロック図である。上記実施形態では参照信号への書き込みを行ドライバによって制御していたところ、本変形例は列ドライバによって行うものである。
【０１１５】
図示するように、本変形例に係るＭＲＡＭの行ドライバ１１０に含まれる第１電流源１１１−１〜１１１−ｍは、全て同じ電流ドライブ能力を有している。なお、読み出しワード線ＲＷＬｌに接続されたメモリセルは、参照メモリセルとして機能する。列ドライバＢ８０は、ｎ個の第１電流源８３−１〜８３−ｎ及び第２電流源８４−１〜８４−ｎを備えている。第１電流源８３−１〜８３−ｎ及び第２電流源８４−１〜８４−ｎは、それぞれビット線ＢＬ１〜ＢＬｎに接続されている。
【０１１６】
図１９は、列ドライバＢ８０及び列ドライバＡ７１の回路図である。図示するように、第１電流源８３−１〜８３−ｎは、上記第１の実施形態で説明したｐチャネルＭＯＳトランジスタ８１及びｎチャネルＭＯＳトランジスタ８２を備えている。第２電流源８４−１は、接地電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのそれぞれに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有するｎチャネルＭＯＳトランジスタ８５を含んでいる。図１９では、ｎチャネルＭＯＳトランジスタ８５が２つの場合を示しているが、１つでも良いし３つ以上でも良く、その数は特に限定されない。
【０１１７】
本変形例によれば、列ドライバＢ８０によって、ビット線ＢＬ１〜ＢＬｎに供給する書き込み電流Ｉｗｌの値を調節することが出来る。従って、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄに設定出来、上記第１乃至第３の実施形態と同様の効果が得られる。なお、図１８、図１９では第２電流源８４−１〜８４−ｎが列ドライバＢ８０にのみ設けられた例を示したが、勿論、列ドライバＡ７１にあっても良く、更に列ドライバＡ７１、Ｂ８０双方にあっても良い。また、第２電流源８４−１〜８４−ｎは、ｎチャネルＭＯＳトランジスタの代わりにｐチャネルＭＯＳトランジスタで形成しても構わない。この場合には、第２電流源８４−１〜８４−ｎとなるｐチャネルＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタ８１または７３と並列に接続される。
【０１１８】
なお、上記第１乃至第３の実施形態では、ビット線ＢＬ１〜ＢＬｎが困難軸方向に沿って形成され、書き込みワード線ＷＷＬ１〜ＷＷＬｍが容易軸方向に沿って形成されている場合について説明した。従って、通常メモリセルに書き込まれるデータは、ビット線ＢＬ１〜ＢＬｎに流れる電流の向きによって制御される。しかし、ビット線ＢＬ１〜ＢＬｎを容易軸方向に沿って形成し、書き込みワード線ＷＷＬ１〜ＷＷＬｍを困難軸方向に沿って形成しても良い。この場合には、メモリセルに書き込まれるデータは、書き込みワード線ＷＷＬ１〜ＷＷＬｍに流れる電流の向きによって制御される。
【０１１９】
また、上記第１乃至第３の実施形態では、磁気抵抗素子の書き込み閾値について、理想的なアステロイド曲線が得られる場合について説明した。しかし、磁気抵抗素子は、磁化反転過程において、磁壁、異方性分散、エッジドメインや、周囲温度等の影響を受ける。その結果、閾値曲線は理想的なアステロイド曲線からずれていくのが通常である。このような場合であっても上記実施形態は適用可能である。
【０１２０】
更に、上記第１乃至第３の実施形態では、例えば図１に示されるように、参照メモリセルは、メモリセルアレイの中央部に配置されている。勿論、参照メモリセルの位置は、メモリセルアレイ、メモリセルサブアレイの中央に配置されていても良いが、その位置は特に限定されるものではない。例えばアレイの端部に位置していても良い。
【０１２１】
更に、上記第１乃至第３の実施形態では、通常メモリセルは図５（ａ）に示すアステロイド曲線及び図６（ａ）に示す抵抗値を有し、参照メモリセルは図５（ｂ）に示すアステロイド曲線及び図６（ｂ）に示す抵抗値を有するものとして説明した。しかし、通常メモリセルが参照メモリセルと同じ特性を有していても構わない。すなわち、通常メモリセルが、Ｒｍａｘ、Ｒｍｉｎだけでなく、Ｒｍｉｄなる抵抗値を有していても良い。但し、通常メモリセルへのデータの書き込みは、ＲｍａｘとＲｍｉｎのいずれか一方の値を取るようにして行われることは言うまでもない。この場合には、通常メモリセルと参照メモリセルとの間で同様の構造が使用出来るため、製造工程が簡略化出来、製造コストの低減に寄与する。
【０１２２】
また、参照メモリセルが取り得る値は３値に限られるものではなく、３値以上であれば良い。例えば図２０に示すように、ＲｍａｘとＲｍｉｎとの間に、２つの異なる抵抗値Ｒｍｉｄ１、Ｒｍｉｄ２を有していても良い。勿論、４値より多くても良い。
【０１２３】
更に上記第１乃至第３の実施形態では、磁気抵抗素子としてＭＴＪ素子を用いた場合を例に挙げて説明したが、例えばＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子やＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子を用いる場合であっても良い。
【０１２４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１２５】
【発明の効果】
以上説明したように、この発明によれば、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭのブロック図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルについて示しており、（ａ）図は断面図、（ｂ）図は磁気抵抗素子の斜視図。
【図４】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルの上面図であり、（ａ）図は書き込み閾値以下、（ｂ）図は書き込み閾値以上の磁界を印加した際の様子。
【図５】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルのアステロイド曲線を示す図であり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示す図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルの、書き込み電流と抵抗値との関係を示す図であり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示す図。
【図７】この発明の第１の実施形態に係るＭＲＡＭの備えるセンスアンプの回路図。
【図８】この発明の第１の実施形態に係るＭＲＡＭの備える列ドライバの回路図。
【図９】この発明の第１の実施形態に係るＭＲＡＭの備える読み出しバイアス回路の回路図。
【図１０】この発明の第１の実施形態に係るＭＲＡＭの備える行ドライバ及びシンカーの回路図。
【図１１】この発明の第１の実施形態に係るＭＲＡＭの読み出し時における、ビット線対の電圧変化を示す波形図。
【図１２】この発明の第２の実施形態に係るＭＲＡＭのブロック図。
【図１３】この発明の第２の実施形態に係るＭＲＡＭの制御方法を示すフローチャート。
【図１４】この発明の第３の実施形態に係るＭＲＡＭのブロック図。
【図１５】この発明の第３の実施形態に係るＭＲＡＭメモリセルの抵抗値を示すダイアグラム。
【図１６】この発明の第３の実施形態に係るＭＲＡＭの備えるメモリセルアレイの一部、及び比較／制御回路の回路図。
【図１７】この発明の第３の実施形態に係るＭＲＡＭの制御方法を示すフローチャート。
【図１８】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭのブロック図。
【図１９】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭの備える列ドライバの回路図。
【図２０】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭの備える参照メモリセルの、書き込み電流と抵抗値との関係を示す図。
【符号の説明】
１０…ＭＲＡＭ、２０…メモリセルアレイ、２１…磁気抵抗素子、２２…選択トランジスタ、２３…半導体基板、２４…不純物拡散層、２５…ゲート電極（読み出しワード線）、２６…層間絶縁膜、２７、１７３…コンタクトプラグ、２８…金属配線層、２９…金属配線層（書き込みワード線）、３０、３２、３５…磁性体膜、３１、３６…絶縁膜、３３、１７２…金属配線層（ビット線）、３４…磁区、３７…金属配線層（ワード線）、３８…ダイオード、４０…センスアンプ、４１、４２、７３、８１、７５−１〜７５−ｎ、１１３−１〜１１３−ｍ、１１４…ｐチャネルＭＯＳトランジスタ、４３、４４、７４、８２、８５、１２１−１〜１２１−ｍ…ｎチャネルＭＯＳトランジスタ、５０、６０…列デコーダ、７０…列ドライバ／読み出しバイアス回路、７１、８０…列ドライバ、９０、１００…行デコーダ、１１０…行ドライバ、８３−１〜８３−ｎ、１１１−１〜１１１−ｍ…第１電流源、８４−１〜８４−ｎ、１１２…第２電流源、１２０…シンカー、１３０…出力バッファ、１４０…制御回路、１５０…ヒューズ群、１６０…比較／制御回路、１６１−１〜１６１−３…Ａ／Ｄコンバータ、１６２…加算器、１６３…乗算器、１６４…減算器、１６５…比較器、１６６…制御回路、１７０…ｎ型半導体層、１７１…ｐ型半導体層、１７４…金属配線層（読み出しワード線）
【発明の属する技術分野】
この発明は、半導体記憶装置及びその制御方法に関するもので、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の読み出し動作に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスである。そして、不揮発性、高集積性、高信頼性、及び高速動作を兼ね備え、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に対して置き換え可能なメモリデバイスとして期待されている。
【０００３】
ＭＲＡＭでは、そのメモリセルに、スピン偏極トンネル効果による磁気抵抗変化を利用したＭＴＪ（Ｍａｇｎｅｔｏ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）素子を利用している。現在提案されているメモリセルには、例えば１つのＭＴＪ素子とＭＯＳトランジスタとを直列に接続して、メモリセルに選択性を持たせた構成（例えば非特許文献１、２参照）や、クロスポイント型にしたもの（例えば特許文献１）などがある。
【０００４】
ＭＴＪ素子は、主として絶縁膜を２つの金属磁性体で挟んだ積層膜で構成されている。そして、２つの磁性体のスピンの向きが互いに平行になるか、反平行になるかで２つの状態を作り出している。つまり、２つの磁性体膜の磁化方向が同じ場合には絶縁膜をトンネルして流れる電流の大きさが、２つの磁性体膜の磁化の方向が反対の場合に比べて大きくなる現象を利用する。さらに言い換えれば、２つの磁性体膜の磁化の方向を反対にすることにより、２つの磁性体膜の磁化方向が同じ場合に比べて、磁性体膜間の抵抗値を大きくすることが出来る。ゆえにこのＭＴＪ素子の抵抗値の違いが大きい程、データを読み出す際には好ましいことになる。
【０００５】
メモリセルからデータを読み出す際には、絶縁膜を介して磁性体膜間を流れる電流を検知する、もしくは電流値を電圧に変換して検知することにより行われる。
【０００６】
次に、ＭＲＡＭの書き込み動作について説明する。書き込み時においては、通常、２つの磁性体膜のうちどちらか一方は、その磁化の方向が固定されており外部の磁界の影響を受けないようにされている。ここで、磁化方向が固定された磁性体膜をピン層（ｐｉｎｎｉｎｇ ｌａｙｅｒ）とよぶ。他方の磁性体膜は、印加される磁界によって磁化方向がピン層と同一方向または反対方向にされる。ここで、磁化方向を制御される磁性体膜をフリー層（ｆｒｅｅ ｌａｙｅｒ）とよぶ。フリー層の磁化方向は、メモリセルを通過しているビット線および書き込みワード線に流れる電流によって発生する磁界の向きによって制御される。この時、ビット線、ワード線には、それぞれ磁化が変化するのに必要な電流量の半分の量が供給される。これは、非選択メモリセルが誤って書き換えられないようするためである（例えば特許文献２参照）。
【０００７】
ところで、データの読み出し時においては、メモリセルには数百ｍＶ程度の小さな電圧が印加される。この印加電圧によって、メモリセルに流れる電流が検知される。この際、検出された電流値と比較する参照用の信号が必要になる。
【０００８】
この参照用の信号を得るために、２つのメモリセルに、互いに相補な信号を書き込んでおき、この２つのメモリセルで１ビットを構成する方法がある。本方法によれば、読み出し時には、２つのメモリセルからの電流量を比較することにより、データが判断される。
【０００９】
また、ＭＴＪ素子と直列に接続したＭＯＳトランジスタのゲート電極を調節することにより、メモリセルの高抵抗値と低抵抗値との間の抵抗値を作りだす方法がある（例えば特許文献３参照）。
【００１０】
【特許文献１】
特願２００２−３９０８６号明細書（第６図）
【００１１】
【特許文献２】
米国特許第６，０８１，４４５号明細書
【００１２】
【特許文献３】
米国特許第６，０５５，１７８号明細書
【００１３】
【非特許文献１】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．２
【００１４】
【非特許文献２】
“ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２０００ Ｄｉｇｅｓｔ Ｐａｐａｒ”， ＴＡ７．３ （第４図）
【００１５】
【発明が解決しようとする課題】
上記のように、従来のＭＲＡＭでは、データの読み出し時において、読み出しデータと比較する為の参照信号が必要となる。そして、その参照信号を作り出すための方法が種々提案されている。しかし、上記２つのメモリセルに相補な信号を書き込む方法であると、２つのメモリセルで１ビットの情報しか保持することが出来ない。従って、面積効率（ｓｃａｌａｂｉｌｉｔｙ）が悪く、大容量のメモリセルアレイには不向きであるという問題があった。
【００１６】
また、メモリセル内のＭＯＳトランジスタのゲート電圧を調節する方法であると、参照信号を作るメモリセルの抵抗値はＭＯＳトランジスタの特性に大きく依存する。従って、参照信号としての信頼性に不安があるという問題があった。
【００１７】
この発明は、上記事情に鑑みてなされたもので、その目的は、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記ワード線と前記ビット線との交点に配置された前記第１、第２メモリセルを有するメモリセルアレイと、前記ワード線を選択する行デコーダと、前記行デコーダによって選択された前記ワード線に第１書き込み電流を供給する行ドライバと、前記ビット線を選択する列デコーダと、前記列デコーダによって選択された前記ビット線に第２書き込み電流を供給する列ドライバと、前記行デコーダと前記列デコーダによって選択された前記第１メモリセルから読み出したデータを増幅するセンスアンプとを具備することを特徴としている。
【００１９】
また、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成された第１ワード線と、前記第１方向に沿って形成された第２ワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、前記第１ワード線と前記ビット線との交点に設けられ、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、前記第２ワード線と前記ビット線との交点に設けられ、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、前記第１、第２ワード線を選択する行デコーダと、前記第１ワード線に第１書き込み電流を供給し、前記第２ワード線に第２書き込み電流を供給する行ドライバと、前記ビット線を選択する列ドライバと、前記ビット線に第３書き込み電流を供給する列ドライバと、前記行ドライバと列ドライバによって選択された前記第１メモリセルから読み出したデータを、いずれかの前記第２メモリセルに保持されているデータを基準にして増幅するセンスアンプとを具備することを特徴としている。
【００２０】
上記のような半導体記憶装置であると、“０”データ、“１”データを保持する第１メモリセルと、その中間のデータを保持する第２メモリセルとを有している。従って、読み出し動作時において、第２メモリセルに保持されているデータを、第１メモリセルから読み出したデータと比較することで、第２メモリセルに保持されているデータを参照信号として用いることが出来る。また第２メモリセルに保持されているデータは、“０”データと“１”データの中間の値であるから、信頼性の高い参照信号として機能する。その結果、データの読み出し動作の信頼性を向上できる。
【００２１】
更に、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、磁気抵抗素子を含むメモリセルと、前記ワード線と前記ビット線との交点に配置された前記メモリセルを有するメモリセルアレイと、前記ワード線を選択する行デコーダと、前記ビット線を選択する列デコーダと、前記行デコーダ及び前記列デコーダによってそれぞれ選択された前記ワード線及び前記ビット線に書き込み電流をそれぞれ供給し、前記書き込み電流の電流値が、前記ワード線または前記ビット線に応じて可変であるドライバ回路と、前記行デコーダと前記列デコーダとによって選択された前記メモリセルから読み出したデータを増幅するセンスアンプとを具備することを特徴としている。
【００２２】
上記のような半導体記憶装置であると、ドライバ回路はワード線またはビット線に応じて書き込み電流の電流量が可変にされている。従って、メモリセルに対して“０”データと“１”データだけでなく、それらの中間のデータを書き込むことが出来る。この中間のデータを有する磁気抵抗素子の抵抗値は、“０”データと“１”データを有する磁気抵抗素子の抵抗値の中間の値を有する。従って、中間のデータを有するメモリセルからの読み出し信号は、読み出し動作時における信頼性の高い参照信号として用いることが出来る。その結果、データの読み出し動作の信頼性を向上できる。
【００２３】
この発明の一態様に係る半導体記憶装置の制御方法は、第１磁気抵抗素子を含むメモリセルに第１データを書き込み、第２磁気抵抗素子を含む参照セルに第２データを書き込むステップと、ビット線をプリチャージするステップと、前記メモリセル及び前記参照セルから前記ビット線に前記第１、第２データをそれぞれ読み出すステップと、前記ビット線に読み出した前記第１データを、前記第２データを基準にして増幅するステップとを具備し、前記第１データの書き込まれた前記メモリセルの前記第１磁気抵抗素子は、第１抵抗値と該第１抵抗値より小さい第２抵抗値とのいずれかを有し、前記第２データの書き込まれた前記参照セルの前記第２磁気抵抗素子は、前記第１、第２抵抗値の間の抵抗値を有することを特徴としている。
【００２４】
上記のような半導体記憶装置の制御方法であると、“０”データを有する磁気抵抗素子の抵抗値と、“１”データを有する磁気抵抗素子の抵抗値との間の抵抗値を有する磁気抵抗素子を含む参照セルを用いている。従って、参照セルからの読み出しデータは、非常に信頼性の高い参照信号として機能する。その結果、データの読み出し動作の信頼性を向上できる。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２６】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＭＲＡＭのブロック図である。
【００２７】
図示するように、ＭＲＡＭ１０は、メモリセルアレイ２０、センスアンプ４０、列デコーダＡ５０、列デコーダＢ６０、列ドライバＡ／読み出しバイアス回路７０、列ドライバＢ８０、行デコーダＡ９０、行デコーダＢ１００、行ドライバ１１０、シンカー１２０、出力バッファ１３０を備えている。
【００２８】
メモリセルアレイ２０内においては、書き込みワード線ＷＷＬ１〜ＷＷＬｍ（ｍ：自然数）及び読み出しワード線ＲＷＬ１〜ＲＷＬｍが所定の方向（第１方向）に沿って形成され、ビット線ＢＬ１〜ＢＬｎ（ｎ：自然数）が第１方向に直交する方向（第２方向）に沿って形成されている。書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｍの一端は行ドライバ１１０に接続され、他端はシンカー１２０に接続されている。またビット線ＢＬ１〜ＢＬｎの一端は列ドライバＡ／読み出しバイアス回路７０に接続され、他端はセンスアンプ４０及び列ドライバＢ８０に接続されている。
【００２９】
更に、メモリセルアレイ２０内において、書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｍとビット線ＢＬ１〜ＢＬｎとの交点には、メモリセルが配置されている。メモリセルは、それぞれが磁気抵抗素子を含んでおり、マトリクス状に配置されている。そして同一行のメモリセルは、同一の読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに共通接続され、同一列のメモリセルは、同一のビット線ＢＬ１〜ＢＬｎのいずれかに共通接続されている。更に、同一行のメモリセルの近傍には、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかが近接配置されている。
【００３０】
メモリセルアレイ２０のより詳細な構成について、図２を用いて説明する。図２はメモリセルアレイ２０の回路図である。
【００３１】
図示するように、メモリセルアレイ２０は、マトリクス状に配置された複数（ｍ×ｎ）個のメモリセルを有している（図２では（ｌ×４）個のみ示す、ｌ：自然数）。メモリセルの各々は、磁気抵抗素子２１及び選択トランジスタ２２を含んでいる。磁気抵抗素子２１は、例えばＭＴＪ素子である。同一列に配置された磁気抵抗素子２１の一端は、ビット線ＢＬ１〜ＢＬｎのいずれかに共通接続され、他端は選択トランジスタ２２の電流経路の一端に接続されている。同一行に配置された選択トランジスタ２２のゲートは、読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに共通接続され、電流経路の他端は接地電位に接続されている。そして、同一行に配置された磁気抵抗素子２１に近接して、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかが設けられている。
【００３２】
なお、上記メモリセルアレイ内において、読み出しワード線ＲＷＬｌに接続されたメモリセルＭＣｌ１〜ＭＣｌｎは、参照メモリセルとして機能する。すなわち、データを記憶する通常のメモリセル（通常メモリセルと以下では呼ぶことにする）としては機能せず、読み出し時の参照信号を生成するために設けられている。この点についての詳細は後述する。読み出しワード線ＲＷＬｌ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ（ｌ−１）及びＲＷＬ（ｌ＋１）〜ＲＷＬｍに接続されたメモリセルは、通常メモリセルとして機能する。
【００３３】
次に、メモリセルの断面構造について、図３（ａ）を用いて説明する。図３（ａ）は、メモリセルのビット線方向に沿った断面図である。
【００３４】
図示するように、半導体基板２３中には素子分離領域ＳＴＩが形成されており、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ内に、選択トランジスタ２１が形成されている。選択トランジスタ２１は、半導体基板２３の表面内に形成された不純物拡散層２４、図示せぬゲート絶縁膜、及びゲート電極２５を備えている。ゲート電極２５は読み出しワード線ＲＷＬ１〜ＷＬｍのいずれかとして機能し、図面が記載されている紙面に対して垂直な方向にストライプ状に形成されている。半導体基板２３上には層間絶縁膜２６が形成されており、層間絶縁膜２６は、選択トランジスタ２１を被覆している。
【００３５】
層間絶縁膜２６内には、コンタクトプラグ２７が形成されている。コンタクトプラグ２７は、選択トランジスタ２１の不純物拡散層２４の一方（ドレイン領域）に接続されている。なお、選択トランジスタ２１の不純物拡散層２４の他方（ソース領域）は、図示せぬ領域で接地電位に接続されている。また層間絶縁膜２６内には、コンタクトプラグ２７に接続された金属配線層２８、金属配線層２８と電気的に分離された金属配線層２９が形成されている。金属配線層２９は、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかとして機能するものであり、紙面に対して垂直な方向にストライプ状に形成されている。また金属配線層２９は、選択トランジスタ２１のゲート電極２５と、ほぼ重なるようにして形成されている。
【００３６】
金属配線層２８上には、磁気抵抗素子２１が形成されている。磁気抵抗素子２１は、層間絶縁膜２６及び金属配線層２９を挟んでゲート電極２５と重なるようにして形成されている。磁気抵抗素子２１は、絶縁膜を磁性体膜で挟み込んだ構造を有するＭＴＪ素子である。すなわち、金属配線層２８上に磁性体膜３０が形成され、磁性体膜３０上に絶縁膜３１が設けられ、磁性体膜３２が絶縁膜３１上に形成されている。これらの磁性体膜３０、３２、及び絶縁膜３１がＭＴＪ素子を構成している。磁性体膜３０のスピンの向きは、予め所定の方向に向くよう設定されている。その上で、磁性体膜３２のスピンの向きを磁性体膜３０に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データを書き込む。更に、層間絶縁膜２６上に、磁性体膜３２に接続されるようにして金属配線層３３が形成されている。金属配線層３３はセンス線ＢＬ１〜ＢＬｎのいずれかとして機能するものであり、ゲート電極２５及び金属配線層２９と直交する方向（紙面内の左右方向）にストライプ状に形成されている。
【００３７】
図３（ｂ）は、磁気抵抗素子の斜視図である。図示するように、磁気抵抗素子２１の上面形状は、略長方形の形状を有している。そして、その長辺方向（磁化容易軸）が、ゲート電極（ＲＷＬ１〜ＲＷＬｍ）２５及び金属配線層（ＷＷＬ１〜ＷＷＬｍ）２９に沿い、且つ短辺方向（磁化困難軸）が、金属配線層（ＢＬ１〜ＢＬｎ）３３に沿うようにして形成されている。この関係は、ビット線ＢＬ１〜ＢＬｎのいずれかに流す電流の向きによって書き込みデータを制御する場合に満たされるものである。書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかに流す電流の向きによって書き込みデータを制御する場合には、磁気抵抗素子の長辺方向及び短辺方向は逆の関係となる。
【００３８】
図４（ａ）、（ｂ）は、磁気抵抗素子２１の上面図であり、特に参照メモリセルＭＣｌ１〜ＭＣｌｎの有する磁気抵抗素子２１について示している。
【００３９】
図示するように、磁気抵抗素子２１の磁性体膜３２（または３０、３２の双方）は、マルチドメインを有している。すなわち、複数の磁区３４を含んでいる。（ａ）図に示すように、磁界を加える前には、それぞれの磁区３４のスピン（磁気モーメント）の向きはばらばらである。しかし、一定以上の磁界を加えると、（ｂ）図に示すように、それぞれの磁区３４のスピンの向きは磁界の方向に整列する。その結果、磁性体膜３２のスピンの向きは、全体として一定方向に向く。勿論、参照メモリセルだけでなく、通常メモリセルの有する磁気抵抗素子も、上記のようなマルチドメインを有していても良い。
【００４０】
図５（ａ）、（ｂ）は、それぞれ通常メモリセル及び参照メモリセルの書き込み閾値を示すグラフ（アステロイド曲線）である。縦軸は書き込みワード線ＷＷＬ１〜ＷＷＬｍに流れる電流Ｉｗｌ（困難軸方向磁界）、横軸はビット線ＢＬ１〜ＢＬｎに流れる電流Ｉｂｌ（容易軸方向磁界）である。アステロイド曲線は、例えば困難軸方向磁界をＨｘ、容易軸方向磁界をＨｙ、書き込み閾値磁界をＨｓとしたとき、下記のＳｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式から導かれる。
Ｈｘ（２／３）＋Ｈｙ（２／３）＝Ｈｓ（２／３）
この関係式を満たす磁界Ｈｘ、Ｈｙを生成する電流Ｉｗｌ、Ｉｂｌの関係を、図５（ａ）、（ｂ）は示している。すなわち、通常メモリセルにおいては、図５（ａ）に示す領域が、それぞれ書き込み領域及び非書き込み領域となる。書き込み領域とは、磁性体膜３２のスピンの向きを反転させることが可能な電流値の範囲のことであり、非書き込み領域とは、磁性体膜３２のスピンの向きを反転させずに留めおくことが可能な電流値の範囲である。従って、選択メモリセルにデータを書き込む際には、書き込みワード線ＷＷＬ１〜ＷＷＬｍ及びビット線ＢＬ１〜ＢＬｎに、書き込み領域内の電流Ｉｗｌ及びＩｂｌの関係を満たすように、書き込み電流を供給する必要がある。他方で、非選択メモリセルにおいては、非書き込み領域内における条件が満たさせるようにすることで、誤書き込みを防止する必要がある。
【００４１】
図５（ｂ）に示すように、参照メモリセルにおけるアステロイド曲線も、通常メモリセルとほぼ同様の形状を有している。但し、参照メモリセルにおいては、書き込み領域と非書き込み領域との間に、参照信号書き込み領域が存在する。これは、磁性体膜３２のスピンの向きを、磁性体膜３０に対して完全に平行または反平行とはせずに、一部の磁区についてのみスピンの向きを平行または反平行とすることが可能な領域である。従って、磁性体膜３０、３２のスピンの向きが平行な状態を仮定すると、非書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに平行な状態を維持する。また書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに反平行な状態に変化する。そして、参照信号書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは、互いに平行でもなく反平行でもない状態へと変化する。
【００４２】
図６（ａ）、（ｂ）は、書き込み電流Ｉｂｌと、磁気抵抗素子２１の抵抗値との関係を示すグラフであり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示している。なお、図６（ａ）、（ｂ）ではビット線ＢＬ１〜ＢＬｎに流す書き込み電流によって書き込みデータを制御する場合について示しており、書き込みワード線ＷＷＬ１〜ＷＷＬｍによって書き込みデータを制御する場合には、横軸を書き込み電流Ｉｗｌに置き換えればよい。
【００４３】
図６（ａ）に示すように、通常メモリセルにおいては、磁気抵抗素子２１は、２つの抵抗値Ｒｍａｘ、Ｒｍｉｎを有するのみである。上記のように、磁性体膜３０、３２のスピンの向きが平行な状態を仮定すると、非書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに平行な状態を維持する。従って、磁気抵抗素子２１は低抵抗値Ｒｍｉｎを有する。他方、書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは互いに反平行な状態に変化する。従って、磁気抵抗素子２１は高抵抗値Ｒｍａｘを有するようになる。
【００４４】
参照メモリセルにおいては、図６（ｂ）に示すように、磁気抵抗素子２１は、通常メモリセルと同様、２つの抵抗値Ｒｍａｘ、Ｒｍｉｎを有すると同時に、抵抗値ＲｍａｘとＲｍｉｎとの間の値であるＲｍｉｄを有する。すなわち、前述のように、参照信号書き込み領域内の条件を満たすように書き込み電流Ｉｗｌ及びＩｂｌを供給した場合には、磁性体膜３０、３２のスピンの向きは、互いに平行でもなく反平行でもない状態へと変化する。この場合、磁気抵抗素子２１は、高抵抗値Ｒｍａｘでもなく低抵抗値Ｒｍｉｎでもなく、その中間の抵抗値Ｒｍｉｄを有するようになる。
【００４５】
そして、通常メモリセルは、データの書き込み動作において、高抵抗値Ｒｍａｘまたは低抵抗値Ｒｍｉｎを有するように制御される。他方、読み出しワード線ＲＷＬｌに接続された参照メモリセルＭＣｌ１〜ＭＣｌｎにおいては、当初より、抵抗値Ｒｍｉｄを有するように、磁性体膜３２のスピンの向きが固定されている。
【００４６】
次に、センスアンプ４０について説明する。図７はセンスアンプ４０の回路図である。図示するように、センスアンプ４０は、ビット線対ＢＬ、／ＢＬに接続されている。ビット線対ＢＬ、／ＢＬは、例えばビット線ＢＬ１とＢＬ２の対、ビット線ＢＬ３とＢＬ３の対、…に接続される。そして、ｐチャネルＭＯＳトランジスタ４１、４２及びｎチャネルＭＯＳトランジスタ４３、４４を備えている。
【００４７】
ｐチャネルＭＯＳトランジスタ４１は、ビット線ＢＬに接続された電流経路の一端（ドレイン）と、高電位電源Ｖｈ（例えばＶＤＤ）に接続された電流経路の他端（ソース）と、ビット線／ＢＬに接続されたゲートとを備えている。ｐチャネルＭＯＳトランジスタ４２は、ビット線／ＢＬに接続された電流経路の一端（ドレイン）と、高電位電源Ｖｈ（例えばＶＤＤ）に接続された電流経路の他端（ソース）と、ビット線ＢＬに接続されたゲートとを備えている。ｎチャネルＭＯＳトランジスタ４３は、ビット線ＢＬに接続された電流経路の一端（ドレイン）と、低電位電源Ｖｌ（例えばＶＳＳ）に接続された電流経路の他端（ソース）と、ビット線／ＢＬに接続されたゲートとを備えている。ｎチャネルＭＯＳトランジスタ４４は、ビット線／ＢＬに接続された電流経路の一端（ドレイン）と、低電位電源Ｖｌ（例えばＶＳＳ）に接続された電流経路の他端（ソース）と、ビット線ＢＬに接続されたゲートとを備えている。
【００４８】
上記構成のセンスアンプ４０は、読み出し時において、ビット線対間に現れた電位差を検知し、この電位差を増幅する。その結果、ビット線ＢＬ、／ＢＬの電位は、それぞれ高電位電源電圧Ｖｈ、低電位電源電圧Ｖｌにまで上昇、下降される。
【００４９】
列デコーダＡ５０、Ｂ６０は、外部より入力された列アドレス信号をデコードして、列アドレスデコード信号を得る。列デコーダＡ５０、Ｂ６０で得られた列アドレスデコード信号は、列ドライバＡ／読み出しバイアス回路７０及び列ドライバＢ８０に供給される。なお、列デコーダＢ６０は、読み出し時においては、図示せぬカラムゲートの制御も行う。列デコーダＢ６０の制御に基づいて、カラムゲートは、センスアンプ４０のビット線対のいずれかを、データ線対（ＤＱ、／ＤＱ）に接続する。
【００５０】
次に、列ドライバＡ／読み出しバイアス回路７０、列ドライバＢ８０の構成について説明する。列ドライバＡ／読み出しバイアス回路７０は、その内部に列ドライバＡ７１及び読み出しバイアス回路７２を含んでいる。図８は、特に列ドライバＡ７１及び列ドライバＢ８０の構成を示す回路図である。
【００５１】
図示するように、列ドライバＡ７１は、各ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐＭＯＳトランジスタ７３及びｎＭＯＳトランジスタ７４を備えている。ｐＭＯＳトランジスタ７３は、電源電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。ｎＭＯＳトランジスタ７４は、接地電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。
【００５２】
また列ドライバＢ８０は、各ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８２を備えている。ｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８２の構成は、列ドライバＡ７１におけるｐＭＯＳトランジスタ７３及びｎＭＯＳトランジスタ７４と同様であるので、説明は省略する。
【００５３】
上記構成の列ドライバＡ７１及びＢ８０は、書き込み動作時において、列アドレスデコード信号によって動作を制御される。より具体的には、列アドレスデコード信号によって、ｐＭＯＳトランジスタ７３がオン状態の場合には、ｎＭＯＳトランジスタ７４及びｐＭＯＳトランジスタ８１がオフ状態となり、且つｎＭＯＳトランジスタ８２がオン状態とされる。その結果、列ドライバＡ７１から列ドライバＢ８０に向かって流れる書き込み電流Ｉｂｌが、ビット線ＢＬ１〜ＢＬｎのいずれかに供給される。また、ｐＭＯＳトランジスタ８１がオン状態の場合には、ｎＭＯＳトランジスタ８２及びｐＭＯＳトランジスタ７３がオフ状態となり、且つｎＭＯＳトランジスタ７４がオン状態とされる。その結果、列ドライバＢ８０から列ドライバＡ７１に向かって流れる書き込み電流Ｉｂｌが、ビット線ＢＬ１〜ＢＬｎのいずれかに供給される。このように、列アドレスデコード信号によって列ドライバＡ７１、Ｂ８０内のＭＯＳトランジスタを適切に制御することにより、ビット線ＢＬ１〜ＢＬｎに流れる書き込み電流Ｉｂｌの向きを制御出来る。
【００５４】
次に、読み出しバイアス回路７２の構成について、図９を用いて説明する。図９は、読み出しバイアス回路７２の回路図である。
【００５５】
図示するように、読み出しバイアス回路７２は、ビット線ＢＬ１〜ＢＬｎ毎に設けられたｐチャネルＭＯＳトランジスタ７５−１、７５−２、７５−３、…７５−ｎを備えている。ｐチャネルＭＯＳトランジスタ７５−１、７５−２、７５−３、…７５−ｎは、電源電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのいずれかに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有している。
【００５６】
上記構成の読み出しバイアス回路７２は、読み出し動作時において、列アドレスデコード信号によって動作を制御される。そして、選択メモリセルが接続されているビット線ＢＬ１〜ＢＬｎのいずれかに、読み出し電流を供給する。
【００５７】
行デコーダＡ９０、Ｂ１００は、外部より入力された行アドレス信号をデコードして、行アドレスデコード信号を得る。行デコーダＡ９０、Ｂ１００で得られた列アドレスデコード信号は、行ドライバ１１０及びシンカー１２０に供給される。
【００５８】
次に行ドライバ１１０及びシンカー１２０の構成について説明する。図１に示すように、行ドライバ１１０は、ｍ個の第１電流源１１１−１〜１１１−ｍ及び１個の第２電流源１１２を備えている。第１電流源１１１−１〜１１１−ｍは、それぞれ書き込みワード線ＷＷＬ１〜ＷＷＬｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｎに接続されている。また第２電流源１１２は、参照メモリセルが配置された行（ｌ行目）の近傍に配置された書き込みワード線ＷＷＬｌに接続されている。第１電流源１１１−１〜１１１−ｍ及び第２電流源１１２から書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかまたは読み出しワード線ＲＷＬ１〜ＲＷＬｍのいずれかに供給された書き込み電流及び読み出し電流は、シンカー１２０に流れ込む。
【００５９】
行ドライバ１１０及びシンカー１２０の構成について、図１０を用いて説明する。図１０は、行ドライバ１１０及びシンカー１２０の回路図である。図１０では、特に書き込みワード線ＷＷＬ１〜ＷＷＬｍに対する構成について示している。
【００６０】
図示するように、行ドライバ１１０内の第１電流源１１１−１〜１１１−ｍの各々は、電源電位に接続された電流経路の一端（ソース）と、書き込みワード線ＷＷＬ１〜ＷＷＬｍのいずれかに接続された電流経路の他端（ドレイン）と、行アドレスデコード信号が入力されるゲートとを有するｐチャネルＭＯＳトランジスタ１１３−１〜１１３−ｍを含んでいる。これらのｐチャネルＭＯＳトランジスタ１１３−１〜１１３−ｍのうち、参照メモリセル近傍に配置されている書き込みワード線ＷＷＬｌに接続されているｐチャネルＭＯＳトランジスタ１１３−ｌは、通常メモリセル近傍に配置されている書き込みワード線ＷＷＬ１〜ＷＷＬ（ｌ−１）、ＷＷＬ（ｌ＋１）〜ＷＷＬｍに接続されているｐチャネルＭＯＳトランジスタ１１３−（ｌ＋１）〜１１３−ｍと異なる電流ドライブ（供給）能力を有している。より具体的には、ｐチャネルＭＯＳトランジスタ１１３−ｌは、ｐチャネルＭＯＳトランジスタ１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍに比べて、電流ドライブ能力が小さくなるよう設定されている。従って、ｐチャネルＭＯＳトランジスタ１１３−ｌによって書き込みワード線ＷＷＬｌに供給される書き込み電流Ｉｗｌは、その他のｐチャネルＭＯＳトランジスタ１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍによって書き込みワード線ＷＷＬ１〜ＷＷＬ（ｌ−１）、ＷＷＬ（ｌ＋１）〜ＷＷＬｍに供給される書き込み電流Ｉｗｌよりも小さい。
【００６１】
また、参照メモリセル近傍に配置されている書き込みワード線ＷＷＬｌには、上記第１電流源１１１−ｌの他に、第２電流源１１２が接続されている。第２電流源１１２は、電源電位に接続された電流経路の一端（ソース）と、書き込みワード線ＷＷＬｌに接続された電流経路の他端（ドレイン）と、行アドレスデコード信号が入力されるゲートとを有するｐチャネルＭＯＳトランジスタ１１４を含んでいる。図１０では、ｐチャネルＭＯＳトランジスタ１１４が２つの場合を示しているが、１つでも良いし３つ以上でも良く、その数は特に限定されない。
【００６２】
すなわち、上記構成の行ドライバ１１０は、通常メモリセル近傍に配置された書き込みワード線ＷＷＬ１〜ＷＷＬ−（ｌ−１）、ＷＷＬ−（ｌ＋１）〜ＷＷＬｍに対しては、第１電流源１１１−１〜１１１−（ｌ−１）、１１１−（ｌ＋１）〜１１１−ｍによって、所定の値に固定された書き込み電流Ｉｗｌを供給する。他方、参照メモリセル近傍に配置された書き込みワード線ＷＷＬｌに対しては、第１電流源１１１−ｌに加えて第２電流源１１２を設けることにより、書き込み電流Ｉｗｌの値を可変出来るようにしている。
【００６３】
シンカー１２０は、書き込みワード線ＷＷＬ１〜ＷＷＬｍ毎に設けられたｎチャネルＭＯＳトランジスタ１２１−１〜１２１−ｍを備えている。ｎチャネルＭＯＳトランジスタ１２１−１〜１２１−ｍは、書き込みワード線ＷＷＬ１〜ＷＷＬｍの各々に接続された電流経路の一端（ドレイン）と、接地電位に接続された電流経路の他端（ソース）と、行アドレスデコード信号が入力されるゲートとを有している。
【００６４】
上記構成の行ドライバ１１０及びシンカー１２０において、メモリセルアレイ２０内の例えば１行目に配置されているメモリセルに書き込み命令が与えられた場合には、ｐチャネルＭＯＳトランジスタ１１１−１及びｎチャネルＭＯＳトランジスタ１２１−１がオン状態とされる。その結果、ｐチャネルＭＯＳトランジスタ１１１−１のソースから、ｎチャネルＭＯＳトランジスタ１２１−１のソースに向かって書き込み電流Ｉｗｌが流れる。その結果、書き込みワード線ＷＷＬ１の周囲には困難軸方向磁界が形成される。
【００６５】
次に、上記構成のＭＲＡＭの動作について説明する。まず、通常メモリセルへの書き込み動作について、図２における、ビット線ＢＬ１と読み出しワード線ＲＷＬ１及び書き込みワード線ＷＷＬ１との交点に配置された通常メモリセルＭＣ１１にデータを書き込む場合を例に挙げて説明する。
【００６６】
まず、図１において、通常メモリセルＭＣ１１に相当するアドレスが外部より入力される。行デコーダＡ９０、Ｂ１００は、入力されたアドレスのうちの行アドレスをデコードして、行アドレスデコード信号を得る。また列デコーダＡ５０、Ｂ６０は、列アドレスをデコードして、列アドレスデコード信号を得る。
【００６７】
行デコーダＡ９０で得られた行アドレスデコード信号に基づいて、行ドライバ１１０における第１電流源１１１−１（ｐチャネルＭＯＳトランジスタ１１３−１）がオン状態とされる（図１０参照）。また、行デコーダＢ１００で得られた行アドレスデコード信号に基づいて、シンカー１２０におけるｎチャネルＭＯＳトランジスタ１２１−１がオン状態とされる。従って、行ドライバＡ１１０から書き込みワード線ＷＷＬ１に書き込み電流Ｉｗｌが供給され、その書き込み電流Ｉｗｌは、シンカー１２０へ流れ込む。その結果、書き込み電流Ｉｗｌによって、書き込みワード線ＷＷＬ１の周囲に困難軸方向の磁界が形成される。
【００６８】
また、列デコーダＡ５０で得られた列アドレスデコード信号に基づいて、列ドライバＡ７１における、ビット線ＢＬ１に接続されたｐチャネルＭＯＳトランジスタ７３及びｎチャネルＭＯＳトランジスタ７４のいずれか一方がオン状態とされる（図８参照）。また、列デコーダＢ６０で得られた列アドレスデコード信号に基づいて、列ドライバＢ８０における、ビット線ＢＬ１に接続されたｎチャネルＭＯＳトランジスタ８２及びｐチャネルＭＯＳトランジスタ８１のいずれか一方がオン状態とされる。前述の通り、列ドライバＡ７１においてｐチャネルＭＯＳトランジスタ７３がオン状態とされる場合は、列ドライバＢ８０においてｎチャネルＭＯＳトランジスタ８２がオン状態とされる。すると、列ドライバＡ７１からビット線ＢＬ１に書き込み電流Ｉｂｌが供給され、その書き込み電流Ｉｂｌは、列ドライバＢ８０に流れ込む。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。他方、列ドライバＡ７１においてｎチャネルＭＯＳトランジスタ７４がオン状態とされる場合は、列ドライバＢ８０においてｐチャネルＭＯＳトランジスタ８１がオン状態とされる。すると、列ドライバＢ８０からビット線ＢＬ１に書き込み電流Ｉｂｌが供給され、その書き込み電流Ｉｂｌは、列ドライバＡ７１に流れ込む。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。この際、列ドライバＡ７１からビット線ＢＬ１に書き込み電流Ｉｂｌが供給される際の逆向きの磁界が形成される。このビット線ＢＬ１に流す書き込み電流Ｉｂｌの向きによってビット線ＢＬ１の周囲に形成される磁界の向きを制御することにより、書き込みデータを制御する。すなわち、“０”データを書き込むか、または“１”データを書き込むかを決定する。
【００６９】
上記列ドライバＡ７１またはＢ８０及び行ドライバ１１０が供給する書き込み電流Ｉｂｌ、Ｉｗｌは、図５（ａ）に示すアステロイド曲線において、書き込み領域内の条件を満たす大きさに設定される。すなわち、行ドライバ１１０が書き込みワード線ＷＷＬ１にＩｗｌ１なる大きさの書き込み電流を供給した場合、列ドライバＡ７１はビット線ＢＬ１にＩｂｌ１なる大きさの書き込み電流を供給する。または列ドライバＢ８０が、ビット線ＢＬ１にＩｂｌ２なる大きさの書き込み電流を供給する。なお、理想的な条件下におけるアステロイド曲線は、原点に対して対称であり、Ｉｂｌ１＝Ｉｂｌ２が成立する（但し向きは逆）。しかし、アステロイド曲線の形状、例えば絶対値や原点位置は、周囲温度や磁壁の存在などにより変化する。従って、Ｉｂｌ１≠Ｉｂｌ２であることが通常である。
【００７０】
上記のように、ビット線ＢＬ１及び書き込みワード線ＷＷＬ１に書き込み電流Ｉｂｌ及びＩｗｌを供給することで、メモリセルＭＣ１１の周囲に、書き込み閾値以上の磁界（容易軸方向磁界及び困難軸方向磁界）を発生させる。その結果、磁性体膜３２のスピンの向きが制御され、メモリセルＭＣ１１にデータが書き込まれる。そして、メモリセルＭＣ１１は書き込まれたデータに応じて、図６（ａ）に示す抵抗値Ｒｍａｘ（“１”データ）またはＲｍｉｎ（“０”データ）を有するようになる。なお、ビット線ＢＬ２〜ＢＬｎ及び書き込みワード線ＷＷＬ２〜ＷＷＬｍには書き込み電流が供給されない。従って、選択メモリセルＭＣ１１以外のメモリセルにはデータは書き込まれない。
【００７１】
次に、参照メモリセルへの書き込み動作について、図２における、ビット線ＢＬ１と読み出しワード線ＲＷＬｌ及び書き込みワード線ＷＷＬｌとの交点に配置された参照メモリセルＭＣｌ１にデータを書き込む場合を例に挙げて説明する。前述の通り、参照メモリセルはデータの保持動作を行うものではなく、読み出し時の参照信号を生成するためのものである。従って、参照メモリセルに１度書き込まれたデータは不変である。そして、参照メモリセルへのデータの書き込みは、例えばダイソート（Ｄ／Ｓ：チップ選別）テスト時に行われる。勿論、Ｄ／Ｓテスト時に限らず、製品の出荷前のいずれの時期でも良いし、ユーザが製品を実際に使用する前であれば足りる。
【００７２】
書き込み動作の順序は、上記した通常メモリセルへの書き込み時と同様である。すなわち、参照メモリセルＭＣｌ１に相当するアドレスが外部より入力される。このアドレスに応答して、行ドライバ１１０における第１電流源１１１−ｌ（ｐチャネルＭＯＳトランジスタ１１３−ｌ）及び第２電流源１１２（ｐチャネルＭＯＳトランジスタ１１４）、並びにシンカー１２０におけるｎチャネルＭＯＳトランジスタ１２１−ｌがオン状態とされる（図１０参照）。すると、行ドライバＡ１１０から書き込みワード線ＷＷＬｌに書き込み電流Ｉｗｌが供給され、その書き込み電流Ｉｗｌは、シンカー１２０へ流れ込む。その結果、書き込み電流Ｉｗｌによって、書き込みワード線ＷＷＬｌの周囲に困難軸方向の磁界が形成される。勿論、第２電流源１１２のｐチャネルＭＯＳトランジスタ１１４が複数有る場合、それらは必ずしも全てがオン状態にされる必要はない。所定の書き込み電流を供給できる数だけオン状態とされればよい。
【００７３】
また、列ドライバＡ７１における、ビット線ＢＬ１に接続されたｐチャネルＭＯＳトランジスタ７３及びｎチャネルＭＯＳトランジスタ７４のいずれか一方がオン状態とされる（図８参照）。また、列ドライバＢ８０における、ビット線ＢＬ１に接続されたｎチャネルＭＯＳトランジスタ８２及びｐチャネルＭＯＳトランジスタ８１のいずれか一方がオン状態とされる。すると、列ドライバＡ７１または列ドライバＢ８０からビット線ＢＬ１に書き込み電流Ｉｂｌが供給される。その結果、書き込み電流Ｉｂｌによって、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。
【００７４】
上記列ドライバＡ７１またはＢ８０及び行ドライバ１１０が供給する書き込み電流Ｉｂｌ、Ｉｗｌは、図５（ｂ）に示すアステロイド曲線において、参照信号書き込み領域内の条件を満たす大きさに設定される。すなわち、行ドライバ１１０が書き込みワード線ＷＷＬｌにＩｗｌ２なる大きさの書き込み電流を供給した場合、列ドライバＡ７１はビット線ＢＬ１にＩｂｌ３なる大きさの書き込み電流を供給する。または列ドライバＢ６０が、ビット線ＢＬ１にＩｂｌ４なる大きさの書き込み電流を供給する。この電流値は、図５（ｂ）に示すように、困難軸方向磁界及び容易軸方向磁界の合成磁界が、書き込み閾値付近にされる値である。換言すれば、完全な書き込み領域ではなく、且つ完全な非書き込み領域でもない領域である。このような値を有する書き込み電流Ｉｂｌ、Ｉｗｌにより書き込みを行うことで、参照メモリセルＭＣｌ１の磁気抵抗素子２１の抵抗値は、図６（ｂ）に示す、ＲｍａｘとＲｍｉｎとの間の値であるＲｍｉｄとなる。なお、図６（ｂ）においては、ビット線に与えられる書き込み電流Ｉｂｌと抵抗値との関係を示しているが、書き込みワード線に与えられる書き込み電流Ｉｗｌと抵抗値との間にも同様の関係があることは言うまでもない。
【００７５】
なお、磁気抵抗素子２１の抵抗値は、ビット線及び書き込みワード線に流れるいずれの書き込み電流Ｉｂｌ、Ｉｗｌによっても設定出来る。本実施形態に係るＭＲＡＭでは、行ドライバＡ１１０において、参照メモリセルに近接する書き込みワード線ＷＷＬｌに接続される第１電流源１１３−ｌの電流ドライブ能力を他の第１電流源１１３−１〜１１３−（ｌ−１）、１１３−（ｌ＋１）〜１１３−ｍよりも小さくし、且つ第２電流源１１２を設けている。従って、書き込みワード線ＷＷＬｌに流す書き込み電流Ｉｗｌによって、磁気抵抗素子２１の抵抗値を制御出来る。より具体的には、次のように書き込み電流Ｉｗｌ、Ｉｂｌを設定できる。まず、ビット線ＢＬ１には、通常メモリセルにデータを書き込み際と同様の書き込み電流Ｉｂｌを供給する。この値をＩｂｌ３（＝Ｉｂｌ１）とする。その状態で、第２電流源１１２内においてオン状態とされるｐＭＯＳトランジスタ１１４の数を制御することによって、書き込みワード線ＷＷＬｌに流す書き込み電流Ｉｗｌの値を、Ｉｗｌ１よりも小さいＩｗｌ２に設定する。その結果、困難軸方向磁界と容易軸方向磁界との合成磁界を、参照信号書き込み領域内に収めることが出来る。
【００７６】
上記のような処理は、参照メモリセルＭＣｌ１〜ＭＣｎｌの全てについて行われる。但し、通常メモリセルと参照メモリセルとの間で、アステロイド曲線の大きさが大きく異ならないようにする必要がある。これは、通常メモリセルへの書き込み時に、参照メモリセルが影響（ｄｉｓｔｕｒｂａｎｃｅ）を受けて、その抵抗値が変化することを防止するためである。
【００７７】
次に読み出し動作について、同じくメモリセルＭＣ１１からデータを読み出す場合を例に挙げて、図１１を用いて説明する。図１１は、データの読み出し時においてビット線対に現れる電圧の波形図である。
【００７８】
データの読み出しに当たっては、まず通常メモリセルＭＣ１１及び参照メモリセルＭＣｌ２の選択トランジスタ２２をオン状態とする。更に、読み出しバイアス回路７２からビット線ＢＬ１、ＢＬ２に読み出し電流を供給する。そして、ビット線ＢＬ１、ＢＬ２に現れる電圧値を比較して、ＭＣ１１に書き込まれているデータを判別する。以下詳細に説明する。
【００７９】
まず、図示せぬカラムゲートによって、センスアンプ４０はデータ線対ＤＱ、／ＤＱと切り離された状態にある。その状態で、センスアンプ４０を非活性状態にしつつ、ビット線プリチャージを行う。その結果、ビット線対ＢＬ、／ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、…）の電位はプリチャージレベルＶＰＲＣとされる。プリチャージレベルＶＰＲＣは、例えばＶＤＤ／２である。その後、ビット線プリチャージを終了する。これにより、ビット線対ＢＬ、／ＢＬはプリチャージレベルＶＰＲＣでフローティングとなる。
【００８０】
次に、通常メモリセルＭＣ１１に相当するアドレスが外部より入力される。この際には、参照メモリセルＭＣｌ２に相当するアドレスも同時に入力される。行デコーダＡ９０、Ｂ１００は、入力されたアドレスのうちの行アドレスをデコードして、行アドレスデコード信号を得る。また列デコーダＡ５０、Ｂ６０は、列アドレスをデコードして、列アドレスデコード信号を得る。
【００８１】
そして、読み出しワード線ＲＷＬ１、ＲＷＬｌがハイレベルとされる。これにより、メモリセルＭＣ１１、ＭＣ２ｌの選択トランジスタ２２がオン状態とされる。
【００８２】
また、列デコーダＡ５０で得られた列アドレスデコード信号に基づいて、読み出しバイアス回路７２においてビット線ＢＬ１、ＢＬ２に接続されたｐチャネルＭＯＳトランジスタ７５−１、７５−２がオン状態とされる（図９参照）。従って、読み出しバイアス回路７２から、ビット線ＢＬ１、ＢＬ２に読み出し電流Ｉｂｌ’が供給される。
【００８３】
選択トランジスタ２２がオン状態とされたこと、及びビット線ＢＬ１、ＢＬ２に読み出し電流Ｉｂｌ’が供給されたことで、通常メモリセルＭＣ１１及び参照メモリセルＭＣｌ２からデータが読み出される（図１１、時刻ｔ１）。すなわち、各メモリセルＭＣ１１及びＭＣｌ２の磁気抵抗素子２１に電流が流れることで、磁気抵抗素子２１の抵抗値に応じた電圧が、ビット線ＢＬ１、ＢＬ２に現れる。
【００８４】
ここで、通常メモリセルＭＣ１１に書き込まれているデータが“１”データの場合、すなわち、磁気抵抗素子２１の抵抗値が高抵抗（Ｒｍａｘ）であったとする。すると、図１１に示すように、ビット線ＢＬ１の電位はプリチャージレベルＶＰＲＣから、抵抗値に応じた電圧（＋ΔＶ）だけ上昇し、電位Ｖｈ’で落ち着く。逆に、参照メモリセルＭＣｌ２に接続されているビット線ＢＬ２の電位はプリチャージレベルＶＰＲＣから、抵抗値に応じた電圧（−ΔＶ）だけ下降し、Ｖｌ’で落ち着く（時刻ｔ１〜ｔ２）。
【００８５】
次いで、センスアンプ４０が活性化される（時刻ｔ２）。活性化されたセンスアンプ４０は、ビット線対間に現れた電位差を検知し、その電位差を増幅する。これにより、センスアンプ４０のビット線ＢＬ、／ＢＬは、それぞれＶｈ、Ｖｌまで上昇する。このビット線対間の電位差により、通常メモリセルＭＣ１１のデータが判別される。なお、センスアンプ４０が活性化されると同時に、列デコーダＢ６０は図示せぬカラムゲートを制御して、ビット線対ＢＬ、／ＢＬをデータ線対ＤＱ、／ＤＱに接続する。そして、外部より入力されるアウトプットイネーブル信号に応答して、データ線対に現れた読み出しデータは、出力バッファ１３０を介して出力データＤｏｕｔとして出力される。
【００８６】
その後は、ビット線ＢＬ１、ＢＬ２、…は再びプリチャージレベルＶＰＲＣにされる。
【００８７】
上記構成の半導体記憶装置によれば、読み出し時に必要となる参照信号の作成が容易となり、且つ参照信号を精度良く作成出来るため、読み出し動作の信頼性を向上できる。なぜなら、参照信号を作成するために、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているためである。すなわち、データの記憶を行う通常メモリセルは、高抵抗（“１”）及び低抵抗（“０”）の２つの状態（２値）を取り得る。これに対し、参照信号を作成するための参照メモリセルは、通常メモリセルにおける高抵抗（“１”）の状態と低抵抗（“０”）の状態との間の状態を取り得る。仮にこの状態を“１０”と呼ぶことにする。すなわち、３つの値を取り得る。更に、参照メモリセルには、“１”と“０”の間の抵抗値を有する“１０”を書き込んでいる。そして、通常メモリセルから読み出した“１”データまたは“０”データと、参照メモリセルから読み出した“１０”データとの差を、センスアンプにて増幅している。
【００８８】
また、上記磁気抵抗素子に“１０”データを書き込むために、行デコーダの電流ドライブ能力を可変にしている。そして、書き込みワード線へ流す書き込み電流を調節することによって、磁気抵抗素子に“１０”データを精度良く書き込むことが出来る。
【００８９】
その結果、参照メモリセルはメモリセルアレイ中における１行分だけ配置すれば良く、面積効率に非常に優れている。従って、大容量のメモリセルアレイにも容易に適用できる。また、参照信号の作成は行ドライバによる供給電流の調節で行うことが出来るため、その精度は製造バラツキなどに依存せず、参照信号としての精度に非常に優れている。更に、参照信号の作成が非常に簡便である。その結果、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置が実現できる。
【００９０】
次に、この発明の第２の実施形態に係る半導体記憶装置について、図１２を用いて説明する。図１２は、本実施形態に係るＭＲＡＭのブロック図である。
【００９１】
図示するように、本実施形態に係るＭＲＡＭは、上記第１の実施形態で図１を用いて説明した構成において、制御回路１４０及びヒューズ群１５０を備えた構成を有している。制御回路１４０及びヒューズ群１５０以外の構成は、上記第１の実施形態と同様であるので説明は省略する。
【００９２】
制御回路１４０及びヒューズ群１５０については、下記の参照信号作成方法と共に、図１３を用いて説明する。図１３は、参照信号の作成方法の流れを示すフローチャートである。
【００９３】
まず、半導体チップの作成後（ステップＳ１）、ダイソートテスト（ステップＳ２）を行う。ダイソートの際、上記第１の実施形態で説明したとおり、参照メモリセルＭＣｌ１〜ＭＣｍｎへのデータの書き込みを行う（ステップＳ３）。すなわち、行ドライバＡ１１０における第１電流源１１１−ｌ及び第２電流源１１２によって書き込みワード線ＷＷＬｌに供給する書き込み電流Ｉｗｌの値を調節して（図１０参照）、参照メモリセルＭＣｌ１〜ＭＣｍｎの磁気抵抗素子２１の抵抗値をＲｍｉｄに設定する（図６（ｂ）参照）。この際、書き込みワード線ＷＷＬｌに供給される書き込み電流Ｉｗｌは、第２電流源１１２に含まれるｐチャネルＭＯＳトランジスタを幾つオン状態にするかによって決定できる。
【００９４】
そこで、ダイソートテスト時において、制御回路１４０は、いずれのｐチャネルＭＯＳトランジスタ１１４をオン状態にしたか、という情報をヒューズ群に記憶させる（ステップＳ４）。より具体的には、各ＭＯＳトランジスタ１１４のゲートに接続されたヒューズを切断することにより、情報を記憶させる。すなわち、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄにすることの出来る書き込み電流Ｉｗｌの情報を、ヒューズ群１５０に記憶させておくのである。
【００９５】
その後、各種テストを行った後、出荷する。
【００９６】
出荷後、ユーザが数度の書き込みを行った後に読み出し動作を行う際、制御回路１４０は、参照メモリセルＭＣｌ１〜ＭＣｍｎに書き込まれているデータが正常であるか否かを検証する（ステップＳ５）。これは、通常メモリセルへの書き込み中に、参照メモリセルへのｄｉｓｔｕｒｂａｎｃｅが生じて、抵抗値がＲｍｉｄから変化している虞があるからである。
【００９７】
検証の結果、参照メモリセルの磁気抵抗素子の抵抗値がＲｍｉｄを維持している場合（ステップＳ６）には、引き続き読み出し動作を行う（ステップＳ８）。
【００９８】
検証の結果、参照メモリセルの磁気抵抗素子の抵抗値がＲｍｉｄを維持していない場合（ステップＳ６）、例えば高抵抗値Ｒｍａｘや低抵抗値Ｒｍｉｎへと変化していた場合には、データを読み出す前に、参照メモリセルへの再書き込みを行う。すなわち、制御回路１４０がヒューズ群１５０に記憶させていた情報を読み出す。この情報は、前述の通り、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄにすることの出来る書き込み電流Ｉｗｌの情報である。より具体的には、参照メモリセルへの書き込み時にオン状態とすべきｐチャネルＭＯＳトランジスタ１１４の個数である。この情報に基づいて、行ドライバ１１０は、参照メモリセルへのデータの再書き込みを行って、参照メモリセルの磁気抵抗素子の抵抗値を再度Ｒｍｉｄに設定し直す。その後、読み出し動作を行う（ステップＳ８）。
【００９９】
上記構成の半導体記憶装置によれば、第１の実施形態と同様の効果が得られる。更に、第１の実施形態に比べて、読み出し動作の信頼性を更に向上させることが出来る。なぜなら、参照信号を作成するための参照メモリセルに、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているからである。そして、その磁気抵抗素子が前述の“１０”の状態を取り得る書き込み電流の情報を、ヒューズ群に保持させているからである。本構成によれば、出荷後であっても、参照メモリセルの磁気抵抗素子の抵抗値を、適宜、正確な値に設定し直すことが可能である。従って、常時、正確な参照信号を得ることが出来る。
【０１００】
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、参照メモリセルの抵抗値がＲｍｉｄからずれた場合に、それを補正するための方法に係るものである。なお、参照メモリセルが有するべき抵抗値Ｒｍｉｄを、図１５に示すように定義する。すなわち、“１”データを保持するメモリセルの抵抗値はＲｍａｘであり、“０”データを保持するメモリセルの抵抗値がＲｍｉｎである。そして、参照メモリセルが取るべき抵抗値Ｒｍｉｄは、ＲｍａｘとＲｍｉｎとの中間の抵抗（Ｒｍａｘ＋Ｒｍｉｎ）／２から、±ΔＲの範囲の抵抗値である。参照メモリセルがこの範囲の抵抗を有する場合に、十分に精度の良い参照信号が得られるとする。
【０１０１】
図１４は、本実施形態に係るＭＲＡＭのブロック図である。
図示するように、本実施形態に係るＭＲＡＭは、上記第１の実施形態で図１を用いて説明した構成において、比較／制御回路１６０を備えた構成を有している。比較／制御回路１６０以外の構成は、上記第１の実施形態と同様であるので説明は省略する。
【０１０２】
比較／制御回路１６０の構成について、図１６を用いて説明する。図１６は、メモリセルアレイ２０の一部及び比較／制御回路１６０の構成を示す回路図（ブロック図）である。
【０１０３】
比較／制御回路１６０は、参照メモリセルの抵抗値を監視している。そして、参照メモリセルの抵抗値が、（Ｒｍａｘ＋Ｒｍｉｎ）／２から±ΔＲ以上ずれた場合に、参照メモリセルへの再書き込みを命令する機能を有している。具体的には、比較／制御回路１６０は、図１６に示すようにＡ／Ｄコンバータ１６１−１〜１６１−３、加算器１６２、乗算器１６３、減算器１６４、比較器１６５、及び制御回路１６６を備えている。
【０１０４】
Ａ／Ｄコンバータ１６１−１〜１６１−３は、それぞれ“１”データを保持するメモリセル、“０”データを保持するメモリセル、及び参照メモリセルから読み出した読み出しデータをディジタル値に変換する。加算器１６２は、Ａ／Ｄコンバータ１６１−１、１６１−２の出力を加算する。乗算器１６３は、Ａ／Ｄコンバータ１６１−３の出力を乗算する。減算器１６４は、加算器１６２の出力と乗算器１６３の出力との差を算出する。そして比較器１６５は、減算器１６４の出力と基準信号とを比較する。基準信号については後述する。制御回路１６６は、比較器１６５における比較結果に基づいて、行ドライバ１１０を制御する。
【０１０５】
次に、比較／制御回路１６０の動作について、下記の参照信号作成方法と共に図１６、図１７を用いて説明する。図１７は、参照信号の作成方法の流れを示すフローチャートである。
【０１０６】
まず、上記第１、第２の実施形態で説明した方法により、参照メモリセルへデータを書き込む（ステップＳ１１）。勿論、この書き込み動作は、参照メモリセルの抵抗値ＲｈａｌｆがＲｍｉｄの値となるように行う。
【０１０７】
次に、参照メモリセルの抵抗値ＲｈａｌｆがＲｍｉｄであるか否かを検証し、Ｒｍｉｄでなければ参照メモリセルへの再書き込みを行う。この際、参照メモリセルだけでなく、“１”データを保持するメモリセルと、“０”データを保持するメモリセルを使用する。ここで使用する“１”、“０”データを保持するメモリセルは、メモリセルアレイ内にあるデータ記録用のメモリセルを用いても良いし、専用のメモリセルを用意しても良い。まず、図１７におけるステップＳ１２において、“１”データを保持するメモリセル、“０”データを保持するメモリセル、及び参照メモリセルからデータを読み出す。すなわち、各メモリセル及び参照メモリセルの選択トランジスタをオン状態として、定電流源からビット線に電流Ｉｒｅｆを供給する。定電流源は、例えば図１４における読み出しバイアス回路７０である。読み出されたデータは、各Ａ／Ｄコンバータ１６１−１〜１６１−３でディジタル値に変換される。より具体的には、Ａ／Ｄコンバータ１６１−１は（Ｉｒｅｆ・Ｒｍａｘ）を、Ａ／Ｄコンバータ１６１−２は（Ｉｒｅｆ・Ｒｍｉｎ）を、Ａ／Ｄコンバータ１６１−３は（Ｉｒｅｆ・Ｒｈａｌｆ）をディジタル値で出力する。
【０１０８】
次に図１７におけるステップＳ１３において、加算器１６２が、Ａ／Ｄコンバータ１６１−１から出力されるデータと、Ａ／Ｄコンバータ１６１−２から出力されるデータとを加算する。従って、加算器１６２は、Ｉｒｅｆ・（Ｒｍａｘ＋Ｒｍｉｎ）を出力する。また乗算器１６３は、Ａ／Ｄコンバータ１６１−３から出力されるデータを乗算する。従って乗算器１６３は、２・Ｉｒｅｆ・Ｒｈａｌｆを出力する。
【０１０９】
次に減算器１６４は、加算器１６２の出力と乗算器１６３の出力との差を算出する（ステップＳ１４）。従って、減算器１６４は、Ｉｒｅｆ・（Ｒｍａｘ＋Ｒｍｉｎ−２Ｒｈａｌｆ）を出力する。この算出結果は、Ｒｈａｌｆが（Ｒｍａｘ＋Ｒｍｉｎ）／２からずれている場合に、そのずれ分に相当する電圧の倍の値である。
【０１１０】
そして、比較器１６５は、加算器１６４における算出結果と、乗算器１６３における算出結果とを比較する（ステップＳ１５）。基準信号は２・Ｉｒｅｆ・ΔＲの電圧であり、抵抗値ΔＲに相当する電圧の倍の値である。減算器１６４における算出結果の絶対値が、基準信号より小さい場合（ステップＳ１６）には、参照メモリセルの抵抗値Ｒｈａｌｆの（Ｒｍａｘ＋Ｒｍｉｎ）／２からのずれ量はゼロ、乃至はΔＲ以下である。従って、Ｒｈａｌｆ＝Ｒｍｉｄの関係が満たされており、参照メモリセルは十分に精度の良い参照信号が得られる。よって処理は終了する。逆に、減算器１６４における算出結果の絶対値が基準信号より大きい場合（ステップＳ１６）には、参照メモリセルの抵抗値Ｒｈａｌｆの（Ｒｍａｘ＋Ｒｍｉｎ）／２からのずれ量は、ΔＲよりも大きい。すなわち、参照メモリセルの抵抗値Ｒｈａｌｆは、Ｒｍｉｄの範囲内に無い。この場合、参照メモリセルから得られる参照信号は、理想的な値よりも大きすぎる、または小さすぎるので、再度、参照メモリセルへの書き込みを繰り返す（ステップＳ１１に戻る）。再書き込みを行う場合には、参照メモリセルＲｈａｌｆが大きすぎるのか小さすぎるのか、という情報をもとに、制御回路１６６が行ドライバ１１０を制御する。制御回路１６６から出力される命令信号によって、行ドライバ１１０は、前回の書き込み時よりも書き込み電流を大きくする、または小さくすることによって、参照メモリセルの抵抗値をＲｍｉｄに設定する。
【０１１１】
上記構成の半導体記憶装置によれば、上記第１の実施形態と同様の効果が得られる。更に、第１の実施形態に比べて、参照信号の精度を更に向上させることが出来る。なぜなら、参照信号を作成するための参照メモリセルに、３値（若しくはそれ以上）を有する磁気抵抗素子を用いているからである。そして、参照メモリセルへの書き込みの際、磁気抵抗素子の抵抗値を、Ｒｍｉｄと比較し、その比較結果を行ドライバへフィードバックさせているからである。従って、例えば参照メモリセルの特性が変化し、当初の書き込み電流では抵抗値Ｒｍｉｄが実現出来なくなってしまったような場合であっても、比較器で現在の抵抗値とＲｍｉｄとを比較しつつ書き込み動作を行うことにより、磁気抵抗素子の抵抗値を正確にＲｍｉｄに設定することが出来る。なお、図１７に示す処理は、データの読み出し時毎に行っても良いし、ある所定の期間が経過する毎に行っても良い。
【０１１２】
上記のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置によれば、参照メモリセルに、３つの抵抗値を有する磁気抵抗素子を用いている。この３つの抵抗値は、通常メモリセルの有する２つの抵抗値と、それらの中間の値であり、参照メモリセルの磁気抵抗素子には、中間の値の抵抗値を持たせている。そして、通常メモリセルから読み出したデータと、参照メモリセルから読み出したデータとの差をセンスアンプで増幅している。また、参照メモリセルの磁気抵抗素子の抵抗値は、書き込み電流を調節することによって制御している。
【０１１３】
従って、参照信号の作成が簡便であり、且つ精度良く参照信号を作成できる。その結果、ＭＲＡＭにおける読み出し動作の信頼性を向上できる。また、参照メモリセルは、メモリセルアレイ内の１行分設けるのみで足りるため、参照メモリセルを設ける事による面積増加が最小限に抑制できる。
【０１１４】
図１８は、上記第１乃至第３の実施形態の変形例に係るＭＲＡＭのブロック図である。上記実施形態では参照信号への書き込みを行ドライバによって制御していたところ、本変形例は列ドライバによって行うものである。
【０１１５】
図示するように、本変形例に係るＭＲＡＭの行ドライバ１１０に含まれる第１電流源１１１−１〜１１１−ｍは、全て同じ電流ドライブ能力を有している。なお、読み出しワード線ＲＷＬｌに接続されたメモリセルは、参照メモリセルとして機能する。列ドライバＢ８０は、ｎ個の第１電流源８３−１〜８３−ｎ及び第２電流源８４−１〜８４−ｎを備えている。第１電流源８３−１〜８３−ｎ及び第２電流源８４−１〜８４−ｎは、それぞれビット線ＢＬ１〜ＢＬｎに接続されている。
【０１１６】
図１９は、列ドライバＢ８０及び列ドライバＡ７１の回路図である。図示するように、第１電流源８３−１〜８３−ｎは、上記第１の実施形態で説明したｐチャネルＭＯＳトランジスタ８１及びｎチャネルＭＯＳトランジスタ８２を備えている。第２電流源８４−１は、接地電位に接続された電流経路の一端（ソース）と、ビット線ＢＬ１〜ＢＬｎのそれぞれに接続された電流経路の他端（ドレイン）と、列アドレスデコード信号が入力されるゲートとを有するｎチャネルＭＯＳトランジスタ８５を含んでいる。図１９では、ｎチャネルＭＯＳトランジスタ８５が２つの場合を示しているが、１つでも良いし３つ以上でも良く、その数は特に限定されない。
【０１１７】
本変形例によれば、列ドライバＢ８０によって、ビット線ＢＬ１〜ＢＬｎに供給する書き込み電流Ｉｗｌの値を調節することが出来る。従って、参照メモリセルの磁気抵抗素子の抵抗値をＲｍｉｄに設定出来、上記第１乃至第３の実施形態と同様の効果が得られる。なお、図１８、図１９では第２電流源８４−１〜８４−ｎが列ドライバＢ８０にのみ設けられた例を示したが、勿論、列ドライバＡ７１にあっても良く、更に列ドライバＡ７１、Ｂ８０双方にあっても良い。また、第２電流源８４−１〜８４−ｎは、ｎチャネルＭＯＳトランジスタの代わりにｐチャネルＭＯＳトランジスタで形成しても構わない。この場合には、第２電流源８４−１〜８４−ｎとなるｐチャネルＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタ８１または７３と並列に接続される。
【０１１８】
なお、上記第１乃至第３の実施形態では、ビット線ＢＬ１〜ＢＬｎが困難軸方向に沿って形成され、書き込みワード線ＷＷＬ１〜ＷＷＬｍが容易軸方向に沿って形成されている場合について説明した。従って、通常メモリセルに書き込まれるデータは、ビット線ＢＬ１〜ＢＬｎに流れる電流の向きによって制御される。しかし、ビット線ＢＬ１〜ＢＬｎを容易軸方向に沿って形成し、書き込みワード線ＷＷＬ１〜ＷＷＬｍを困難軸方向に沿って形成しても良い。この場合には、メモリセルに書き込まれるデータは、書き込みワード線ＷＷＬ１〜ＷＷＬｍに流れる電流の向きによって制御される。
【０１１９】
また、上記第１乃至第３の実施形態では、磁気抵抗素子の書き込み閾値について、理想的なアステロイド曲線が得られる場合について説明した。しかし、磁気抵抗素子は、磁化反転過程において、磁壁、異方性分散、エッジドメインや、周囲温度等の影響を受ける。その結果、閾値曲線は理想的なアステロイド曲線からずれていくのが通常である。このような場合であっても上記実施形態は適用可能である。
【０１２０】
更に、上記第１乃至第３の実施形態では、例えば図１に示されるように、参照メモリセルは、メモリセルアレイの中央部に配置されている。勿論、参照メモリセルの位置は、メモリセルアレイ、メモリセルサブアレイの中央に配置されていても良いが、その位置は特に限定されるものではない。例えばアレイの端部に位置していても良い。
【０１２１】
更に、上記第１乃至第３の実施形態では、通常メモリセルは図５（ａ）に示すアステロイド曲線及び図６（ａ）に示す抵抗値を有し、参照メモリセルは図５（ｂ）に示すアステロイド曲線及び図６（ｂ）に示す抵抗値を有するものとして説明した。しかし、通常メモリセルが参照メモリセルと同じ特性を有していても構わない。すなわち、通常メモリセルが、Ｒｍａｘ、Ｒｍｉｎだけでなく、Ｒｍｉｄなる抵抗値を有していても良い。但し、通常メモリセルへのデータの書き込みは、ＲｍａｘとＲｍｉｎのいずれか一方の値を取るようにして行われることは言うまでもない。この場合には、通常メモリセルと参照メモリセルとの間で同様の構造が使用出来るため、製造工程が簡略化出来、製造コストの低減に寄与する。
【０１２２】
また、参照メモリセルが取り得る値は３値に限られるものではなく、３値以上であれば良い。例えば図２０に示すように、ＲｍａｘとＲｍｉｎとの間に、２つの異なる抵抗値Ｒｍｉｄ１、Ｒｍｉｄ２を有していても良い。勿論、４値より多くても良い。
【０１２３】
更に上記第１乃至第３の実施形態では、磁気抵抗素子としてＭＴＪ素子を用いた場合を例に挙げて説明したが、例えばＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子やＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子を用いる場合であっても良い。
【０１２４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１２５】
【発明の効果】
以上説明したように、この発明によれば、面積増加を招くことなく読み出し動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭのブロック図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルについて示しており、（ａ）図は断面図、（ｂ）図は磁気抵抗素子の斜視図。
【図４】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルの上面図であり、（ａ）図は書き込み閾値以下、（ｂ）図は書き込み閾値以上の磁界を印加した際の様子。
【図５】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルのアステロイド曲線を示す図であり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示す図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルの、書き込み電流と抵抗値との関係を示す図であり、（ａ）図は通常メモリセル、（ｂ）図は参照メモリセルについて示す図。
【図７】この発明の第１の実施形態に係るＭＲＡＭの備えるセンスアンプの回路図。
【図８】この発明の第１の実施形態に係るＭＲＡＭの備える列ドライバの回路図。
【図９】この発明の第１の実施形態に係るＭＲＡＭの備える読み出しバイアス回路の回路図。
【図１０】この発明の第１の実施形態に係るＭＲＡＭの備える行ドライバ及びシンカーの回路図。
【図１１】この発明の第１の実施形態に係るＭＲＡＭの読み出し時における、ビット線対の電圧変化を示す波形図。
【図１２】この発明の第２の実施形態に係るＭＲＡＭのブロック図。
【図１３】この発明の第２の実施形態に係るＭＲＡＭの制御方法を示すフローチャート。
【図１４】この発明の第３の実施形態に係るＭＲＡＭのブロック図。
【図１５】この発明の第３の実施形態に係るＭＲＡＭメモリセルの抵抗値を示すダイアグラム。
【図１６】この発明の第３の実施形態に係るＭＲＡＭの備えるメモリセルアレイの一部、及び比較／制御回路の回路図。
【図１７】この発明の第３の実施形態に係るＭＲＡＭの制御方法を示すフローチャート。
【図１８】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭのブロック図。
【図１９】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭの備える列ドライバの回路図。
【図２０】この発明の第１乃至第３の実施形態の変形例に係るＭＲＡＭの備える参照メモリセルの、書き込み電流と抵抗値との関係を示す図。
【符号の説明】
１０…ＭＲＡＭ、２０…メモリセルアレイ、２１…磁気抵抗素子、２２…選択トランジスタ、２３…半導体基板、２４…不純物拡散層、２５…ゲート電極（読み出しワード線）、２６…層間絶縁膜、２７、１７３…コンタクトプラグ、２８…金属配線層、２９…金属配線層（書き込みワード線）、３０、３２、３５…磁性体膜、３１、３６…絶縁膜、３３、１７２…金属配線層（ビット線）、３４…磁区、３７…金属配線層（ワード線）、３８…ダイオード、４０…センスアンプ、４１、４２、７３、８１、７５−１〜７５−ｎ、１１３−１〜１１３−ｍ、１１４…ｐチャネルＭＯＳトランジスタ、４３、４４、７４、８２、８５、１２１−１〜１２１−ｍ…ｎチャネルＭＯＳトランジスタ、５０、６０…列デコーダ、７０…列ドライバ／読み出しバイアス回路、７１、８０…列ドライバ、９０、１００…行デコーダ、１１０…行ドライバ、８３−１〜８３−ｎ、１１１−１〜１１１−ｍ…第１電流源、８４−１〜８４−ｎ、１１２…第２電流源、１２０…シンカー、１３０…出力バッファ、１４０…制御回路、１５０…ヒューズ群、１６０…比較／制御回路、１６１−１〜１６１−３…Ａ／Ｄコンバータ、１６２…加算器、１６３…乗算器、１６４…減算器、１６５…比較器、１６６…制御回路、１７０…ｎ型半導体層、１７１…ｐ型半導体層、１７４…金属配線層（読み出しワード線）
Claims (31)
- 第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、
前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、
前記ワード線と前記ビット線との交点に配置された前記第１、第２メモリセルを有するメモリセルアレイと、
前記ワード線を選択する行デコーダと、
前記行デコーダによって選択された前記ワード線に第１書き込み電流を供給する行ドライバと、
前記ビット線を選択する列デコーダと、
前記列デコーダによって選択された前記ビット線に第２書き込み電流を供給する列ドライバと、
前記行デコーダと前記列デコーダによって選択された前記第１メモリセルから読み出したデータを増幅するセンスアンプと
を具備することを特徴とする半導体記憶装置。 - 前記行ドライバの供給する前記第１書き込み電流の電流値は、前記ワード線に応じて可変である
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記行ドライバは、前記第１メモリセルが配置される前記ワード線と、前記第２メモリセルが配置される前記ワード線との間で、異なる値の前記第１書き込み電流を供給する
ことを特徴とする請求項１または２記載の半導体記憶装置。 - 前記行ドライバは、前記第１メモリセルが配置される前記ワード線に対応して設けられた第１電流源と、
前記第２メモリセルが配置される前記ワード線に対応して設けられた第２電流源と
を備えることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。 - 前記第１電流源は、書き込み動作時において、前記第１メモリセルの前記磁気抵抗素子が前記第１、第２抵抗値のいずれかを有するように、前記ワード線に前記第１書き込み電流を供給し、
前記第２電流源は、前記第２メモリセルの前記磁気抵抗素子が前記第１、第２抵抗値の間の抵抗値を有するように、前記ワード線に前記第１書き込み電流を供給する
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記列ドライバの供給する前記第２書き込み電流の電流値は、前記ビット線に応じて可変である
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記列ドライバは、書き込み動作時において、前記第１メモリセルの前記磁気抵抗素子が前記第１、第２抵抗値のいずれかを有するように、前記ビット線に前記第２書き込み電流を供給し、
前記第２メモリセルの前記磁気抵抗素子が前記第１、第２抵抗値の間の抵抗値を有するように、前記ビット線に前記第２書き込み電流を供給する
ことを特徴とする請求項６記載の半導体記憶装置。 - 前記第２メモリセルは、いずれか１本の前記ワード線と、前記ビット線との交点に配置されている
ことを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。 - 前記センスアンプは、前記第２メモリセルに保持されているデータを基準にして、前記第１メモリセルから読み出したデータを増幅する
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。 - 前記センスアンプは、前記第１メモリセルから読み出したデータを、前記第２メモリセルから読み出したデータに対する大小によって判別する
ことを特徴とする請求項９記載の半導体記憶装置。 - 前記第２メモリセルの前記磁気抵抗素子の抵抗値を前記第１、第２抵抗値の間の値にするために必要な前記第１書き込み電流の値を保持する保持回路を更に備える
ことを特徴とする請求項５記載の半導体記憶装置。 - 前記第２メモリセルの前記磁気抵抗素子の抵抗値を前記第１、第２抵抗値の間の値にするために必要な前記第２書き込み電流の値を保持する保持回路を更に備える
ことを特徴とする請求項７記載の半導体記憶装置。 - 前記第２メモリセルの磁気抵抗素子の抵抗値が、前記第１、第２抵抗値の間における所定の範囲内にあるか否かを判定する判定回路と、
前記判定回路における判定の結果、前記第２メモリセルの磁気抵抗素子の抵抗値が所定の範囲に無い場合、前記第２メモリセルに対するデータの再書き込みを命令する制御回路と
を更に備えることを特徴とする請求項１記載の半導体記憶装置。 - 前記制御回路は、前記再書き込みを命令する際、前記判定回路における判定結果に応じて、前記行ドライバと列ドライバとのいずれか一方が供給する電流の値を制御する
ことを特徴とする請求項１３記載の半導体記憶装置。 - 第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
磁気抵抗素子を含むメモリセルと、
前記ワード線と前記ビット線との交点に配置された前記メモリセルを有するメモリセルアレイと、
前記ワード線を選択する行デコーダと、
前記ビット線を選択する列デコーダと、
前記行デコーダ及び前記列デコーダによってそれぞれ選択された前記ワード線及び前記ビット線に書き込み電流をそれぞれ供給し、前記書き込み電流の電流値が、前記ワード線または前記ビット線に応じて可変であるドライバ回路と、
前記行デコーダと前記列デコーダとによって選択された前記メモリセルから読み出したデータを増幅するセンスアンプと
を具備することを特徴とする半導体記憶装置。 - 前記ドライバ回路は、前記複数のワード線のうちの一部に対応して設けられた第１電流源と、
その他の前記ワード線に対応して設けられた第２電流源と
を備えることを特徴とする請求項１５記載の半導体記憶装置。 - 前記第２電流源は、書き込み動作時において、前記メモリセルの前記磁気抵抗素子の抵抗値が、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有するように、前記ワード線に前記書き込み電流を供給し、
前記第１電流源は、前記メモリセルの磁気抵抗素子の抵抗値が、前記第１、第２抵抗値の間の値を有するように、前記ワード線に前記書き込み電流を供給する
ことを特徴とする請求項１６記載の半導体記憶装置。 - 前記ドライバ回路は、書き込み動作時において、一部を除く前記複数のワード線に配置された前記メモリセルの磁気抵抗素子が、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有するように、前記ビット線に前記書き込み電流を供給し、
前記一部のワード線に配置された前記メモリセルの磁気抵抗素子が、前記第１、第２抵抗値の間の値を有するように、前記ビット線に前記書き込み電流を供給する
ことを特徴とする請求項１５記載の半導体記憶装置。 - 前記第１、第２抵抗値の間の抵抗値を有する前記メモリセルは、いずれか１本の前記ワード線と、前記ビット線との交点に配置されている
ことを特徴とする請求項１７または１８項記載の半導体記憶装置。 - 前記センスアンプは、前記第１、第２抵抗値の間の抵抗値を有するメモリセルに保持されているデータを基準にして、前記第１、第２抵抗値のいずれかを有する前記メモリセルから読み出したデータを増幅する
ことを特徴とする請求項１７乃至１９いずれか１項記載の半導体記憶装置。 - 前記センスアンプは、前記第１、第２抵抗値のいずれかを有する前記メモリセルから読み出したデータを、前記第１、第２抵抗値の間の抵抗値を有するメモリセルから読み出したデータに対する大小によって判別する
ことを特徴とする請求項２０記載の半導体記憶装置。 - 前記メモリセルの磁気抵抗素子の抵抗値を前記第１、第２抵抗値の間の値にするために必要な前記書き込み電流の値を保持する保持回路を更に備える
ことを特徴とする請求項１７または１８記載の半導体記憶装置。 - 前記メモリセルの磁気抵抗素子の抵抗値が、前記第１、第２抵抗値の間における所定の範囲内にあるか否かを判定する判定回路と、
前記判定回路における判定の結果、前記メモリセルの磁気抵抗素子の抵抗値が所定の範囲内に無い場合、前記メモリセルに対するデータの再書き込みを命令する制御回路と
を更に備えることを特徴とする請求項１７または１８記載の半導体記憶装置。 - 前記制御回路は、前記再書き込みを命令する際、前記判定回路における判定結果に応じて、前記ドライバ回路が供給する電流の値を制御する
ことを特徴とする請求項２３記載の半導体記憶装置。 - 第１方向に沿って複数形成された第１ワード線と、
前記第１方向に沿って形成された第２ワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
前記第１ワード線と前記ビット線との交点に設けられ、第１抵抗値と、該第１抵抗値よりも小さい第２抵抗値とのいずれかを有する磁気抵抗素子を含む第１メモリセルと、
前記第２ワード線と前記ビット線との交点に設けられ、前記第１、第２抵抗値の間の抵抗値を有する磁気抵抗素子を含む第２メモリセルと、
前記第１、第２ワード線を選択する行デコーダと、
前記第１メモリセルに含まれる磁気抵抗素子の抵抗値を前記第１、第２抵抗値に設定するために、前記第１ワード線に第１書き込み電流を供給し、前記第２メモリセルに含まれる磁気抵抗素子の抵抗値を前記第１、第２抵抗値の間の値に設定するために、前記第２ワード線に第２書き込み電流を供給する行ドライバと、
前記ビット線を選択する列ドライバと、
前記ビット線に第３書き込み電流を供給する列ドライバと、
前記行ドライバと列ドライバによって選択された前記第１メモリセルから読み出したデータを、いずれかの前記第２メモリセルに保持されているデータを基準にして増幅するセンスアンプと
を具備することを特徴とする半導体記憶装置。 - 第１磁気抵抗素子を含むメモリセルに第１データを書き込み、第２磁気抵抗素子を含む参照セルに第２データを書き込むステップと、
ビット線をプリチャージするステップと、
前記メモリセル及び前記参照セルから前記ビット線に前記第１、第２データをそれぞれ読み出すステップと、
前記ビット線に読み出した前記第１データを、前記第２データを基準にして増幅するステップと
を具備し、前記第１データの書き込まれた前記メモリセルの前記第１磁気抵抗素子は、第１抵抗値と該第１抵抗値より小さい第２抵抗値とのいずれかを有し、
前記第２データの書き込まれた前記参照セルの前記第２磁気抵抗素子は、前記第１、第２抵抗値の間の抵抗値を有する
ことを特徴とする半導体記憶装置の制御方法。 - 前記参照セルに第２データを書き込むステップは、ダイソートテスト時に行われる
ことを特徴とする請求項２６記載の半導体記憶装置の制御方法。 - 前記参照セルに前記第２データを書き込む際に必要な書き込み電流に関する情報を、保持回路に保持するステップと、
前記参照セルに前記第２データを書き込んだ後、該参照セルに書き込まれている第２データが正常であるか否かを検証するステップと、
前記検証の結果、前記第２データが正常でないと判断された場合、前記保持回路に保持されている情報を読み出し、該情報に基づく書き込み電流を用いて、前記参照セルに前記第２データを再度書き込むステップと
を更に備えることを特徴とする請求項２６記載の半導体記憶装置の制御方法。 - 前記参照セルに前記第２データを書き込んだ後、該参照セルの前記磁気抵抗素子の抵抗値が、前記第１、第２抵抗値の間の所定の範囲内にあるか否かを検証するステップと、
前記検証の結果、所定の範囲内に無いと判断された場合、該検証結果に基づいて書き込み電流の値を変えて、前記参照セルに前記第２データを再度書き込むステップと
を更に備えることを特徴とする請求項２６記載の半導体記憶装置の制御方法。 - 前記メモリセル及び前記参照セルは、前記ビット線と、前記ビット線に直交するワード線との交点に配置され、
前記参照セルに前記第２データを書き込む際に前記ビット線及び前記ワード線に供給する書き込み電流の絶対値は、前記メモリセルに前記第１データを書き込んで該第１データを反転させる際に前記ビット線及び前記ワード線に供給する前記書き込み電流の絶対値よりも小さい
ことを特徴とする請求項２６乃至２９いずれか１項記載の半導体記憶装置の制御方法。 - 前記参照セルに前記第２データを書き込む際に前記ビット線及び前記ワード線に供給される前記書き込み電流は、前記メモリセルにおいて、前記第１データを反転させるのに必要な最小書き込み電流と、データを非反転とするのに許される最大書き込み電流との間の値である
ことを特徴とする請求項３０記載の半導体記憶装置の制御方法。
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