JP2002367364A

JP2002367364A - 磁気メモリ装置

Info

Publication number: JP2002367364A
Application number: JP2001170765A
Authority: JP
Inventors: Koichi Yamada; 光一山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2002-12-20
Also published as: US20020191437A1; CN1396598A; US6822895B2

Abstract

(57)【要約】【課題】増幅器（センスアンプ）の構成が複雑になるの
を防止するとともに、高速な読み出しが可能な磁気メモ
リ装置を提供する。【解決手段】１つのＴＭＲ素子４と、１つのＮＭＯＳト
ランジスタ５とからなるメモリセル５２と、ＮＭＯＳト
ランジスタ５のゲートに接続されたワード線ＷＬと、Ｎ
ＭＯＳトランジスタ５を介してＴＭＲ素子４に接続され
たビット線ＢＬと、ＮＭＯＳトランジスタ１５を介して
抵抗素子１４に接続された参照ビット線ＢＬｒと、ビッ
ト線ＢＬと参照ビット線ＢＬｒとに接続されたセンスア
ンプ５３とを備えている。そして、データの読み出し時
に、ビット線ＢＬと参照ビット線ＢＬｒとの間に生じた
電位差をセンスアンプ５３を用いて読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気メモリ装置
に関し、より特定的には、強磁性トンネル効果を示す記
憶素子を含む磁気メモリ装置に関する。

【０００２】

【従来の技術】従来、磁気を利用してデータを記録する
不揮発性メモリであるＭＲＡＭ（ＭａｇｎｅｔｉｃＲ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が知られて
いる。このＭＲＡＭについては、ＮＩＫＫＥＩＥＬＥ
ＣＴＲＯＮＩＣＳ１９９９．１１．１５（ｎｏ．７５
７）ｐｐ．４９−５６などに詳しく開示されている。

【０００３】図９および図１０は、上記した文献に開示
されたＭＲＡＭの記憶素子の構造を説明するための概略
図である。図９を参照して、従来のＭＲＡＭの記憶素子
１１０は、強磁性層１０１と、強磁性層１０３と、強磁
性層１０１と１０３との間に配置された非磁性層１０２
とを備えている。

【０００４】強磁性層１０１は、強磁性層１０３よりも
反転しにくい。ここで、強磁性とは、磁性原子または金
属の自由原子が、正の交換相互作用によって磁気モーメ
ントを平行に整列させて自発磁化を形成している場合の
磁性をいい、この強磁性を示す物質を強磁性体という。
強磁性層１０１および１０３は、この強磁性体からな
る。また、従来、非磁性層１０２として金属を用いるＧ
ＭＲ（ＧｉａｎｔＭａｇｎｅｔｏｒｅｓｉｓｔａｎｃ
ｅ）膜が用いられている。近年では、非磁性層１０２と
して絶縁体を用いるＴＭＲ（ＴｕｎｎｅｌｉｎｇＭａ
ｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）膜が開発されてい
る。このＴＭＲ膜は、ＧＭＲ膜よりも抵抗が大きいとい
う利点を有する。具体的には、ＧＭＲ膜のＭＲ比（抵抗
変化率）は１０％台であるのに対し、ＴＭＲ膜のＭＲ比
（抵抗変化率）は２０％以上である。なお、このＴＭＲ
膜からなる記憶素子１１０を、以下、ＴＭＲ素子１１０
という。

【０００５】次に、図９および図１０を参照して、従来
のＴＭＲ素子１１０を用いたＭＲＡＭの記憶原理につい
て説明する。まず、図９に示すように、２つの強磁性層
１０１および１０３の磁化が同じ向き（平行）の状態を
データ“０”に対応させる。また、図１０に示すよう
に、２つの強磁性層１０１および１０３の磁化が逆向き
（反平行）の状態をデータ“１”に対応させる。ここ
で、ＴＭＲ素子１１０は、磁化の向きが平行の時、抵抗
（Ｒ₀）が小さく、反平行の時、抵抗（Ｒ₁）が大きいと
いう性質を有する。この磁化方向が平行か反平行かによ
りＴＭＲ素子１１０の抵抗が異なる性質を利用して、
“０”か“１”かを判別する。

【０００６】図１１は、従来の１つのＴＭＲ素子と１つ
のトランジスタとによってメモリセルを構成した場合の
ＭＲＡＭの全体構成を示したブロック図である。図１１
を参照して、従来のＭＲＡＭ１５０の構成について以下
に説明する。

【０００７】メモリセルアレイ１５１は、複数のメモリ
セル１２０がマトリクス状に配置されて構成されている
（図１１では図面を簡略化するために、４個のメモリセ
ル１２０のみを示している）。１つのメモリセル１２０
は、１つのＴＭＲ素子１１０と、１つのＮＭＯＳトラン
ジスタ１１１とから構成されている。

【０００８】行（ロウ）方向に配列された各メモリセル
１２０において、ＮＭＯＳトランジスタ１１１のゲート
は、共通の読み出し用ワード線ＲＷＬ_a〜ＲＷＬ_nに接続
されている。また、行（ロウ）方向に配列された各メモ
リセル１２０において、ＴＭＲ素子１１０の一方の強磁
性層上には、書き換え用ワード線ＷＷＬ_a〜ＷＷＬ_nが配
置されている。

【０００９】列（カラム）方向に配列された各メモリセ
ル１２０において、ＴＭＲ素子１１０の一方の強磁性層
は、共通のビット線ＢＬ_a〜ＢＬ_nに接続されている。

【００１０】各読み出し用ワード線ＲＷＬ_a〜ＲＷＬ
_nは、ロウデコーダ１５２に接続され、各ビット線ＢＬ_a
〜ＢＬ_nは、カラムデコーダ１５３に接続されている。

【００１１】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５４に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５４からアドレスラッチ１５５へ転送される。アドレ
スラッチ１５５でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５２へ転送され、カラムアドレスはアドレスバッフ
ァ１５６を介してカラムデコーダ１５３へ転送される。

【００１２】ロウデコーダ１５２は、各読み出し用ワー
ド線ＲＷＬ_a〜ＲＷＬ_nのうち、アドレスラッチ１５５で
ラッチされたロウアドレスに対応した読み出し用ワード
線ＲＷＬを選択するとともに、各書き換え用ワード線Ｗ
ＷＬ_a〜ＷＷＬ_nのうち、アドレスラッチ１５５でラッチ
されたロウアドレスに対応した書き換え用ワード線ＷＷ
Ｌを選択する。また、ロウデコーダ１５２は、電圧制御
回路１５７からの信号に基づいて、各読み出し用ワード
線ＲＷＬ_a〜ＲＷＬ_nの電位と、各書き換え用ワード線Ｗ
ＷＬ_a〜ＷＷＬ_nの電位を制御する。

【００１３】カラムデコーダ１５３は各ビット線ＢＬ_a
〜ＢＬ_nのうち、アドレスラッチ１５５でラッチされた
カラムアドレスに対応したビット線ＢＬを選択するとと
もに、電圧制御回路１５８からの信号に基づいて、各ビ
ット線ＢＬ_a〜ＢＬ_nの電位を制御する。

【００１４】外部から指定されたデータは、データピン
１５９に入力される。そのデータはデータピン１５９か
ら入力バッファ１６０を介してカラムデコーダ１５３へ
転送される。カラムデコーダ１５３は、各ビット線ＢＬ
_a〜ＢＬ_nの電位を、そのデータに対応して制御する。

【００１５】任意のメモリセル１２０から読み出された
データは、各ビット線ＢＬ_a〜ＢＬ_nからカラムデコーダ
１５３を介してセンスアンプ群１６１へ転送される。セ
ンスアンプ群１６１は電流センスアンプである。センス
アンプ群１６１で判別されたデータは、出力バッファ１
６２からデータピン１５９を介して外部へ出力される。

【００１６】なお、上記した各回路（１５２〜１６２）
の動作は、制御コア回路１６３によって制御される。

【００１７】次に、上記のように構成された従来のＭＲ
ＡＭ１５０の書き込み（書き換え）動作および読み出し
動作について説明する。

【００１８】（書き込み動作）この書き込み動作の際に
は、選択された書き換え用ワード線ＷＷＬとビット線Ｂ
Ｌとに、直交する電流を流す。これにより、そのビット
線ＢＬと書き換え用ワード線ＷＷＬとの交点にあるＴＭ
Ｒ素子１１０のみを書き換えることが可能である。具体
的には、書き換え用ワード線ＷＷＬとビット線ＢＬとに
流れる各電流が磁界を発生し、２つの磁界の和（合成磁
界）がＴＭＲ素子１１０に働く。この合成磁界によって
ＴＭＲ素子１１０の磁化の向きが反転し、たとえば、
“１”から“０”へと変わる。

【００１９】なお、交点以外のＴＭＲ素子１１０には、
電流が全く流れないものと、一方向のみ電流が流れるも
のとがある。電流が流れないＴＭＲ素子１１０では、磁
界は生じないので磁化の向きは変わらない。一方向の電
流のみ流れるＴＭＲ素子１１０では、磁界は発生する
が、その大きさは磁化の反転に不十分である。このた
め、一方向の電流のみ流れるＴＭＲ素子１１０では、磁
化の向きは変わらない。

【００２０】上記のように、選択されたアドレスに対応
するビット線ＢＬと書き換え用ワード線ＷＷＬとに電流
を流すことによって、その選択されたビット線ＢＬと書
き換え用ワード線ＷＷＬとの交点に位置するＴＭＲ素子
１１０の磁化の向きを、図９または図１０に示した向き
に書き込むことが可能である。これにより、データ
“０”または“１”の書き込みが可能となる。

【００２１】（読み出し動作）上記のように書き込んだ
データを読み出す際には、読み出し用ワード線ＲＷＬに
電圧を加えてＮＭＯＳトランジスタ１１１を導通させ
る。この状態で、ビット線ＢＬに流れる電流値がリファ
レンスの電流値より多いか少ないかを判別することによ
って、“１”、“０”の判定を行う。

【００２２】この場合、図９に示したデータ“０”の場
合は、磁化の向きが平行であるので、抵抗値（Ｒ₀）が
小さい。このため、ビット線ＢＬに流れる電流値は、リ
ファレンスの電流値より大きい。これに対して、図１０
に示すデータ“１”の場合には、磁化の向きが反平行で
あるので、抵抗値（Ｒ₁）は、図９に示した場合よりも
大きくなる。このため、ビット線ＢＬに流れる電流値
は、リファレンスの電流値よりも少なくなる。

【００２３】

【発明が解決しようとする課題】上記した従来のＭＲＡ
Ｍ１５０では、データの読み出しの際に、ビット線の電
位を微少な電位（０．４Ｖ以下）にして電流値を検出す
る必要がある。これは、ＴＭＲ素子１１０は、そのＴＭ
Ｒ素子１１０の両端に印加する電位差が微少でないと抵
抗変化が確認できないという特性を有するためである。
このため、ＴＭＲ素子１１０の両端に印加する電位差を
微少（０．４Ｖ以下）にする必要があり、その結果、流
れる電流値も微少になる。従来では、このような微少な
電流値を検出するために、センスアンプ（増幅器）の構
成が複雑になるという不都合があった。また、微少な電
流値を検出しようとすると、読み出しスピードが遅くな
るという問題点もあった。

【００２４】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一つの目的は、
センスアンプ（増幅器）の構成が複雑になることのない
磁気メモリ装置を提供することである。

【００２５】この発明のもう一つの目的は、微少な電流
値を検出してデータの判別を行う場合に比べて、読み出
し速度を向上することが可能な磁気メモリ装置を提供す
ることである。

【００２６】

【課題を解決するための手段】請求項１における磁気メ
モリ装置は、強磁性トンネル効果を示す１つの記憶素子
と、記憶素子に接続される１つのトランジスタとからな
るメモリセルと、トランジスタの制御端子に接続された
ワード線と、トランジスタを介して記憶素子の一方端に
接続されたビット線と、複数のビット線に対して共通に
設けられた参照ビット線と、ビット線と参照ビット線と
に接続された増幅器とを備え、データの読み出し時に、
ビット線と参照ビット線との間に生じた電位差を増幅器
を用いて読み出す。

【００２７】請求項１では、上記のように、強磁性トン
ネル効果を示す１つの記憶素子と１つのトランジスタと
によりメモリセルを構成するとともに、記憶素子に接続
されるビット線と参照ビット線との電位差を増幅器によ
り検出することによって、容易にデータの読み出しを行
うことができる。これにより、従来のようにビット線に
流れる微少な電流値を検出する必要がないので、増幅器
の構成が複雑になることもない。また、ビット線と参照
ビット線との間に生じた電位差を増幅器を用いて読み出
すことによって、従来のビット線に流れる微少な電流値
を読み出す場合と異なり、記憶素子の抵抗が高い場合に
も容易に検出を行うことができる。

【００２８】また、請求項１では、上記のように、ビッ
ト線と参照ビット線との間の電位差を増幅器により検出
するように構成することによって、従来のＤＲＡＭに用
いる増幅器（センスアンプ）と同様の簡単な増幅器を用
いて、磁気メモリ装置に記憶されたデータを読み出すこ
とができる。これにより、従来のように複雑な構成のセ
ンスアンプを用いる必要がないので、高速な読み出しが
可能となる。

【００２９】請求項２における磁気メモリ装置は、請求
項１の構成において、記憶素子の他方端に接続され、ワ
ード線への信号の立ち上げタイミングに応じて、記憶素
子の他方端の電位を接地電位に引き下げるための補助ワ
ード線をさらに備え、補助ワード線を接地電位に立ち下
げる過渡的なタイミングで、ビット線と参照ビット線と
の間に生じた電位差を増幅器を用いて読み出す。請求項
２では、このように構成することによって、補助ワード
線により、容易に、記憶素子の電位を接地電位方向に引
き下げることができる。そして、補助ワード線を接地電
位に立ち下げる過渡的なタイミングで、ビット線と参照
ビット線との間に生じた電位差を増幅器を用いて読み出
すことによって、記憶されたデータを容易に検出するこ
とができる。

【００３０】請求項３における磁気メモリ装置は、請求
項２の構成において、補助ワード線を接地電位に立ち下
げる過渡的なタイミングは、ビット線の電位と参照ビッ
ト線の電位とが接地電位になる前である。請求項３で
は、このように構成することによって、ビット線と参照
ビット線との電位差がなくなるのを防止することができ
る。すなわち、補助ワード線の電位が接地電位になる
と、その後すぐに補助ワード線、ビット線および参照ビ
ット線も接地電位になり、電位差がなくなってしまう。
請求項３では、ビット線の電位と参照ビット線の電位と
が接地電位になる前にビット線と参照ビット線との電位
差を増幅器により検出することによって、ビット線と参
照ビット線との電位差がなくなる前にその電位差を増幅
器により検出することができる。

【００３１】請求項４における磁気メモリ装置は、請求
項１〜３のいずれかの構成において、増幅器は、複
数の前記ビット線に対して共通に設けられている。請求
項４では、このように構成することによって、各ビット
線毎に増幅器を設ける場合に比べて、回路構成を簡略化
することができる。

【００３２】請求項５における磁気メモリ装置は、請求
項１〜４のいずれかの構成において、強磁性トンネル効
果を示す１つの記憶素子は、第１磁性層と、第１磁性層
に絶縁障壁層を介して対向配置され、第１磁性層よりも
反転しにくい第２磁性層とを含む。請求項５では、この
ように構成することによって、データに応じて第１磁性
層および第２磁性層の磁化の向きを平行または反平行に
すれば、容易にデータを記憶することができる。

【００３３】請求項６における磁気メモリ装置は、請求
項１〜５のいずれかの構成において、参照ビット線は、
ワード線毎に設けられた参照メモリセルを含み、参照メ
モリセルは、１つの第１抵抗素子とその第１抵抗素子に
接続される１つのトランジスタとを含む。請求項６で
は、このように構成することによって、メモリセルを含
むビット線と参照メモリセルを含む参照ビット線とを用
いて、容易に、ビット線と参照ビット線との電位差を検
出することができる。

【００３４】請求項７における磁気メモリ装置は、請求
項６の構成において、参照メモリセルの第１抵抗素子
は、記憶素子の磁化の向きが平行の時の抵抗値および反
平行の時の抵抗値との中間の抵抗値を有する。請求項７
では、このように構成することによって、ビット線と参
照ビット線との間に電位差を発生させることができる。

【００３５】請求項８における磁気メモリ装置は、請求
項７の構成において、参照メモリセルの第１抵抗素子
は、記憶素子の磁化の向きが平行の時の抵抗値を有する
強磁性トンネル効果を示す２つの第２抵抗素子と、記憶
素子の磁化の向きが反平行の時の抵抗値を有する強磁性
トンネル効果を示す２つの第３抵抗素子とを含み、第２
抵抗素子と第３抵抗素子とは、それぞれ、直列に接続さ
れるとともに、その直列に接続された２組の第２抵抗素
子および第３抵抗素子が、並列に接続されている。請求
項８では、このように構成することによって、参照ビッ
ト線に接続される参照メモリセルの第１抵抗素子の抵抗
値を、ビット線に接続される記憶素子の磁化の向きが平
行の時の抵抗値と反平行の時の抵抗値との和の１／２の
抵抗値に設定することができる。これにより、ビット線
と参照ビット線との間に容易に電位差を発生させること
ができる。

【００３６】請求項９における磁気メモリ装置は、請求
項７の構成において、参照メモリセルの第１抵抗素子
は、記憶素子の磁化の向きが平行の時の抵抗値のほぼ１
／２の抵抗値を有する強磁性トンネル効果を示す１つの
第２抵抗素子と、記憶素子の磁化の向きが反平行の時の
抵抗値のほぼ１／２の抵抗値を有する強磁性トンネル効
果を示す１つの第３抵抗素子とを含み、第２抵抗素子と
第３抵抗素子とは、直列に接続されている。請求項９で
は、このように構成することによって、参照ビット線に
接続される参照メモリセルの第１抵抗素子の抵抗値を、
ビット線に接続される記憶素子の磁化の向きが平行の時
の抵抗値と反平行の時の抵抗値との和の１／２の抵抗値
に設定することができる。これにより、ビット線と参照
ビット線との間に容易に電位差を発生させることができ
る。

【００３７】請求項１０における磁気メモリ装置は、請
求項１〜９のいずれかの構成において、参照メモリセ
ルの第１抵抗素子は、記憶素子の磁化の向きが平行の時
の抵抗値および反平行の時の抵抗値のいずれかと実質的
に同じ抵抗値を有する。請求項１０の場合、たとえば、
ビット線と参照ビット線との負荷容量を異なるようにす
れば、第１抵抗素子の抵抗値が記憶素子の磁化の向きが
平行の時の抵抗値および反平行の時の抵抗値のいずれか
と実質的に同じ場合にも、ビット線と参照ビット線とに
電位差が発生するので、容易にデータの判別を行うこと
ができる。

【００３８】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００３９】（第１実施形態）図１は、本発明の第１実
施形態によるＭＲＡＭの全体構成を示したブロック図で
ある。図２は、図１に示した第１実施形態によるＭＲＡ
Ｍの選択されたビット線および参照ビット線の構成を示
した回路図である。図３は、図１に示した第１実施形態
のＭＲＡＭの読み出し動作を説明するための動作波形図
である。

【００４０】まず、図１および図２を参照して、本発明
の第１実施形態のＭＲＡＭの全体構成について説明す
る。第１実施形態のＭＲＡＭは、マトリクス状のメモリ
セルアレイ５１を中心に構成されている。メモリセルア
レイ５１は、行方向と列方向に配列されたメモリセル５
２から構成されている。メモリセル５２は、記憶の最小
単位である１ビットのデータが記憶される。

【００４１】第１実施形態のＭＲＡＭでは、１つのメモ
リセル５２は、１つのＴＭＲ素子４と、１つのＮＭＯＳ
トランジスタ５とから構成される。ＴＭＲ素子４は、図
２に示すように、強磁性層３と、絶縁障壁層２と、強磁
性層３よりも反転しにくい強磁性層１とを含む。また、
１つのＮＭＯＳトランジスタ５のゲートには、ワード線
ＷＬが接続されている。

【００４２】なお、ＴＭＲ素子４は、本発明の「強磁性
トンネル効果を示す記憶素子」の一例である。また、強
磁性層３は、本発明の「第１磁性層」の一例であり、強
磁性層１は、本発明の「第２磁性層」の一例である。ま
た、ＮＭＯＳトランジスタ５は、本発明の「トランジス
タ」の一例である。また、１つのＮＭＯＳトランジスタ
５のゲートは、本発明の「制御端子」の一例である。

【００４３】メモリセルアレイ５１のうち、行方向（図
１では横方向）に配列された各メモリセル５２は、ワー
ド線ＷＬおよび補助ワード線ＳＷＬに接続されている。
また、列方向（図１では縦方向）に配列された各メモリ
セル５２は、ビット線ＢＬに接続されている。また、複
数のビット線ＢＬに対して共通の参照ビット線ＢＬｒが
設けられている。

【００４４】また、ビット線ＢＬおよび参照ビット線Ｂ
Ｌｒには、共通のクロスカップルラッチ形のセンスアン
プ（ＳＡ）５３が接続されている。なお、センスアンプ
５３は、本発明の「増幅器」の一例である。

【００４５】参照ビット線ＢＬｒは、１つの抵抗素子１
４と１つのＮＭＯＳトランジスタ１５とからなる参照メ
モリセル６２を、ワード線ＷＬ毎に含んでいる。なお、
抵抗素子１４は、本発明の「第１抵抗素子」の一例であ
る。参照メモリセル６２の抵抗素子１４は、磁化方向が
平行な時のＴＭＲ素子４の抵抗値と、磁化方向が反平行
な時のＴＭＲ素子４の抵抗値との中間の抵抗値Ｒｒを有
する。

【００４６】また、各ワード線ＷＬは、ロウデコーダ５
４に接続されている。外部からロウアドレスＲＡが指定
されると、そのロウアドレスＲＡは、ロウアドレスバッ
ファ（図示せず）からロウデコーダ５４へ与えられる。
これにより、ロウデコーダ５４によって、そのロウアド
レスＲＡに対応するワード線ＷＬが選択される。

【００４７】また、ワード線ＷＬは、ＡＮＤ回路１１の
一方入力端子に接続されるとともに、ＡＮＤ回路１１の
出力端子に接続される。ＡＮＤ回路１１の他方入力端子
には、書き込み時に、常に、０（Ｌレベル）となる信号
線Φ５が接続されている。

【００４８】また、補助ワード線ＳＷＬの一方端は、Ｎ
ＭＯＳトランジスタ６を介して接地されている。そのＮ
ＭＯＳトランジスタ６のゲートは、ＡＮＤ回路１１の一
方入力端子に接続されている。補助ワード線ＳＷＬの他
方端は、ＰＭＯＳトランジスタ８を介して電源電位Ｖｃ
ｃに接続されている。そのＰＭＯＳトランジスタ８のゲ
ートには、信号線Φ４が接続されている。

【００４９】また、ビット線ＢＬおよび参照ビット線Ｂ
Ｌｒの一方端には、それぞれ、ＰＭＯＳトランジスタ９
および１９を介して、信号線Φ３が接続されている。Ｎ
ＭＯＳトランジスタ９および１９のゲートには、信号線
Φ２が接続されている。

【００５０】ビット線ＢＬおよび参照ビット線ＢＬｒ
は、それぞれ、トランスファゲート（ＮＭＯＳトランジ
スタ）７および１７を介して、Ｉ／Ｏ線および／Ｉ／Ｏ
線に接続されている。Ｉ／Ｏ線と／Ｉ／Ｏ線とで、入出
力線対Ｉ／Ｏ、／Ｉ／Ｏを構成している。Ｉ／Ｏ線、／
Ｉ／Ｏ線は、センスアンプ５３に接続されている。そし
て、出力回路５６から外部へデータが出力される。

【００５１】また、第１実施形態では、ビット線ＢＬと
同様の構成を有するダミービット線ＢＬｍ（ダミーＢ
Ｌ）を設けている。すなわち、ダミービット線ＢＬｍに
は、ＮＭＯＳトランジスタ５を介してＴＭＲ素子４が接
続されている。このダミービット線ＢＬｍに接続される
全てのＴＭＲ素子４は、２つの強磁性層の磁化方向が同
じ（平行）になるように設定されている。そして、その
ダミービット線ＢＬｍは、ＮＭＯＳトランジスタ２７を
介して、コンパレータ２９の一方入力端に接続されてい
る。

【００５２】ＮＭＯＳトランジスタ２７のゲートには、
Ｖｃｃが接続されている。コンパレータ２９の他方入力
端には、Ｖｃｃ（参照電圧）が接続されている。このコ
ンパレータ２９の出力には、インバータ３０が接続され
ており、インバータ３０の出力には、インバータ３１が
接続されている。インバータ３０の出力は、信号Φｐと
して用いられ、インバータ３１の出力は、信号Φｎとし
て用いられる。この信号ΦｐおよびΦｎは、センスアン
プ５３の活性化信号として用いられる。

【００５３】なお、コンパレータ２９では、入力電圧が
参照電圧Ｖｃｃと同じＶｃｃである場合には、Ｌレベル
の信号が出力されるとともに、入力電圧が参照電圧Ｖｃ
ｃよりも低くなると、Ｈレベルの信号が出力される。

【００５４】また、コンパレータ２９の一方入力端子、
Ｉ／Ｏ線および／Ｉ／Ｏ線には、それぞれ、ＰＭＯＳト
ランジスタ２８、４１および４２を介して、電源電位Ｖ
ｃｃが接続されている。ＰＭＯＳトランジスタ２８、４
１および４２のゲートには、信号線Φ６が接続されてい
る。これにより、信号線Φ６の活性化により、コンパレ
ータ２９の一方入力端子、Ｉ／Ｏ線および／Ｉ／Ｏ線が
Ｖｃｃに持ち上げられる。

【００５５】また、センスアンプ５３の入出力ノード
は、ＮＭＯＳトランジスタ１２を介して、出力回路５６
に接続されている。ＮＭＯＳトランジスタ１２のゲート
には、信号線Φ１が接続されている。また、センスアン
プ５３の入出力ノードは、ＮＭＯＳトランジスタ１０を
介して、入力回路５７に接続されている。ＮＭＯＳトラ
ンジスタ１０のゲートには、信号線Φ７が接続されてい
る。入力回路５７とＮＭＯＳトランジスタ１０との間に
は、インバータ６１、６２および６３が接続されてい
る。

【００５６】トランスファゲート７および１７のゲート
は、カラムデコーダ５５に接続されている。外部からカ
ラムアドレスＣＡが指定されると、そのカラムアドレス
ＣＡは、カラムアドレスバッファ（図示せず）からカラ
ムデコーダ５５へ与えられる。カラムデコーダ５５は、
外部から指定されたカラムアドレスＣＡに対応するメモ
リセルアレイ５１の列（１本のビット線ＢＬおよび参照
ビット線ＢＬｒ）を選択する。

【００５７】次に、上記のように構成された第１実施形
態のＭＲＡＭの書き込みおよび読み出し動作について説
明する。

【００５８】（書き込み動作）この書き込み動作では、
ワード線ＷＬ１とビット線ＢＬ２とに接続されるメモリ
セル５２に書き込む場合について説明する。第１実施形
態のＭＲＡＭにおいて、データの書き込みを行う場合に
は、まず、信号線Φ３を１／２Ｖｃｃにする。そして、
カラムデコーダ５５によって選択されたビット線ＢＬ２
のトランスファゲート７がオンされるとともに、信号線
Φ７を活性化することによって、入出力回路５７からＩ
／Ｏ線を経てＨレベルの電位（Ｖｃｃ）が選択されたビ
ット線ＢＬ２に供給される。その時、信号線Φ２をＬレ
ベルの電位にすることにより、ＰＭＯＳトランジスタ９
をオンさせることによって、選択されたビット線ＢＬ２
の左端は、１／２Ｖｃｃとなる。この場合、選択された
ビット線ＢＬ２の右端は、Ｖｃｃであるので、ビット線
ＢＬ２内を電流が右から左に流れて磁界が発生する。

【００５９】また、ローデコーダ５４により選択された
ワード線ＷＬ１では、書き込み時には、信号線Φ５が常
にＬレベルであるので、ＡＮＤ回路１１の出力端子に接
続される選択されたワード線ＷＬ１は、Ｌレベルのまま
である。その一方、ワード線ＷＬ１の選択によって、Ｎ
ＭＯＳトランジスタ６のゲートがＨレベルになるので、
ＮＭＯＳトランジスタ６がオンする。これにより、選択
されたワード線ＷＬ１に対応する補助ワード線ＳＷＬ１
の下端は、Ｖｓｓ（接地電位）になろうとする。そし
て、信号線Φ４をＬレベルにすることによって、補助ワ
ード線ＳＷＬ１の上端では、Ｖｃｃ（電源電位）になろ
うとする。このため、補助ワード線ＳＷＬ１には、上か
ら下に電流が流れて磁界が発生する。

【００６０】上記のように、選択されたメモリセルにお
いて、補助ワード線ＳＷＬ１に上から下の方向の電流を
流すとともに、ビット線ＢＬ２に左から右方向の電流を
流すことによって、補助ワード線ＳＷＬ１およびビット
線ＢＬ２に磁界を発生させることができる。これによ
り、補助ワード線ＳＷＬ１とビット線ＢＬ２との交点に
位置する選択されたメモリセル５２のＴＭＲ素子４の強
磁性層３に、容易にデータ（たとえば、“１”）を書き
込むことができる。

【００６１】なお、ＴＭＲ素子４の強磁性層３に、上記
とは逆のデータ（たとえば、“０”）を書き込みたい場
合には、ビット線ＢＬ２に流す電流の向きを逆方向にす
れば良い。また、選択されなかったメモリセルにおい
て、補助ワード線ＳＷＬには電流が流れないので、非選
択のメモリセルのデータが書き換わることはない。

【００６２】（読み出し動作）次に、図１〜図３を参照
して、ワード線ＷＬ１とビット線ＢＬ２とに接続される
メモリセル５２が選択された場合の読み出し動作につい
て説明する。

【００６３】まず、初期状態としては、信号線Φ３およ
びΦ６は、Ｖｃｃ（Ｈレベル）であり、信号線Φ２、Φ
４およびΦ５は、Ｖｓｓ（Ｌレベル）である。このた
め、各ビット線ＢＬと、補助ワード線ＳＷＬと、Ｉ／Ｏ
線と、／Ｉ／Ｏ線と、コンパレータ２９の一方端子と
は、Ｖｃｃ（Ｈレベル）になっている。

【００６４】その後、活性化信号により、信号線Φ２お
よびΦ４は、Ｖｃｃ（Ｈレベル）となり、各ビット線Ｂ
Ｌおよび各補助ワード線ＳＷＬは、Ｖｃｃ状態のフロー
ティング状態となる。その後、アドレスがローデコーダ
５４に入力されるとともに、信号線Φ５がＨレベルに活
性化されることによって、ＡＮＤ回路１１の出力がＨレ
ベルになるので、選択されたワード線ＷＬ１がＨレベル
に立ち上がる。また、ＡＮＤ回路１１に入力される選択
されたワード線ＷＬ１がＨレベルになることによって、
選択されたワード線ＷＬ１に対応する補助ワード線ＳＷ
Ｌ１に接続されるＮＭＯＳトランジスタ６がオン状態に
なる。これにより、Ｖｃｃ状態のフローティング状態と
なっていた補助ワード線ＳＷＬ１がＶｃｃから徐々に接
地電位（Ｖｓｓ）に降下し始める。

【００６５】この時、カラムデコーダ５５に入力された
アドレスにより、Ｉ／Ｏ線および／Ｉ／Ｏ線には、それ
ぞれ、ビット線ＢＬ２と参照ビット線ＢＬｒとが接続さ
れる。この状態で、補助ワード線ＳＷＬ１が、Ｖｃｃか
ら接地電位（Ｖｓｓ）に向かって降下し始めると、ビッ
ト線ＢＬ２および参照ビット線ＢＬｒも、Ｖｃｃから接
地電位（Ｖｓｓ）に降下し始める。これにより、センス
アンプ５３の入力であるＩ／Ｏ線および／Ｉ／Ｏ線も、
Ｖｃｃから接地電位（Ｖｓｓ）に向かって下がり始め
る。この場合、図２に示すように、選択されたメモリセ
ル５２のＴＭＲ素子４は、磁化方向が平行な状態である
ので、参照ビット線ＢＬｒの抵抗素子１４よりも抵抗値
が小さい。このため、ビット線ＢＬ２に繋がるＩ／Ｏ線
および参照ビット線ＢＬｒに繋がる／Ｉ／Ｏ線は、Ｖｃ
ｃから接地電位（Ｖｓｓ）に向かって下がる速度が異な
る。具体的には、Ｉ／Ｏ線の方が／Ｉ／Ｏ線よりも速く
立ち下がろうとするため、Ｉ／Ｏ線と／Ｉ／Ｏ線とには
電位差が生じる。

【００６６】なお、電位差が発生したことは、ダミービ
ット線ＢＬｍおよびコンパレータ２９によって検知され
る。すなわち、ダミービット線ＢＬｍに接続されるＴＭ
Ｒ素子４は、磁化方向が平行な抵抗の低い状態に設定さ
れているので、ダミービット線ＢＬｍは、ビット線ＢＬ
２および参照ビット線ＢＬｒのうちの抵抗の低い方（第
１実施形態ではビット線ＢＬ２）と同じタイミングで電
位が下がり始める。このダミービット線ＢＬｍおよびコ
ンパレータ２９による検知によって、信号ΦｐおよびΦ
ｎが活性化される。これにより、センスアンプ５３が活
性化される。そして、活性化されたセンスアンプ５３を
用いて、Ｉ／Ｏ線と／Ｉ／Ｏ線とに生じた電位差を増幅
することによって、Ｉ／Ｏ線がＬレベルになるととも
に、／Ｉ／Ｏ線がＨレベルになる。

【００６７】この状態で、信号線Φ１をＨレベルにする
ことによって、ＮＭＯＳトランジスタ１２をオンさせ
る。これにより、Ｉ／Ｏ線のＬレベルおよび／Ｉ／Ｏ線
のＨレベルを、それぞれ、データ線Ｄおよび／Ｄに転送
する。そして、それに対応する信号を出力回路５６から
出力する。

【００６８】その後、信号線Φ３を、Ｖｃｃ（Ｈレベ
ル）にするとともに、信号線Φ２、Φ３およびΦ５をＶ
ｓｓ（接地電位）にすることによって、ビット線ＢＬお
よび補助ワード線ＳＷＬをＶｃｃにプリチャージする。
これにより、次の読み出しに備える。

【００６９】一方、選択されたメモリセルに、磁化方向
が反平行の場合のデータが記憶されている場合は、参照
ビット線ＢＬｒに繋がる抵抗素子１４の抵抗値の方が小
さくなるため、上記の場合とは逆に、／Ｉ／Ｏ線の方が
Ｉ／Ｏ線よりも速く立ち下がろうとする。この電位差を
センスアンプ５３を用いて増幅すれば、Ｉ／Ｏ線がＨレ
ベルで、／Ｉ／Ｏ線がＬレベルになる。その後の動作
は、上述の場合と同様に行われ、次のアドレスに備える
状態となる。

【００７０】なお、Ｉ／Ｏ線と／Ｉ／Ｏ線との電位差を
センスアンプ５３により検出するタイミングは、ビット
線ＢＬ２および参照ビット線ＢＬｒの電位がＧＮＤ電位
になる前に行う。これは、以下の理由による。すなわ
ち、ビット線ＢＬ２および参照ビット線ＢＬｒの電位を
ＧＮＤ電位まで速く引き下げてしまうと、補助ワード線
ＳＷＬ１と、ビット線ＢＬ２および参照ビット線ＢＬｒ
との間の電位差が大きくなりすぎてＭＲ比（抵抗変化
率）がなくなってしまう。その結果、同じスピードでビ
ット線ＢＬ２および参照ビット線ＢＬｒがともにＧＮＤ
電位になってしまう。この場合、ビット線ＢＬ２と参照
ビット線ＢＬｒとの電位差がなくなってしまうので電位
差を検出できなくなるからである。

【００７１】また、過渡的なタイミングでは、ビット線
ＢＬおよび参照ビット線ＢＬｒに電位差が発生するが、
ＴＭＲ素子４および抵抗素子１４は導体であるので、最
終的にはビット線ＢＬおよび参照ビット線ＢＬｒは、同
電位になる。

【００７２】第１実施形態では、上記のように、１つの
ＴＭＲ素子４と、１つのＮＭＯＳトランジスタ５とによ
って１つのメモリセル５２を構成するとともに、１つの
ＴＭＲ素子４に接続されるビット線ＢＬと参照ビット線
ＢＬｒとの電位差をセンスアンプ５３を用いて検出する
ことによって、容易にデータの読み出しを行うことがで
きる。このように、電位差を検出するので、従来の場合
のように、ビット線に流れる微少な電流値を検出する必
要がない。その結果、微少な電流値を検出するためにセ
ンスアンプの構成が複雑になるという不都合を防止する
ことができる。

【００７３】また、第１実施形態では、上記のように、
ビット線ＢＬと参照ビット線ＢＬｒとの間の電位差をセ
ンスアンプ５３により検出するように構成することによ
って、従来のＤＲＡＭに用いるセンスアンプと同様の簡
単なセンスアンプ５３を用いて、ＭＲＡＭに記憶された
データを読み出すことができる。このように、簡単なセ
ンスアンプ５３を用いてデータを読み出すことができる
ので、従来の複雑な構成のセンスアンプを用いる構成に
比べて、高速な読み出しが可能となる。

【００７４】さらに、第１実施形態では、各ビット線に
対して共通の１つのセンスアンプ５３を設けることによ
って、各ビット線ＢＬ毎にセンスアンプを設ける場合に
比べて、回路構成を簡略化することができる。

【００７５】（第２実施形態）図４は、本発明の第２実
施形態によるＭＲＡＭのビット線および参照ビット線の
構成を示した回路図であり、図５は、図４に示した第２
実施形態によるＭＲＡＭの参照ビット線に接続される抵
抗素子の抵抗値を説明するための概略図である。

【００７６】図４および図５に示すように、この第２実
施形態では、上記第１実施形態と異なり、参照ビット線
ＢＬｒに接続される抵抗素子２４を、磁化方向が平行な
２つのＴＭＲ素子２４ａおよび２４ｃと、磁化方向が反
平行な２つのＴＭＲ素子２４ｂおよび２４ｄとによって
形成している。そして、ＴＭＲ素子２４ａとＴＭＲ素子
２４ｂとが直列接続されているとともに、ＴＭＲ素子２
４ｃとＴＭＲ素子２４ｄとが直列接続されている。そし
て、直列接続されたＴＭＲ素子２４ａおよび２４ｂと、
直列接続されたＴＭＲ素子２４ｃおよび２４ｄとが並列
接続されている。

【００７７】この第２実施形態では、抵抗素子２４を４
つのＴＭＲ素子２４ａ〜２４ｄによって構成することに
より、図５に示すように、抵抗素子２４の抵抗値Ｒｒ
を、磁化方向が平行な場合のＴＭＲ素子４の抵抗値Ｒ₀
と磁化方向が反平行な場合のＴＭＲ素子４の抵抗値Ｒ₁
との中間（Ｒ₀とＲ₁との和の１／２）に設定することが
できる。

【００７８】なお、抵抗素子２４は、本発明の「第１抵
抗素子」の一例である。また、ＴＭＲ素子２４ａおよび
２４ｃは、本発明の「第２抵抗素子」の一例であり、Ｔ
ＭＲ素子２４ｂおよび２４ｄは、本発明の「第３抵抗素
子」の一例である。

【００７９】上記以外の第２実施形態の構成、効果、書
き込み動作および読み出し動作は、第１実施形態と同様
である。

【００８０】（第３実施形態）図６は、本発明の第３実
施形態によるＭＲＡＭのビット線および参照ビット線の
構成を示した回路図である。図６に示すように、この第
３実施形態では、上記第２実施形態と異なり、参照ビッ
ト線ＢＬｒに接続される抵抗素子３４を、磁化方向が平
行な１つのＴＭＲ素子３４ａと、磁化方向が反平行な１
つのＴＭＲ素子３４ｂとによって形成している。そし
て、ＴＭＲ素子３４ａとＴＭＲ素子３４ｂとは直列接続
されている。

【００８１】ここで、この第３実施形態では、ＴＭＲ素
子３４ａおよび３４ｂの面積を、メモリセルを構成する
ＴＭＲ素子４の面積の２倍になるように構成している。
ことにより、抵抗素子３４の抵抗値を、第２実施形態と
同様、磁化方向が平行な場合のＴＭＲ素子４の抵抗値Ｒ
₀と磁化方向が反平行な場合のＴＭＲ素子４の抵抗値Ｒ₁
との中間（Ｒ₀とＲ₁との和の１／２）に設定することが
できる。

【００８２】なお、抵抗素子３４は、本発明の「第１抵
抗素子」の一例である。また、ＴＭＲ素子３４ａは、本
発明の「第２抵抗素子」の一例であり、ＴＭＲ素子３４
ｂは、本発明の「第３抵抗素子」の一例である。

【００８３】上記以外の第３実施形態の構成、効果、書
き込み動作および読み出し動作は、第１実施形態と同様
である。

【００８４】（第４実施形態）図７は、本発明の第４実
施形態によるＭＲＡＭのビット線および参照ビット線の
構成を示した回路図である。図７に示すように、この第
４実施形態では、上記第２および第３実施形態と異な
り、参照ビット線ＢＬｒに接続される抵抗素子４４ａ
を、磁化方向が平行な１つのＴＭＲ素子によって形成し
ている。なお、抵抗素子４４ａは、本発明の「第１抵抗
素子」の一例である。

【００８５】すなわち、この第４実施形態では、参照ビ
ット線ＢＬｒに接続される抵抗素子４４ａの抵抗値Ｒｒ
を、メモリセルを構成する磁化方向が平行な１つのＴＭ
Ｒ素子４と同じ抵抗値に設定している。このように設定
すると、抵抗素子４４ａの抵抗値は、選択されたビット
線ＢＬ２に接続される選択セルのＴＭＲ素子４の抵抗値
と同じになる。この場合、たとえば、ビット線ＢＬ２と
参照ビット線ＢＬｒとの負荷容量を異なるようにすれ
ば、抵抗素子４４ａの抵抗値がＴＭＲ素子４の抵抗値と
同じ場合にも、ビット線ＢＬ２と参照ビット線ＢＬｒと
に電位差が発生するので、センスアンプ５３により容易
にデータの判別を行うことができる。

【００８６】また、ビット線ＢＬ２と参照ビット線ＢＬ
ｒとの負荷容量を異ならせることなく、センスアンプ５
３を構成するトランジスタのゲート幅を異ならせること
によっても、容易にデータの判別を行うことができる。

【００８７】なお、磁化方向が反平行なＴＭＲ素４を含
む他のメモリセルを選択する場合には、抵抗素子４４ａ
の抵抗値は、選択されたメモリセルのＴＭＲ素子４の抵
抗値よりも小さくなるので、容易にデータの判別を行う
ことができる。

【００８８】上記以外の第４実施形態の構成、効果、書
き込み動作および読み出し動作は、第１実施形態と同様
である。

【００８９】（第５実施形態）図８は、本発明の第５実
施形態によるＭＲＡＭのビット線および参照ビット線の
構成を示した回路図である。図８に示すように、この第
５実施形態では、上記第４実施形態と異なり、参照ビッ
ト線ＢＬｒに接続される抵抗素子４４ｂを、磁化方向が
反平行な１つのＴＭＲ素子によって形成している。な
お、抵抗素子４４ｂは、本発明の「第１抵抗素子」の一
例である。

【００９０】すなわち、この第５実施形態では、抵抗素
子４４ｂの抵抗値Ｒｒを、磁化方向が反平行な１つのＴ
ＭＲ素子４と同じ抵抗値に設定している。このように設
定すると、抵抗素子４４ｂの抵抗値Ｒｒは、選択された
ビット線ＢＬ２に接続される選択セルのＴＭＲ素子４の
抵抗値よりも大きくになる。この場合には、センスアン
プ５３により、容易にデータの判別を行うことができ
る。

【００９１】また、磁化方向が反平行なＴＭＲ素子４を
含む他のメモリセルを選択する場合には、抵抗素子４４
ｂの抵抗値Ｒｒは、その選択されたメモリセルのＴＭＲ
素子４の抵抗値と同じになる。この場合にも、上記第４
実施形態と同様、たとえば、ビット線ＢＬ２と参照ビッ
ト線ＢＬｒとの負荷容量を異なるようにすれば、抵抗素
子４４ｂの抵抗値ＲｒがＴＭＲ素子４の抵抗値と同じ場
合にも、ビット線ＢＬ２と参照ビット線ＢＬｒとの電位
が降下する速度が異なるので、ビット線ＢＬ２と参照ビ
ット線ＢＬｒとの間に電位差が発生する。これにより、
センスアンプ５３を用いて容易にデータの判別を行うこ
とができる。

【００９２】また、ビット線ＢＬ２と参照ビット線ＢＬ
ｒとの負荷容量を異ならせることなく、センスアンプ５
３を構成するトランジスタのゲート幅を異ならせること
によっても、容易にデータの判別を行うことができる。

【００９３】上記以外の第５実施形態の構成、効果、書
き込み動作および読み出し動作は、第１実施形態と同様
である。

【００９４】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００９５】たとえば、上記実施形態では、メモリセル
を構成する記憶素子として、ＴＭＲ素子を用いたが、本
発明はこれに限らず、強磁性トンネル効果を示す記憶素
子であれば、ＴＭＲ素子以外の記憶素子も用いることが
可能である。また、強磁性トンネル効果を示す記憶素子
以外の磁気抵抗効果を示す記憶素子を用いても、上記実
施形態と同様の効果を得ることができる。

【００９６】また、上記実施形態では、センスアンプ５
３を活性化させる信号ΦｐおよびΦｎをコンパレータ２
９の出力に基づいて活性化させるようにしたが、本発明
はこれに限らず、信号Φｐは、常に活性化させた状態に
しておき、信号Φｎのみでセンスアンプ５３を活性化す
るようにしてもよい。

【００９７】

【発明の効果】以上のように、本発明によれば、強磁性
トンネル効果を示す１つの記憶素子と１つのトランジス
タとによりメモリセルを構成するとともに、１つの記憶
素子に接続されるビット線および参照ビット線の電位差
を増幅器により検出することによって、微少な電流値を
読み出す従来の場合のように、複雑な構成のセンスアン
プを用いる必要がないので、高速な読み出しが可能とな
る。

【００９８】また、強磁性トンネル効果を示す１つの記
憶素子と、１つのトランジスタとにより、メモリセルを
構成することによって、上記の効果に加えて、さらに、
２つの記憶素子と２つのトランジスタとからメモリセル
を構成する場合に比べて、メモリセルの面積を小さくす
ることができるという効果も得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態によるＭＲＡＭの全体構
成を示したブロック図である。

【図２】図１に示した第１実施形態のＭＲＡＭのビット
線および参照ビット線の構成を示した回路図である。

【図３】図１に示した第１実施形態のＭＲＡＭの読み出
し動作を説明するための動作波形図である。

【図４】本発明の第２実施形態によるＭＲＡＭのビット
線および参照ビット線の構成を示した回路図である。

【図５】図４に示した第２実施形態によるＭＲＡＭの参
照ビット線に接続される抵抗素子の抵抗値を説明するた
めの概略図である。

【図６】本発明の第３実施形態によるＭＲＡＭのビット
線および参照ビット線の構成を示した回路図である。

【図７】本発明の第４実施形態によるＭＲＡＭのビット
線および参照ビット線の構成を示した回路図である。

【図８】本発明の第５実施形態によるＭＲＡＭのビット
線および参照ビット線の構成を示した回路図である。

【図９】従来のＭＲＡＭの記憶素子の構造を説明するた
めの概略図である。

【図１０】従来のＭＲＡＭの記憶素子の構造を説明する
ための概略図である。

【図１１】従来のＭＲＡＭの全体構成を示したブロック
図である。

【符号の説明】

１強磁性層（第２磁性層）２絶縁障壁層３強磁性層（第１磁性層）４ＴＭＲ素子（記憶素子）５ＮＭＯＳトランジスタ（トランジスタ）６、７、１２ＮＭＯＳトランジスタ８、９、１０ＰＭＯＳトランジスタ１４、２４、３４、４４ａ、４４ｂ抵抗素子（第１抵
抗素子）２４ａ、２４ｃ、３４ａＴＭＲ素子（第２抵抗素子）２４ｂ、２４ｄ、３４ｂＴＭＲ素子（第３抵抗素子）５１メモリセルアレイ５２メモリセル５３センスアンプ（増幅器）５４ロウデコーダ５５カラムデコーダ

Claims

【特許請求の範囲】

【請求項１】強磁性トンネル効果を示す１つの記憶素
子と、前記記憶素子に接続される１つのトランジスタと
からなるメモリセルと、前記トランジスタの制御端子に接続されたワード線と、前記トランジスタを介して前記記憶素子の一方端に接続
されたビット線と、複数の前記ビット線に対して共通に設けられた参照ビッ
ト線と、前記ビット線と前記参照ビット線とに接続された増幅器
とを備え、データの読み出し時に、前記ビット線と前記参照ビット
線との間に生じた電位差を前記増幅器を用いて読み出
す、磁気メモリ装置。
【請求項２】前記記憶素子の他方端に接続され、前記
ワード線への信号の立ち上げタイミングに応じて、前記
記憶素子の他方端の電位を接地電位に引き下げるための
補助ワード線をさらに備え、前記補助ワード線を接地電位に立ち下げる過渡的なタイ
ミングで、前記ビット線と前記参照ビット線との間に生
じた電位差を前記増幅器を用いて読み出す、請求項１に
記載の磁気メモリ装置。
【請求項３】前記補助ワード線を接地電位に立ち下げ
る過渡的なタイミングは、前記ビット線の電位と前記参
照ビット線の電位とが接地電位になる前である、請求項
２に記載の磁気メモリ装置。
【請求項４】前記増幅器は、複数の前記ビット線に対
して共通に設けられている、請求項１〜３のいずれか１
項に記載の磁気メモリ装置。
【請求項５】前記強磁性トンネル効果を示す１つの記
憶素子は、第１磁性層と、前記第１磁性層に絶縁障壁層
を介して対向配置され、前記第１磁性層よりも反転しに
くい第２磁性層とを含む、請求項１〜４のいずれか１項
に記載の磁気メモリ装置。
【請求項６】前記参照ビット線は、前記ワード線毎に
設けられた参照メモリセルを含み、前記参照メモリセルは、１つの第１抵抗素子と前記第１
抵抗素子に接続される１つのトランジスタとを含む、請
求項１〜５のいずれか１項に記載の磁気メモリ装置。
【請求項７】前記参照メモリセルの第１抵抗素子は、
前記記憶素子の磁化の向きが平行の時の抵抗値と反平行
の時の抵抗値との中間の抵抗値を有する、請求項６に記
載の磁気メモリ装置。
【請求項８】前記参照メモリセルの第１抵抗素子は、
前記記憶素子の磁化の向きが平行の時の抵抗値を有する
強磁性トンネル効果を示す２つの第２抵抗素子と、前記
記憶素子の磁化の向きが反平行の時の抵抗値を有する強
磁性トンネル効果を示す２つの第３抵抗素子とを含み、前記第２抵抗素子と前記第３抵抗素子とは、それぞれ、
直列に接続されるとともに、前記直列に接続された２組
の第２抵抗素子および第３抵抗素子が、並列に接続され
ている、請求項７に記載の磁気メモリ装置。
【請求項９】前記参照メモリセルの第１抵抗素子は、
前記記憶素子の磁化の向きが平行の時の抵抗値のほぼ１
／２の抵抗値を有する強磁性トンネル効果を示す１つの
第２抵抗素子と、前記記憶素子の磁化の向きが反平行の
時の抵抗値のほぼ１／２の抵抗値を有する強磁性トンネ
ル効果を示す１つの第３抵抗素子とを含み、前記第２抵抗素子と前記第３抵抗素子とは、直列に接続
されている、請求項７に記載の磁気メモリ装置。
【請求項１０】前記参照メモリセルの第１抵抗素子
は、前記記憶素子の磁化の向きが平行の時の抵抗値およ
び反平行の時の抵抗値のいずれかと実質的に同じ抵抗値
を有する、請求項６に記載の磁気メモリ装置。