JP2009158098A - マグネチックランダムアクセスメモリ及びそのデータセンシング回路及びその方法 - Google Patents

マグネチックランダムアクセスメモリ及びそのデータセンシング回路及びその方法 Download PDF

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Abstract

【課題】基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができるマグネチックランダムアクセスメモリＭＲＡＭが提供される。
【解決手段】ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。前記感知増幅器は、制御信号に応答して選択されたマグネチックメモリセルに第１電流と第２電流のうちいずれか一つを供給する電流源と、第１スイッチング信号に応答して第１電圧を貯蔵するための第１貯蔵手段と、第２スイッチング信号に応答して第２電圧を貯蔵するための第２貯蔵手段と、前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する差動増幅器とを含む。
【選択図】図３

Description

本発明はマグネチックランダムアクセスメモリ(Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)に関するものであり、さらに具体的には、マグネチックランダムアクセスメモリセルに書き込まれたデータをセンシングするための回路及び方法に関するものである。
マグネチックランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、ＭＲＡＭという)は一種の揮発性メモリ装置として、複数個のマグネチックメモリセルを含む。ＭＲＡＭは磁性層と非磁性層が交互に積層された多重層の間に示す磁気抵抗(ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ)現象を利用する。マグネチックメモリセルの磁気抵抗は磁性層内の磁化方向が同一、または反対に従って各々最小値と最大値を有する。磁化方向が同一であれば、“並列”状態といい、論理的にロー(ｌｏｗ、すなわち、“０”)の状態を示す。磁化方向が反対であれば、“非並列”状態といい、論理的にハイ（ｈｉｇｈ、すなわち、“１”)状態を示す。
図１は磁気トンネル接合(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ)の簡略化した断面図である。図１を参照すると、ＭＴＪ１０は磁性体である第１層１１と磁性体である第２層１２及びこれらの間に挟まれた薄い絶縁層１３を含む。判読電流端子１４は層１１に電気的に連結され、判読電流端子１５は層１２に電気的に連結される。層１１は、層１１での磁界がベクタ１６と一般的に平行に置かれ、このベクタ１６の方向に置かれるように構成される。類似に、層１２は、層１２での磁界がベクタ１７と一般的に平行に置かれ、このベクタ１７の方向に置かれるように構成される。本説明の便宜のために、ベクタ１６は常に例示された方向に(図１のページ右側に)維持され、ベクタ１７は左側または右側のうちいずれか一つにスイッチング可能であると仮定する。
デジットライン２０は層１２の隣接した所に配置され、電流がこのラインを通じて通過する時に、ベクタ１７の方向を変更することができる磁界が層１２に生成されるようにする。電流の方向は生成される磁界の方向を決め、その結果として、ベクタ１７が置かれる方向を決める。いくつかの応用において、層１２の隣接した所に配置され、図面で入る方向及び図面から出る方向に延長することで例示されたビットライン２１のような第２磁界源を提供することが便利することもできる。そのような応用において、デジットライン２０及びビットライン２１全部での電流は層１２でのベクタ１７をスイッチングするのに必要である。プログラミング、すなわち‘書き込み’モードで、二つのラインの実施の形態が２次元セルの配列で特定のセルをアドレシングするのに便利である。
一般的に、ＭＴＪ１０は二つのメモリ状態、すなわち、ベクタ１６、１７が整列され、端子１４、１５の間の抵抗が最小になる状態と、ベクタ１６、及び１７が正反対に整列され、端子１４、及び１５の間の抵抗が最大になる状態を有する。最大抵抗及び／または最小抵抗が変更することができる多様な方法があるが、一般的に、標準方法は層１３の厚さを変更させ、及び/または層１１、１２、及び１３の水平面積を変更させることのうち一つである。
ところで、端子１４、及び１５の間の抵抗、すなわち、トンネリング抵抗は絶縁層１３の厚さに対して指数関数的に変化するので、絶縁層１３の厚さの変化に他のトンネリング抵抗の変化が大きい。ＭＴＪに貯蔵されたデータが“０”または“１”であるか否かを区別する磁気抵抗率（Ｍａｇｎｅｔｏｒｅｓｉｓｔｅｒ Ｒａｔｉｏ：ＭＲ）を２０％に維持するためには、絶縁層１３の厚さを非常に均一に(０．１Å以下)に維持しなければならないので、工程上の負担になる。
従来のＭＲＡＭはデータメモリセルに各々対応する基準メモリセルを具備した。感知電流と基準電流をデータメモリセルと基準メモリセルに各々印加した後に、セルの両端に電圧降下が発生する時に、この電圧を互いに比較してデータセルメモリセルに貯蔵されたデータを判別することができる。しかし、先の説明のように、データセルに貯蔵されたデータを正確に判別するためには、データセルと基準セルとの磁気抵抗の誤差が小さなければならない。もし工程上の誤謬により、データセルと基準セルとの磁気抵抗の誤差が大きければ、動作上の誤謬が誘発する。
本発明の目的は、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができるマグネチックランダムアクセスメモリのセンシング回路及び方法を提供することにある。
上述の目的を達成するために、本発明の一特徴によると、マグネチックメモリセルに貯蔵されたデータをセンシングする方法では、前記マグネチックメモリセルに第１電流を供給し、前記マグネチックメモリセルの抵抗値に対応する第１電圧を感知する段階と、前記マグネチックメモリセルに第１データを貯蔵する段階と、前記マグネチックメモリセルに第２電流を供給し、前記マグネチックメモリセルの抵抗値に対応する第２電圧を感知する段階と、前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する段階とを含む。
望ましい実施の形態において、前記第１電圧と前記第２電圧との差を利用して判別された前記データを前記マグネチックメモリセルに再書き込む段階をさらに含む。
望ましい実施の形態において、前記第１電流は前記第２電流より少ない。
望ましい実施の形態において、前記第１電流は前記第２電流の９０％である。
この実施の形態において、前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する段階は、前記第１電圧が前記第２電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“１”であると判別し、前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する段階は、前記第２電圧が前記第１電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“０”であると判別する。
この実施の形態において、前記第１レベルの前記第１データは論理“０”である。
本発明の他の特徴によると、少なくとも一つのマグネチックメモリセルを含むマグネチックランダムアクセスメモリのデータセンシング回路は、制御信号に応答して前記マグネチックメモリセルに第１電流と第２電流のうちいずれか一つを供給する電流源と、第１スイッチング信号に応答して前記マグネチックメモリセルの抵抗値に対応する第１電圧を貯蔵するための第１貯蔵手段と、第２スイッチング信号に応答して前記マグネチックメモリセルの抵抗値に対応する第２電圧を貯蔵するための第２貯蔵手段と、前記第１貯蔵手段に貯蔵された前記第１電圧と前記第２貯蔵手段に貯蔵された前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する差動増幅器とを含む。
前記電流源は、電源電圧と連結されたソース、ドレイン、及び前記ドレインと連結されたゲートを有する第１トランジスタと、前記電源電圧と連結されたソース、ドレイン及び前記第１トランジスタのゲート及びドレインと連結されたゲートを有する第２トランジスタと、前記第１トランジスタのドレインと接地電圧との間に直列に連結され、各々のゲートが第１制御信号と連結された複数の第３トランジスタと、前記第１トランジスタのドレインと前記接地電圧との間に連結され、ゲートが第２制御信号と連結された第４トランジスタとを含む。前記第２トランジスタのドレイン端子の電流が前記メモリセルに供給される。
望ましい実施の形態において、前記第１貯蔵手段は、前記電流源及び前記メモリセルと連結されたドレイン、ソース、及び前記第１スイッチング信号と連結されたゲートを有する第１スイッチングトランジスタと、前記第１スイッチングトランジスタの前記ソース及び接地電圧の間に連結された第１キャパシタとを含む。
前記第２貯蔵手段は、前記電流源及び前記マグネチックメモリセルと連結されたドレイン、ソース、及び前記第１スイッチング信号と連結されたゲートを有する第２スイッチングトランジスタと、前記第２スイッチングトランジスタの前記ソース及び接地電圧との間に連結された第２キャパシタとを含む。
この実施の形態において、前記第１及び第２キャパシタは同一の大きさである。
この実施の形態において、前記第１スイッチング信号は、前記電流源からの前記第１電流が前記マグネチックメモリセルに供給される時に活性化され、前記第２スイッチング信号は、前記電流源からの前記第２電流が前記マグネチックメモリセルに供給される時に活性化される。
望ましい実施の形態において、前記差動増幅器は、前記第１貯蔵手段に貯蔵された前記第１電圧が前記第２貯蔵手段に貯蔵された前記第２電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“１”であると判別し、前記第２貯蔵手段に貯蔵された前記第２電圧が前記第１貯蔵手段に貯蔵された前記第１電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“０”であると判別する。
本発明のまた他の特徴によると、マグネチックランダムアクセスメモリは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内の選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。前記感知増幅器は、制御信号に応答して前記選択されたマグネチックメモリセルに第１電流と第２電流のうちいずれか一つを供給する電流源と、第１スイッチング信号に応答して前記マグネチックランダムアクセスメモリセルの抵抗値に対応する第１電圧を貯蔵するための第１貯蔵手段と、第２スイッチング信号に応答して前記マグネチックメモリセルの抵抗値に対応する第２電圧を貯蔵するための第２貯蔵手段と、前記第１貯蔵手段に貯蔵された前記第１電圧と前記第２貯蔵手段に貯蔵された前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する差動増幅器とを含む。
このような構成のマグネチックランダムアクセスメモリは、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができる。基準セルを使用しないので、回路面積が顕著に減少する。また、基準セルとデータセルの抵抗値とを比較しないので、データセルの絶縁層(酸化膜)の厚さが均一ではないとしても生産収率を確保することができる。
このような本発明によると、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができる。基準セルを使用しないので、回路面積が顕著に減少する。また、基準セルとデータセルの抵抗値を比較しないので、データセルの絶縁層(酸化膜)の厚さが均一ではないとしても生産収率を確保することができる。
磁気トンネル接合ＭＴＪの簡略化した断面図である。 本発明の望ましい実施の形態によるＭＲＡＭを示す図面である。 本発明の望ましい実施の形態による感知増幅器の詳細の回路構成を示す図面である。 図３に示した感知増幅器の感知動作の制御手順を示すフローチャートである。 図３に示した感知増幅器１８０の感知動作による制御信号のタイミング図である。 選択されたマグネチックメモリセルに貯蔵されたデータに従ってキャパシタＣ１、Ｃ２に貯蔵される電圧を示す図面である。 選択されたマグネチックメモリセルに貯蔵されたデータに従ってキャパシタＣ１、Ｃ２に貯蔵される電圧を示す図面である。 メモリセル内のＭＴＪに代えて、抵抗を連結してシミュレーションの結果を各々示す図面である。 メモリセル内のＭＴＪに代えて、抵抗を連結してシミュレーションの結果を各々示す図面である。
以下、本発明の望ましい実施の形態を添付の図面を参照して詳細に説明する。
図２は本発明の望ましい実施の形態によるＭＲＡＭを示す図面である。図１を参照すると、ＭＲＡＭ１００はメモリセルアレイ１１０、ビットライン選択部１２０、デジットライン選択部１４０、ワードライン選択部１５０、デジットライン電流源１６０、ビットライン電流源１７０ａ、１７０ｂ、及び感知増幅器１８０を含む。メモリセルアレイ１１０はワードラインＷＬ０〜ＷＬｎ、ビットラインＢＬ０〜ＢＬｎ、及びデジットラインＤＬ０〜ＤＬｎの交差点に行及び列に配列された複数のマグネチックメモリセルＭＣを含む。メモリセルＭＣは一つのセルトランジスタＴＣと一つのＭＴＪ(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ)を含む。
ワードライン選択部１５０はワードラインＷＬ０〜ＷＬｎに各々対応し、ワードライン選択のための単位構成であるＰＭＯＳ及びＮＭＯＳトランジスタ対（１５１＿１、１５２＿１）−（１５１＿ｎ、１５２＿ｎ）を含む。例えば、トランジスタ対（１５１＿１、１５２＿１）はデジットライン電流源１６０とワードラインＷＬ０との間に直列に連結され、それらのゲートは行アドレス信号Ｘ０と連結される。トランジスタ対(１５１＿ｎ、１５２＿ｎ)はデジットライン電流源１６０とワードラインＷＬｎとの間に直列に連結され、それらのゲートは行アドレス信号Ｘｎと連結される。ワードライン選択部１５０は行アドレス信号Ｘ０〜Ｘｎに応答してデジットライン電流源１６０から電流が供給されてワードラインＷＬ０〜ＷＬｎのうち一つを選択する。
ビットライン選択部１２０はビットラインＢＬ０〜ＢＬｎに各々対応するトランジスタ１２１＿１−１２１＿ｎ及びトランジスタ１２２＿１−１２２＿ｎを含む。例えば、トランジスタ１２１＿１はビットライン電流源１７０ａと連結されたドレインと、ビットラインＢＬ０と連結されたソースと、列デコーダ(図示しない)から提供される列アドレス信号Ｙ０と連結されたゲートとを有する。トランジスタ１２２＿１はビットライン電流源１７０ｂと連結されたドレインと、ビットラインＢＬ０と連結されたソースと、列アドレス信号Ｙ０と連結されたゲートとを有する。トランジスタ１２１＿ｎはビットライン電流源１７０ａと連結されたドレインと、ビットラインＢＬｎと連結されたソースと、列アドレス信号Ｙｎと連結されたゲートとを有する。トランジスタ１２２＿ｎはビットライン電流源１７０ｂと連結されたドレインと、ビットラインＢＬｎと連結されたソースと、列アドレス信号Ｙｎと連結されたゲートとを有する。ビットライン選択部１２０は列アドレス信号Ｙ０〜Ｙｎに応答してビットライン電流源１７０から電流が供給されてビットラインＢＬ０〜ＢＬｎのうち一つを選択する。
デジットライン選択部１４０はトランジスタ１４１＿１−１４１＿ｎ及びトランジスタ１４２＿１−１４２＿ｎを含む。トランジスタ１４１＿１−１４１＿ｎ各々は対応する行と連結されたメモリセルＭＣのセルトランジスタＴＣのソースに連結されたドレインと、接地電圧と連結されたソースと、反転された書き込みイネーブル信号ＷＥｂと連結されたゲートとを有する。トランジスタ１４２＿１−１４２＿ｎ各々は、ＭＴＪと連結されたデジットラインＤＬ０〜ＤＬｎのうち対応する行と連結されたデジットラインと連結されたドレインと、接地電圧と連結されたソースと、書き込みイネーブル信号ＷＥと連結されたゲートとを有する。デジットライン選択部１４０は書き込みイネーブル信号ＷＥ、ＷＥｂに応答してデジットラインのうち一つを選択し、デジット電流の方向を決める。
プリチャージ回路１３０はビットラインＢＬ０〜ＢＬｎに各々対応するプリチャージトランジスタ１３０＿１−１３０＿ｎを含む。プリチャージトランジスタ１３０＿１−１３０＿ｎは対応するビットラインと連結されたドレインと、接地電圧と連結されたソースと、対応する反転された列アドレス信号Ｙｏｂ−Ｙｎｂに連結されたゲートとを有する。プリチャージ回路１３０は列アドレス信号Ｙｏｂ−Ｙｎｂがローレベルである時に、ビットラインＢＬ０〜ＢＬｎを接地電圧に引き下す。
本発明の望ましい実施の形態による感知増幅器１８０の詳細な回路構成が図３に示している。図３を参照すると、感知増幅器１８０は電流源１８１、プリチャージトランジスタ１８２、スイッチングトランジスタ１８３、１８４、キャパシタＣ１、Ｃ２、及び差動増幅器１８５を含む。
電流源１８１はＰＭＯＳトランジスタ２０１、２０２とＮＭＯＳトランジスタ２０３〜２０６とを含む。ＰＭＯＳトランジスタ２０１は電源電圧ＶＣＣと連結されたソース、ドレイン及びゲートを有する。ＰＭＯＳトランジスタ２０１のドレインとゲートは互いに連結される。ＰＭＯＳトランジスタ２０２は電源電圧ＶＣＣと連結されたソースと、ビットラインＢＬと連結されたドレインと、ＰＭＯＳトランジスタのゲート及びドレインと連結されたゲートとを有する。ＮＭＯＳトランジスタ２０３〜２０５はＰＭＯＳトランジスタのドレインと接地電圧との間に直列に連結され、それらのゲートは第１電流制御信号ＰＣＵＲＲ１と連結される。ＮＭＯＳトランジスタ２０６はＰＭＯＳトランジスタ２０１のドレインと接地電圧との間に連結され、それのゲートは第２電流制御信号ＰＣＵＲＲ２と連結される。
前記ＮＭＯＳトランジスタ２０３〜２０５とＮＭＯＳトランジスタ２０６のチャンネルの大きさを調節してＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流の量を調節することができる。この実施の形態において、第１電流制御信号ＰＣＵＲＲ１が活性化される時に、ＰＭＯＳトランジスタ２０２のドレインに流れる電流は、第１電流制御信号ＰＣＵＲＲ１と第２電流制御信号ＰＣＵＲＲ２が活性化される時に、ＰＭＯＳトランジスタ２０２のドレインに流れる電流ｉより少ない０．９ｉである。これは、前記ＮＭＯＳトランジスタ２０３〜２０５とＮＭＯＳトランジスタ２０６が全部ターンオンされた時に流れる電流の量がＮＭＯＳトランジスタ２０３〜２０５だけターンオンされた時に流れる電流の量より多いためである。
プリチャージトランジスタ１８２はビットラインと連結されたドレインと、接地電圧と連結されたソースと、プリチャージ信号ＰＲＥＣＨと連結されたゲートとを有する。
スイッチングトランジスタ１８３はビットラインＢＬと連結されたドレイン、ソース、及びスイッチング信号ＩＳＯ１と連結されたゲートを有する。キャパシタＣ１はスイッチングトランジスタ１８３のソースと接地電圧との間に連結される。したがって、スイッチング信号ＩＳＯ１が活性化される時に、ビットラインＢＬの電圧がキャパシタＣ１に貯蔵される。スイッチングトランジスタ１８４はビットラインＢＬと連結されたドレイン、ソース、及びスイッチング信号ＩＳＯ２と連結されたゲートとを有する。キャパシタＣ２はスイッチングトランジスタ１８４のソースと接地電圧との間に連結される。したがって、スイッチング信号ＩＳＯ２が活性化される時に、ビットラインＢＬの電圧がキャパシタＣ２に貯蔵される。
差動増幅器１８５はＰＭＯＳトランジスタ２１１、２１２とＮＭＯＳトランジスタ２１３、２１４とを含む。ＰＭＯＳトランジスタ２１１は電源電圧ＶＣＣと連結されたソース、ドレイン及びゲートを有する。ＰＭＯＳトランジスタ２１２は電源電圧ＶＣＣと連結されたソース、ＰＭＯＳトランジスタ２１１のゲートと連結されたドレイン、及びＰＭＯＳトランジスタ２１１のドレインと連結されたゲートを有する。ＮＭＯＳトランジスタ２１３はＰＭＯＳトランジスタ２１１のドレインと連結されたドレイン、接地電圧と連結されたソース、及びＰＭＯＳトランジスタ２１２のドレインと連結されたゲートを有する。ＮＭＯＳトランジスタ２１４はＰＭＯＳトランジスタ２１２のドレインと連結されたドレイン、接地電圧と連結されたソース、及びＰＭＯＳトランジスタ２１１のドレインと連結されたゲートとを有する。差動増幅器１８５はキャパシタＣ１、Ｃ２に貯蔵された電圧の差に対応するデータ信号ＳＡ＿ＯＵＴを出力する。
上述のように構成されるＭＲＡＭ１００の動作を添付の図面を参照して詳細に説明する。先に、図４は図３に示した感知増幅器１８０の感知動作の制御手順を示すフローチャートであり、図５は図３に示した感知増幅器１８０の感知動作による制御信号のタイミング図である。
段階、Ｓ１００において、電流源１８１は、第１電流制御信号ＰＣＵＲＲ１の活性化に応答して行アドレス信号Ｘ０〜Ｘｎと列アドレス信号Ｙ０〜Ｙｎとに従って選択されたマグネチックメモリセルＭＣに電流０．９iを供給する。先の説明のように、ＮＭＯＳトランジスタ２０３〜２０５及び２０６が全部ターンオンされた時に、ＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流はiであり、ＮＭＯＳトランジスタ２０６はターンオフされ、ＮＭＯＳトランジスタ２０３〜２０５だけターンオンされた時はＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流は、０．９iである。それと同時に、第１スイッチング信号ＩＳＯ１が活性化されてスイッチングトランジスタ１８３がターンオンされる。したがって、ＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流は０．９iとメモリセルＭＣのＭＴＪの抵抗値に対応するビットラインＢＬ電圧がキャパシタＣ１に貯蔵される。
段階Ｓ１１０において、前記選択されたマグネチックメモリセルＭＣにデータ“０”を書き込む。マグネチックメモリセルＭＣにデータ“０”を書き込む方法は、磁性層の磁化方向が同一な“並列”状態になるように、デジットラインに電流を供給することとして可能である。
段階Ｓ１２０において、電流源１８１は、第１電流制御信号ＰＣＵＲＲ１と第２電流制御信号ＰＣＵＲＲ２の活性化に応答して、行アドレス信号Ｘ０〜Ｘｎと列アドレス信号Ｙ０〜Ｙｎに従って選択されたマグネチックメモリセルＭＣに電流ｉを供給する。先の説明のように、ＮＭＯＳトランジスタ２０３〜２０６が全部ターンオンされた時に、ＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流はｉである。それと同時に、第２スイッチング信号ＩＳＯ２が活性化されてスイッチングトランジスタ１８４がターンオンされる。したがって、ＰＭＯＳトランジスタ２０２のドレインを通じてビットラインＢＬに供給される電流はｉとメモリセルＭＣのＭＴＪの抵抗値に対応するビットラインＢＬ電圧がキャパシタＣ２に貯蔵される。
段階Ｓ１３０において、差動増幅器１８５はキャパシタＣ１に貯蔵された電圧とキャパシタＣ２に貯蔵された電圧との差に対応するデータ信号ＳＡ＿ＯＵＴを出力する。
図６及び図７は選択されたマグネチックメモリセルに貯蔵されたデータに従ってキャパシタＣ１、Ｃ２に貯蔵される電圧を示す図面である。
先に、図６は選択されたマグネチックメモリセルＭＣに貯蔵されたデータが“０”である時に、キャパシタＣ１、Ｃ２に貯蔵される電圧を示す図面である。選択されたマグネチックメモリセルＭＣに貯蔵されたデータが“０”である時に、選択されたマグネチックメモリセルＭＣの抵抗をＲＰといえば、第１読み出し動作(段階Ｓ１００)でキャパシタＣ１に貯蔵される電圧Ｖ１は０．９ｉ*ＲＰであり、第２読み出し動作(段階Ｓ１２０)でキャパシタＣ２に貯蔵される電圧Ｖ２はｉ*ＲＰである。したがって、Ｖ１<Ｖ２である。
続けて、図７は選択されたマグネチックメモリセルＭＣに貯蔵されたデータが“１”である時に、キャパシタＣ１、Ｃ２に貯蔵される電圧を示す図面である。選択されたマグネチックメモリセルＭＣに貯蔵されたデータが“１”である時に、選択されたマグネチックメモリセルＭＣの抵抗をＲＡといえば、第１読み出し動作(段階Ｓ１００)でキャパシタＣ１に貯蔵される電圧Ｖ１は０．９ｉ*ＲＡである。書き込み段階Ｓ１１０でメモリセルＭＣにデータ“０”が貯蔵された時に選択されたマグネチックメモリセルＭＣの抵抗をＲＰといえば、第２読み出し動作(段階Ｓ１２０)でキャパシタＣ２に貯蔵される電圧Ｖ２はｉ*ＲＰ(但し、ＲＡ〉ＲＰ)である。先に、マグネチックメモリセルの磁気抵抗は磁性層内の磁化方向が同一、または反対に従って、各々最小値と最大値を有すると言及した。すなわち、磁化方向が同一であれば(並列状態)、抵抗値ＲＰは最小値を有し、磁化方向が反対であれば（非並列状態)、抵抗値ＲＡは最大値を有する。したがって、Ｖ１>Ｖ２である。
このような方法によると、キャパシタＣ１、Ｃ２に貯蔵された電圧Ｖ１、Ｖ２の差からマグネチックメモリセルＭＣに貯蔵されたデータを判別することができる。すなわち、マグネチックメモリセルＭＣに貯蔵されたデータが論理‘１’である時に、キャパシタＣ１に貯蔵された電圧Ｖ１がキャパシタＣ２に貯蔵された電圧Ｖ２より高くて、感知増幅器１８０はハイレベル(すなわち、論理‘１’)のデータ信号ＳＡ＿ＯＵＴを出力する。一方、マグネチックメモリセルＭＣに貯蔵されたデータが論理‘０’である時に、キャパシタＣ２に貯蔵された電圧Ｖ２がキャパシタＣ１に貯蔵された電圧Ｖ１より高くて、感知増幅器１８０はローレベル(すなわち、論理‘０’)のデータ信号ＳＡ＿ＯＵＴを出力する。上述のような本明によると、基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができる。
段階Ｓ１４０において、ＭＲＡＭ１００は感知増幅器１８６で出力されるデータ信号ＳＡ＿ＯＵＴを前記選択されたマグネチックメモリセルＭＣに再書き込む。上述のようなデータ読み出し動作はデータ‘０“を強制に書き込んで元々貯蔵されたデータを破壊する破壊読み出し(ｄｅｓｔｒｕｃｔｉｖｅ ｒｅａｄｉｎｇ)であるので、元々貯蔵されたデータに復旧しなければならない。
図８及び図９はメモリセルＭＣ内のＭＴＪに代えて、抵抗を連結してシミュレーションの結果を各々示す図面である。先ず、図８はメモリセルＭＣ内のＭＴＪに代えて、抵抗値が２．５ｋΩである抵抗を連結した場合に、感知増幅器１８５から出力されるデータ信号ＳＡ＿ＯＵＴを示している。但し、ＭＲ(Ｍａｇｎｅｔｏｒｅｓｉｓｔｅｒ ｒａｔｉｏ)は２０％以内である。図９はメモリセルＭＣ内のＭＴＪに代えて、抵抗値が１１ｋΩである抵抗を連結した場合に、感知増幅器１８５から出力されるデータ信号ＳＡ＿ＯＵＴを示している。同様に、ＭＲは２０％以内である。図８及び図９で分かるように、抵抗値が２．５ｋΩでから１１ｋΩに変化しても、ＭＲだけ２０％を満足すれば、本発明の感知増幅器１８５はメモリセルに貯蔵されたデータを正確に感知することができる。
例示的な望ましい実施の形態を利用して本発明を説明したが、本発明の範囲は開示した実施の形態に限定されないことはよく理解されるであろう。むしろ、本発明の範囲には多様な変形例及びその類似の構成が全部含まれるようにしようとすることである。したがって、請求範囲はそのような変形例及びその類似の構成全部を含むことで、可能な限り幅広く解釈されなければならない。
１０ ＭＴＪ
１１、１２ 磁性層
１３ 絶縁層
１４，１５ 判読電流端子
１６，１７ ベクタ
２０ デジットライン
２１ ビットライン
１００ ＭＲＡＭ
１１０ メモリセルアレイ
ＭＣ マグネチックメモリセル
１２０ ビットライン選択部
１３０ プリチャージ回路
１４０ デジットライン選択部
１５０ ワードライン選択部
１６０ デジットライン電流源
１７０ａ，１７０ｂ ビットライン電流源
１８０ 感知増幅器
１８１ 電流源
１８５ 感知増幅器

Claims (6)

  1. マグネチックメモリセルに貯蔵されたデータをセンシングする方法において、
    データを貯蔵する前記マグネチックメモリセルに第１電流を供給し、前記マグネチックメモリセルの抵抗値に対応する第１電圧を感知する段階と、
    前記マグネチックメモリセルに確定データを貯蔵する段階と、
    前記確定データを貯蔵する前記マグネチックメモリセルに前記確定データを貯蔵した後に第２電流を供給し、前記マグネチックメモリセルの抵抗値に対応する第２電圧を感知する段階と、
    前記第１電圧と前記第２電圧との差に基づいて前記マグネチックメモリセルに貯蔵されたデータをセンシングする段階と
    を含み、
    前記第１電流は前記第２電流の約９０％である
    ことを特徴とするマグネチックランダムアクセスメモリのデータセンシング方法。
  2. 前記第１電圧と前記第２電圧との差を利用して判別された前記データを、前記マグネチックメモリセルに再書き込む段階をさらに含むことを特徴とする請求項１に記載のマグネチックランダムアクセスメモリのデータセンシング方法。
  3. 前記第１電流は、前記第２電流より少ないことを特徴とする請求項１に記載のマグネチックランダムアクセスメモリのデータセンシング方法。
  4. 前記第１電流は、前記第２電流の９０％であることを特徴とする請求項１に記載のマグネチックランダムアクセスメモリのデータセンシング方法。
  5. 前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する段階は、
    前記第１電圧が前記第２電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“１”であると判別することを特徴とする請求項４に記載のマグネチックランダムアクセスメモリのデータセンシング方法。
  6. 前記第１電圧と前記第２電圧との差を利用して前記マグネチックメモリセルに貯蔵されたデータを判別する段階は、
    前記第２電圧が前記第１電圧より高い時に、前記マグネチックメモリセルに貯蔵されたデータが論理“０”であると判別することを特徴とする請求項４に記載のマグネチックランダムアクセスメモリのデータセンシング方法。
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