JP2004185752A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
【解決手段】このMRAMデバイスでは、メモリブロックMBを4つの領域A〜Dに分割し、4つの領域A〜Dに対応してそれぞれ4つの定電流回路13〜16を設ける。ビット線ドライバ10〜12は、4つの領域A〜Dから2本ずつ8本のビット線BLを選択し、各ビット線BLにそのビット線BLに対応する定電流回路の出力電流を流す。したがって、ビット線BLに流れる書込電流の安定化を図ることができる。
【選択図】 図7
Description
【発明の属する技術分野】
この発明は薄膜磁性体記憶装置に関し、特に、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。
【0002】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【0003】
特に、近年では磁気トンネル接合を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、たとえば非特許文献1に開示されている。
【0004】
【非特許文献1】
“A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000
【0005】
【発明が解決しようとする課題】
このようなMRAMデバイスでは、トンネル磁気抵抗素子にデータ信号を書込むためにはディジット線およびビット線の各々に所定の書込電流を流す必要がある。しかし、従来のMRAMデバイスでは、電源電圧等の変動によって書込電流が変動し、安定したデータ書込みを行うことができないという問題があった。
【0006】
それゆえに、この発明の主たる目的は、安定したデータ書込みを行うことが可能な薄膜磁性体記憶装置を提供することである。
【0007】
【課題を解決するための手段】
この発明に係る薄膜磁性体記憶装置は、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数のメモリセルに対応して設けられた複数のデータ書込線と、所定の定電流を出力する定電流回路と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルに対応するデータ書込線に定電流回路の出力電流を流してそのメモリセルにデータ信号を書込む書込回路とを備えたものである。
【0008】
【発明の実施の形態】
図1は、この発明の一実施の形態によるMRAMデバイスの全体構成を示すブロック図である。図1において、このMRAMデバイスは、メモリアレイ1、行デコーダ2、ドライブ回路3、ディジット線電流制御回路4、列デコーダ5、読出・書込制御回路6,7およびコントロール回路8を備える。
【0009】
メモリアレイ1は、複数のメモリブロックMBを含む。各メモリブロックMBは、図2に示すように、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数行に対応して設けれた複数のディジット線DLと、それぞれ複数列に対応して設けられたビット線BLとを含む。
【0010】
各メモリセルMCは、図3に示すように、トンネル磁気抵抗素子TMRおよびアクセストランジスタ(NチャネルMOSトランジスタ)ATRを含む。トンネル磁気抵抗素子TMRおよびアクセストランジスタATRは対応のビット線BLと接地電位VSSのラインとの間に直列接続され、アクセストランジスタATRのゲートは対応のワード線WLに接続される。トンネル磁気抵抗素子TMRは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【0011】
すなわちトンネル磁気抵抗素子TMRは、図4に示すように、電極ELとビット線BLの間に積層された固定磁化膜FL、トンネル絶縁膜TBおよび自由磁化膜VLを含む。固定磁化膜FLおよび自由磁化膜VLの各々は、強磁性体膜で構成されている。固定磁化膜FLの磁化方向は一方方向に固定されている。自由磁化膜VLの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜FLおよび自由磁化膜VLの磁化方向が同一である場合はトンネル磁気抵抗素子TMRの抵抗値は比較的大きな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子TMRの電気抵抗値は比較的小さな値になる。トンネル磁気抵抗素子TMRの2段階の抵抗値は、たとえばデータ信号1,0にそれぞれ対応付けられる。
【0012】
データ書込時は、図4に示すように、ワード線WLが非選択レベルの「L」レベルにされてアクセストランジスタATRが非導通状態にされ、ビット線BLおよびディジット線DLの各々に書込電流が流される。自由磁化膜VLの磁化方向は、ビット線BLおよびディジット線DLに流れる書込電流の方向の組合せによって決定される。
【0013】
図5は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図5を参照して、横軸で示される磁界Hxは、ディジット線DLを流れるデータ書込電流によって生じる磁界H(DL)を示している。一方、縦軸に示される磁界Hyは、ビット線BLを流れるデータ書込電流によって生じる磁界H(BL)を示している。
【0014】
自由磁化膜VLに記憶される磁界方向は、磁界H(DL)とH(BL)の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜VLに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子TMRの記憶データを書込動作によって更新するためには、ディジット線DLとビット線BLとの両方に電流を流す必要がある。トンネル磁気抵抗素子TMRに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【0015】
データ読出時は、図6に示すように、ワード線WLが選択レベルの「H」レベルにされてアクセストランジスタATRが導通し、ビット線BLからトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを介して接地電位VSSのラインに電流Isが流れる。この電流Isの値は、トンネル磁気抵抗素子TMRの抵抗値に応じて変化する。したがって、この電流Isの値を検知することにより、トンネル磁気抵抗素子TMRの記憶データを読出すことができる。
【0016】
図1に戻って、行デコーダ2は、アドレス信号ADDに含まれる行アドレス信号RAに従ってメモリアレイ1の複数行のうちのいずれかの行を選択する。ドライブ回路3は、データ書込時は行デコーダ2によって選択された行のディジット線DLに書込電流を流し、データ読出時は行デコーダ2によって選択された行のワード線WLを選択レベルの「H」レベルに立上げる。ディジット線電流制御回路4は、ディジット線DLの書込電流を制御する。
【0017】
列デコーダ5は、アドレス信号ADDに含まれる列アドレス信号CAに従って、メモリアレイ1の複数のメモリブロックMBのうちのいずれかのメモリブロックMBを選択するとともに、選択したメモリブロックMBの複数の列のうちのいずれかi個の列を選択する。読出・書込制御回路6,7は、データ書込時は、外部から与えられた書込データ信号D1〜Diに従って、列デコーダ5によって選択されたi個の列に対応するi本のビット線BLの各々に書込電流を流し、i個のメモリセルMCの各々にデータ信号を書込む。また、読出・書込制御回路6,7は、データ読出時は、列デコーダ5によって選択されたi個の列に対応するi本のビット線BLの各々に流れる電流Isを検出し、検出結果に応じた論理のデータ信号Q1〜Qiを外部に出力する。コントロール回路8は、外部コマンド信号CMDに従ってMRAMデバイス全体を制御する。
【0018】
以下、この発明の特徴となるビット線BLおよびディジット線DLの書込電流制御方法について説明する。図7は、1つのメモリブロックMBのデータ書込に関連する部分を示す回路ブロック図である。図7において、メモリブロックMBは、ビット線BLの延在方向に2つのサブブロックMBaとMBbに分割されている。各ビット線BLは、サブブロックMBaに属する部分BLaとサブブロックMBbに属する部分BLbとに分割される。2つのサブブロックMBaとMBbの間にビット線ドライバ10が配置され、2つのサブブロックMBa,MBbの両側にビット線ドライバ11,12が配置される。
【0019】
メモリブロックMBは、ディジット線DLの延在する方向に4つの領域A,B,C,Dに分割されている。データ書込時は、メモリブロックMBの複数行のうちのいずれかの行と、メモリブロックMBの複数列のうちのいずれかi個(ここでは、8個とする)の列とが選択される。列は、予め2つずつグループ化されており、4つの領域A〜Dで2つずつ選択される。選択された行のディジット線DLと、そのディジット線DLが属するサブブロック(図ではMBa)の選択された各列のビット線BLaとの各々に書込電流が流される。
【0020】
4つの領域A〜Dに対応してそれぞれ定電流回路13〜16が配置される。定電流回路13〜16の出力電流の各々は、ビット線ドライバ10〜12に与えられる。定電流回路13〜16の出力電流は、ビット線ドライバ10〜12を介して、それぞれ領域A〜Dで選択されたビット線BLaまたはBLbに流される。ビット線ドライバ10〜12は、列デコーダ5によって選択された8本のビット線BLに、それぞれ外部データ信号D1〜D8に応じた方向の書込電流を流す。定電流回路13〜16およびビット線ドライバ10〜12は、図1の読出・書込制御回路6,7に含まれる。
【0021】
2つのサブブロックMBa,MBbに対応してそれぞれディジット線ドライバ17,18が配置され、複数のディジット線DLに共通に定電流回路19が配置される。ディジット線DLの一方端は定電流回路19の出力電流を受け、その他方端はディジット線ドライバ17または18に接続される。ディジット線ドライバ17,18は、行デコーダ2によって選択された行のディジット線DLの他方端を接地してそのディジット線DLに書込電流を流す。ディジット線ドライバ17,18は図1のドライブ回路3に含まれ、定電流回路19は、図1のディジット線電流制御回路4に含まれる。
【0022】
図8は、領域Aにおけるビット線ドライバ10〜12の構成を示す回路図である。図8において、各列に対応して選択信号φS1〜φS4を伝達するための4本の信号線が配置され、ビット線ドライバ10は、各列に対応して設けられた論理ゲート20,21、PチャネルMOSトランジスタ22およびNチャネルMOSトランジスタ23を含む。論理ゲート20は、活性化信号φE0が活性化レベルの「H」レベルにされ、かつ対応の列の選択信号φS1,φS2がともに「L」レベルにされた場合に、活性化レベルの「L」レベルを出力する。論理ゲート21は、活性化信号φE0が活性化レベルの「H」レベルにされ、かつ対応の列の選択信号φS3,φS4がともに「H」レベルにされた場合に、活性化レベルの「H」レベルを出力する。PチャネルMOSトランジスタ22のソースは、定電流回路13の出力ノードに接続され、そのドレインはビット線BLa,BLbの一方端(ビット線BLの中央)に接続され、そのゲートは論理ゲート20の出力信号を受ける。NチャネルMOSトランジスタ22のドレインはビット線BLa,BLbの一方端に接続され、そのソースは接地電位VSSのラインに接続され、そのゲートは論理ゲート21の出力信号を受ける。
【0023】
ビット線ドライバ11は、各列に対応して設けられた論理ゲート24,25、PチャネルMOSトランジスタ26およびNチャネルMOSトランジスタ27を含む。論理ゲート24は、活性化信号φE1が活性化レベルの「H」レベルにされ、かつ対応の列の選択信号φS1,φS2がそれぞれ「L」レベルおよび「H」レベルにされた場合に、活性化レベルの「L」レベルを出力する。論理ゲート25は、活性化信号φE1が活性化レベルの「H」レベルにされ、かつ対応の列の選択信号φS3,φS4がそれぞれ「H」レベルおよび「L」レベルにされた場合に、活性化レベルの「H」レベルを出力する。PチャネルMOSトランジスタ26のソースは、定電流回路13の出力ノードに接続され、そのドレインはビット線BLaの他方端(ビット線BLの一方端)に接続され、そのゲートは論理ゲート24の出力信号を受ける。NチャネルMOSトランジスタ27のドレインはビット線BLaの他方端に接続され、そのソースは接地電位VSSのラインに接続され、そのゲートは論理ゲート27の出力信号を受ける。
【0024】
ビット線ドライバ12は、各列に対応して設けられた論理ゲート28,29、PチャネルMOSトランジスタ30およびNチャネルMOSトランジスタ31を含む。論理ゲート28は、活性化信号φE2が活性化レベルの「H」レベルにされ、かつ対応の列の選択信号φS1,φS2がそれぞれ「H」レベルおよび「L」レベルにされた場合に、活性化レベルの「L」レベルを出力する。論理ゲート29は、活性化信号φE2が活性化レベル「H」レベルにされ、かつ対応の列の選択信号φS3,φS4がそれぞれ「L」レベルおよび「H」レベルにされた場合に、活性化レベルの「H」レベルを出力する。PチャネルMOSトランジスタ30のソースは、定電流回路13の出力ノードに接続され、そのドレインはビット線BLbの他方端(ビット線BLの他方端)に接続され、そのゲートは論理ゲート28の出力信号を受ける。NチャネルMOSトランジスタ31のドレインはビット線BLbの他方端に接続され、そのソースは接地電位VSSのラインに接続され、そのゲートは論理ゲート29の出力信号を受ける。
【0025】
たとえば、図8の上側の列のビット線BLaにおいて図中左側から右側に電流を流す場合は、活性化信号φE0,φE1を「H」レベルにし、上側の列の選択信号φS1〜φS4をそれぞれ「L」レベル、「H」レベル、「H」レベル、「H」レベルにする。これにより、上側の列のPチャネルMOSトランジスタ26およびNチャネルMOSトランジスタ23が導通し、定電流回路13の出力電流がPチャネルMOSトランジスタ26、ビット線BLaおよびNチャネルMOSトランジスタ23を介して接地電位VSSのラインに流れる。
【0026】
また、図8の上側の列のビット線BLbにおいて図中右側から左側に電流を流す場合は、活性化信号φE0,φE2を「H」レベルにし、上側の列の選択信号φS1〜φS4をそれぞれ「H」レベル、「L」レベル、「H」レベル、「H」レベルにする。これにより、上側の列のPチャネルMOSトランジスタ30およびNチャネルMOSトランジスタ23が導通し、定電流源13の出力電流がPチャネルMOSトランジスタ30、ビット線BLbおよびNチャネルMOSトランジスタ23を介して接地電位VSSのラインに流れる。このようにして、領域Aのいずれのビット線についても所望の方向の電流を流すことができる。
【0027】
他の領域B〜Dにおけるビット線ドライバ10〜12の構成も、領域Aにおけるビット線ドライバ10〜12と同じ構成である。ただし、領域BのPチャネルMOSトランジスタ22,26,30のソースは定電流回路14の出力電流を受け、領域CのPチャネルMOSトランジスタ22,26,30のソースは定電流回路15の出力電流を受け、領域DのPチャネルMOSトランジスタ22,26,30のソースは定電流回路16の出力電流を受ける。
【0028】
図9は、定電流回路13の要部を示す回路図である。図9において、この定電流回路13は、キャパシタ35、PチャネルMOSトランジスタ36,37およびNチャネルMOSトランジスタ38を含む。キャパシタ35は、定電流回路13の出力ノードN36と接地電位VSSのラインとの間に接続され、ノードN36の電位を安定化させる。PチャネルMOSトランジスタ36,37は、それぞれ電源電位VDDのラインとノードN36,N37との間に接続され、それらのゲートはともにノードN37に接続される。PチャネルMOSトランジスタ36,37は、カレントミラー回路を構成する。PチャネルMOSトランジスタ36と37のサイズ比はxに設定されており、PチャネルMOSトランジスタ37に流れる基準電流Irblのx倍の電流Irbl・xがPチャネルMOSトランジスタ36に流れる。トンネル磁気抵抗素子TMRの自由磁化膜VLの磁化方向を反転させるために必要な書込電流は自由磁化膜VLの温度が高いほど小さくなるので、基準電流Irblは温度上昇に従って減少するように制御される。その制御方法については後に詳述する。
【0029】
NチャネルMOSトランジスタ38は、出力ノードN36と接地電位VSSのラインとの間に接続され、そのゲートは信号ENLを受ける。NチャネルMOSトランジスタ36は、PチャネルMOSトランジスタ38と同じ電流駆動能力を有する。信号ENLは、活性化信号φE1〜φE3が「H」レベルに立ち上げられるときに所定時間だけ「H」レベルにされる。これにより、定電流Irbl・xがNチャネルMOSトランジスタ38を介して接地電位VSSのラインに流出し、ビット線BLの電位VBLが上昇しすぎるのを防止する。
【0030】
図10は、定電流回路13の他の部分を示す回路図である。図10において、この定電流回路13は、さらに、PTAT(Proportional To Absolute temperature)電流発生回路40および温度依存性電流発生回路46を含む。PTAT電流発生回路40は、PチャネルMOSトランジスタ41,42、NチャネルMOSトランジスタ43,44および抵抗素子45を含む。PチャネルMOSトランジスタ41,42は、それぞれ電源電位VDDのラインとノードN41,N42との間に接続され、それらのゲートはノードN41に接続される。NチャネルMOSトランジスタ43および抵抗素子45はノードN41と接地電位VSSのラインとの間に直列接続され、NチャネルMOSトランジスタ44はノードN42と接地電位VSSのラインとの間に接続され、NチャネルMOSトランジスタ43,44のゲートはともにノードN42に接続される。PチャネルMOSトランジスタ41に流れる電流Ipは次式で表わされる。
【0031】
Ip=(kT/q)(1/R1)ln(W2/W1)(W4/W3)
ただし、kはボルツマン定数、Tは絶対温度、qは電子の電荷、R1は抵抗素子45の抵抗値、W1〜W4はそれぞれMOSトランジスタ44,43,41,42のゲート幅である。
【0032】
したがって、PTAT電流Ipは、図11に示すように、絶対温度Tに比例した値になる。また、PTAT電流Ipのレベルを調整するためには、R1,W1〜W4を調整すればよい。
【0033】
図10に戻って、温度依存性電流発生回路46は、抵抗素子47,48、PチャネルMOSトランジスタ49〜52およびNチャネルMOSトランジスタ53〜55を含む。抵抗素子47およびPチャネルMOSトランジスタ49は電源電位VDDのラインとノードN49の間に直列接続され、抵抗素子48およびPチャネルMOSトランジスタ50は電源電位VDDのラインとノードN50の間に直列接続され、PチャネルMOSトランジスタ49,50のゲートはともにノードN49に接続される。NチャネルMOSトランジスタ53,54は、それぞれノードN49,N50と接地電位VSSのラインとの間に接続され、それらのゲートはともにノードN42に接続される。PチャネルMOSトランジスタ51,52は、それぞれ電源電位VDDのラインとノードN50,N52との間に接続され、それらのゲートはともにノードN50に接続される。NチャネルMOSトランジスタ55は、ノードN52と接地電位VSSのラインとの間に接続され、そのゲートはノードN52に接続される。
【0034】
抵抗素子47と48は、互いに異なる抵抗材料で形成されており、互いに異なる温度依存性を有する。抵抗素子47,48の抵抗値R2,R3の大小関係は、ある温度で逆転する。R2≧R3のときは、抵抗素子47およびMOSトランジスタ49,53の経路と抵抗素子48およびMOSトランジスタ50,54の経路とに同じ値の電流が流れ、It=0となる。R2<R3のときは、NチャネルMOSトランジスタ53と54に同じ値の電流を流すためにPチャネルMOSトランジスタ51に電流Itが流れる。この電流Itは、PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ55にも流れる。電流Itは、図11に示すように、ある温度で発生し、温度上昇に従って増加する。電流Itの温度依存性は、電流Ipの温度依存性よりも大きい。発生温度、温度上昇の程度は、抵抗素子47,48の抵抗材料および抵抗値により調整可能である。
【0035】
図12は、定電流回路13のさらに他の部分を示す回路図である。図12において、定電流回路13は基準電流発生回路60を含み、基準電流発生回路60はPチャネルMOSトランジスタ61,62,63.1〜63.n,64,65,66.1〜66.mおよびNチャネルMOSトランジスタ67.1〜67.q,68〜73を含む。ただし、n,m,qの各々は自然数であり、n>mである。PチャネルMOSトランジスタ61,62は、それぞれ電源電位VDDのラインとノードN61,N62との間に接続され、それらのゲートはノードN61に接続される。PチャネルMOSトランジスタ61,62は、カレントミラー回路を構成する。
【0036】
NチャネルMOSトランジスタ67.1〜67.qは、ノードN61と接地電位VSSのラインとの間に接続され、それらのゲートは図10のノードN52の電位Vtを受ける。NチャネルMOSトランジスタ68,69は、それぞれノードN62,63と接地電位VSSのラインとの間に接続され、それらのゲートはともにノードN62に接続される。NチャネルMOSトランジスタ68と69は、カレントミラー回路を構成する。したがって、MOSトランジスタ61,62,68,69の各々には、温度依存性電流Itのq倍の電流It・qが流れる。
【0037】
PチャネルMOSトランジスタ63.1〜63.nは、電源電位VDDのラインとのノードN63との間に並列接続され、それらのゲートは図10のノードN41の電位Vpを受ける。NチャネルMOSトランジスタ70,71は、それぞれノードN63,N64と接地電位VSSのラインとの間に接続され、それらのゲートはともにノードN63に接続される。NチャネルMOSトランジスタ70,71は、カレントミラー回路を構成する。PチャネルMOSトランジスタ64,65は、それぞれ電源電位VDDのラインとノードN64,N65の間に接続され、それらのゲートはともにノードN64に接続される。PチャネルMOSトランジスタ64,65は、カレントミラー回路を構成する。PチャネルMOSトランジスタ63.1〜63.nには、PTAT電流Ipのn倍の電流Ip・nが流れる。電流Ip・nのうちのIt・qはNチャネルMOSトランジスタ69に流れる。したがって、MOSトランジスタ70,71,64,65の各々には、電流(Ip・n−It・q)が流れる。この電流(Ip・n−It・q)は、図13に示すように、温度上昇に従って減少する。
【0038】
図12に戻って、PチャネルMOSトランジスタ66.1〜66.mは、電源電位VDDのラインとノードN65との間に並列接続され、それらのゲートはともに図10のノードN41の電位Vpを受ける。NチャネルMOSトランジスタ72,73は、それぞれノードN65,N37と接地電位VSSのラインとの間に接続され、それらのゲートはノードN65に接続される。NチャネルMOSトランジスタ72,73は、カレントミラー回路を構成する。PチャネルMOSトランジスタ66.1〜66.mには、PTAT電流Ipのm倍の電流Ip・mが流れる。したがって、NチャネルMOSトランジスタ72,73の各々に流れる電流Irblは、Ip・m+(Ip・n−It・q)となる。Ip・mは、電流Irblがデッドロックすなわち0になることを防止するための電流である。電流Irblは、図13に示すように、温度上昇に従って減少し、0にならない。この電流Irblは図9のPチャネルMOSトランジスタ37に流れ、定電流回路13の出力電流はIrbl・xとなる。
【0039】
図14は、ディジット線DLの電流制御に関連する部分の構成を示す回路図である。図14を参照して、図7の定電流回路19は、キャパシタ75およびPチャネルMOSトランジスタ76,77を含む。キャパシタ75は、定電流回路19の出力ノードN76と接地電位VSSのラインとの間に接続され、ノードN76の電位を安定化させる。PチャネルMOSトランジスタ76,77は、それぞれ電源電位VDDのラインとノードN76,N77の間に接続され、そのゲートはともにノードN77に接続される。PチャネルMOSトランジスタ76,77は、カレントミラー回路を構成する。PチャネルMOSトランジスタ76と77のサイズ比はyに設定されており、PチャネルMOSトランジスタ77に流れる基準電流Irdlのy倍の電流Irdl・yがPチャネルMOSトランジスタ76に流れる。
【0040】
ノードN77は、図15の基準電流発生回路78のNチャネルMOSトランジスタ73のドレインに接続される。基準電流発生回路78は、図12の基準電流発生回路60と同じ構成である。ただし、PチャネルMOSトランジスタ66.1〜66.mはPチャネルMOSトランジスタ66.1〜66.rで置換され、PチャネルMOSトランジスタ63.1〜63.nはPチャネルMOSトランジスタ63.1〜63.sで置換され、NチャネルMOSトランジスタ67.1〜67.qはNチャネルMOSトランジスタ67.1〜67.tで置換されている。ここで、r,s,qの各々は自然数である。したがって、基準電流Irdlは、Ip・r+(Ip・s−It・t)となり、温度上昇に従って減少し、0にならない。なお、図10のPTAT電流発生回路40および温度依存性電流発生回路46は、定電流回路13,19に共通に設けてもよいし、定電流回路13,19のそれぞれに設けてもよい。
【0041】
図14に戻って、メモリブロックMBに含まれる複数のディジット線DLの一方端は、ともに定電流回路19の出力ノードN76に接続される。各ディジット線DLに対応して、NチャネルMOSトランジスタ80およびANDゲート81が設けられる。NチャネルMOSトランジスタ80およびANDゲート81は、図7のディジット線ドライバ17,18に含まれている。各NチャネルMOSトランジスタ80は、対応のディジット線DLの他方端と接地電位VSSのラインとの間に接続され、そのゲートは対応のANDゲート81の出力信号を受ける。ANDゲート81の一方入力ノードは活性化信号ENDLを受け、その他方入力ノードN81は行デコーダ2に接続される。
【0042】
行デコーダ2は、データ書込時に、行アドレス信号RAに従って複数行のうちのいずれかの行を選択し、その行のノードN81の電位を「L」レベルから「H」レベルに立上げる。活性化信号ENDLが活性化レベルの「H」レベルに立上げられると、行デコーダ2によって選択された行のANDゲート81の出力信号が「H」レベルになり、その行のNチャネルMOSトランジスタ80が導通する。これにより、電源電位VDDのラインからPチャネルMOSトランジスタ76、その行のディジット線DLおよび導通したNチャネルMOSトランジスタ80を介して接地電位VSSのラインに書込電流が流れる。
【0043】
図16は、図7〜図15で示したビット線BLおよびディジット線DLの電流制御方法を示すタイムチャートである。図16において、クロック信号CLKのある立上がりエッジ(時刻t1)において外部コマンド信号CMDに含まれる信号CS,WEがともに「H」レベルにされていると、図14の活性化信号ENDLが活性化レベルの「H」レベルに立上げられ、選択された行のディジット線DLに書込電流IDLが流れる。
【0044】
また、図9の信号ENLが活性化レベルの「H」レベルに立上げられてNチャネルMOSトランジスタ38が導通し、定電流回路13の出力ノードN36の電位VDが低下する。次いで時刻t2において、図9の活性化信号φE0〜φE2のうちのいずれか2つの信号が活性化レベルの「H」レベルに立上げられる。この時点では、信号ENLがまだ「H」レベルにされているので、PチャネルMOSトランジスタ36に流れる定電流Irbl・xはNチャネルMOSトランジスタ38を介して接地電位VSSのラインに流出し、ビット線BLに電流は流れない。次いで信号ENLが「H」レベルから「L」レベルに立下げられると、定電流Irbl・xがビット線ドライバ10〜12を介して2本のビット線BLに分流される。
【0045】
ビット線BLに電流IBL=Irbl・x/2が流されるとビット線BLの電位VBLは上昇するが、その前の期間にNチャネルMOSトランジスタ38を導通させて定電流回路13の出力ノードN36の電位VDを低下させているので、ビット線BLの電位VBLが上昇しぎるのを防止することができる。次に、時刻t3において信号φE0〜φE2が「L」レベルに立下げられてビット線BLの電流IBLが遮断され、さらに時刻t4において信号ENDLが「L」レベルに立下げられてディジット線DLの電流IDLが遮断される。
【0046】
この実施の形態では、データ書込時にビット線BLに流される書込電流を生成するために定電流回路13〜16を設けたので、電源電位VDDの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【0047】
また、ビット線BLに書込電流を流す前に定電流回路13〜16の出力電流を一旦接地電位VSSのラインに流出させるので、ビット線BLの電位VBLが上昇しすぎることを防止することができる。したがって、メモリセルMCに高電圧が印加されて破壊されることを防止することができ、信頼性の向上を図ることができる。
【0048】
また、データ書込時にディジット線DLに流される書込電流を生成するために定電流回路19を設けたので、電源電位VDDの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【0049】
また、定電流回路19を設けたので、電源投入時に大きな充電電流がディジット線DLに流れるのを防止することができる。このため、システムの電源にノイズが発生するのを防止することができ、システムの性能の向上を図ることができる。
【0050】
また、定電流回路13〜16,19の出力電流は温度上昇に伴って低下するので、必要以上に大きな書込電流が流れるのを防止することができ、消費電流の低減化および信頼性の向上を図ることができる。
【0051】
また、定電流回路13〜16,19の出力電流が温度上昇に伴って低下するが、デッドロックすることはない。したがって、信頼性を担保することができる。なお、定電流回路13〜16,19の出力電流を温度以外のパラメータに従って制御してもよい。
【0052】
なお、この実施の形態では、メモリブロックMBを4つの領域A〜Dに分割し、4つの領域A〜Dから2つずつ8個のメモリセルMCを選択したが、メモリブロックMBを2つの領域に分割して4つずつ選択してもよいし、メモリブロックMBを8つの領域に分割して1つずつ選択してもよい。また、16個のメモリセルMCを同時に選択する場合は、メモリブロックMBを16の領域に分割して1つずつ選択してもよいし、メモリブロックMBを8つの領域に分割して2つずつ選択してもよいし、メモリブロックMBを4つの領域に分割して4つずつ選択してもよいし、メモリブロックMBを2つの領域に分割して8つずつ選択してもよい。いずれの場合も、1つの領域に対応して1つの定電流回路が設けられる。
【0053】
また、この実施の形態では、1本のディジット線DLと8本のビット線BLとの各々に書込電流を流して8個のメモリセルMCにデータを書込んだが、逆に、1本のビット線BLと8本のディジット線DLとの各々に書込電流を流して8個のメモリセルMCにデータを書込んでもよい。この場合は、メモリブロックMBをビット線BLの延在方向に4つの領域に分割し、4つの領域から2本ずつディジット線DLを選択し、各領域に対応してディジット線DL用の定電流回路を設けるとよい。
【0054】
また、この実施の形態では、定電流回路13〜16は常時活性化されていたが、ビット線ドライバ10〜12を活性化させてから定電流回路13〜16を活性化させてもよい。たとえば図17に示すように、電源電位VDDのラインとPチャネルMOSトランジスタ36のソースとの間に、ビット線ドライバ10〜12が活性化されたことに応じて導通するスイッチ82を介挿するとよい。たとえば活性化信号φE0〜φE2の論理和信号をスイッチ82の制御信号φEとして使用すると良い。
【0055】
また、図18は、冗長方式が採用されたMRAMデバイスにこの発明が適用された例を示すブロック図である。このMRAMデバイスでは、4つの領域A〜Dから2本ずつ8本のビット線BLが選択される。4つの領域A〜Dの各々に2本1組でスペアビット線SBLが設けられる。同時に選択される2本のビット線BLのうちの少なくとも1本のビット線BLが不良である場合は、その2本1組のビット線BLは同じ領域内の2本1組のスペアビット線SBLと置換される。図19に示すように、2本1組のビット線BLと2本1組のスペアビット線SBLには、同じ定電流回路(図では13)から書込電流が供給される。
【0056】
また、図20は、冗長方式が採用されたMRAMデバイスにこの発明が適用された他の例を示すブロック図である。このMRAMデバイスでは、4本1組のビット線BLが同時に選択される。4本のビット線BLには、それぞれ定電流回路13〜16の出力電流が流される。4本1組のスペアビット線SBLが設けられる。同時に選択される4本のビット線BLのうちの少なくとも1本のビット線BLが不良の場合は、その4本1組のビット線BLは4本1組のスペアビット線SBLと置換される。図21に示すように、4本1組のビット線BLのうちの1本のビット線BLと、そのビット線BLに対応するスペアビット線SBLとには、同じ定電流回路(たとえば13)から書込電流が供給される。
【0057】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0058】
【発明の効果】
以上のように、この発明に係る薄膜磁性体記憶装置では、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数のメモリセルに対応して設けられた複数のデータ書込線と、所定の定電流を出力する定電流回路と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルに対応するデータ書込線に定電流回路の出力電流を流してそのメモリセルにデータ信号を書込む書込回路とが設けられる。したがって、電源電圧が変動しても安定した書込電流をデータ書込線に流すことができ、安定したデータ書込みを行うことができる。
【図面の簡単な説明】
【図1】この発明の一実施の形態によるMRAMデバイスの全体構成を示すブロック図である。
【図2】図1に示したメモリブロックの構成を示す回路図である。
【図3】図2に示したメモリセルの構成を示す回路図である。
【図4】図3に示したメモリセルのデータ書込方法を説明するための図である。
【図5】図3に示したメモリセルのデータ書込方法を説明するための他の図である。
【図6】図3に示したメモリセルのデータ読出方法を説明するための図である。
【図7】図1に示したMRAMデバイスのデータ書込に関連する部分の構成を示す回路ブロック図である。
【図8】図7に示したビット線ドライバの構成を示す回路図である。
【図9】図7に示した定電流回路13の要部を示す回路図である。
【図10】図7に示した定電流回路13に含まれるPTAT電流発生回路および温度依存性電流発生回路の構成を示す回路図である。
【図11】図10に示したPTAT電流発生回路および温度依存性電流発生回路の動作を示す図である。
【図12】図7に示した定電流回路13に含まれる基準電流発生回路の構成を示す回路図である。
【図13】図12に示した基準電流発生回路の動作を示す図である。
【図14】図7に示したディジット線ドライバおよび定電流回路19の要部を示す回路図である。
【図15】図7に示した定電流回路19に含まれる基準電流発生回路の構成を示す回路図である。
【図16】図1〜図15に示したMRAMデバイスのデータ書込動作を示すタイムチャートである。
【図17】この実施の形態の変更例を示す回路図である。
【図18】この実施の形態の他の変更例を示す回路ブロック図である。
【図19】図18に示したビット線ドライバの構成を示す回路図である。
【図20】この実施の形態の他の変更例を示す回路ブロック図である。
【図21】図20に示したビット線ドライバの構成を示す回路図である。
【符号の説明】
1 メモリアレイ、2 行デコーダ、3 ドライブ回路、4 ディジット線電流制御回路、5 列デコーダ、6,7 読出・書込制御回路、8 コントロール回路、MC メモリセル、BL ビット線、SBL スペアビット線、WL ワード線、DL ディジット線、MB メモリブロック、TMR トンネル磁気抵抗素子、ATR アクセストランジスタ、VL 自由磁化膜、TB トンネル絶縁膜、FL 固定磁化膜、10〜12 ビット線ドライバ、13〜16,19 定電流回路、17,18 ディジット線ドライバ、MBa,MBb サブブロック、20,21,24,25,28,29 論理ゲート、22,26,30,36,37,41,42,49〜52,61〜66,76,77 PチャネルMOSトランジスタ、23,27,31,38,43,44,53〜55,67〜73,80 NチャネルMOSトランジスタ、35,75 キャパシタ、40 PTAT電流発生回路、45,47,48 抵抗素子、46 温度依存性電流発生回路、60,78 基準電流発生回路、81 ANDゲート、82 スイッチ。
Claims (12)
- 薄膜磁性体記憶装置であって、
各々が磁気的にデータ信号を記憶する複数のメモリセル、
それぞれ前記複数のメモリセルに対応して設けられた複数のデータ書込線、
所定の定電流を出力する定電流回路、および
アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルに対応するデータ書込線に前記定電流回路の出力電流を流してそのメモリセルにデータ信号を書込む書込回路を備える、薄膜磁性体記憶装置。 - さらに、前記複数のメモリセルのうちの不良なメモリセルと置換するためのスペアメモリセル、および
前記スペアメモリセルに対応して設けられたスペアデータ書込線を備え、
前記書込回路は、前記アドレス信号によって前記不良なメモリセルが指定された場合は、前記不良なメモリセルの代りに前記スペアメモリセルを選択し、前記スペアデータ書込線に前記定電流回路の出力電流を流して前記スペアメモリセルにデータ信号を書込む、請求項1に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは、予めN個(ただし、Nは2以上の整数である)ずつグループ化され、
前記書込回路は、前記アドレス信号に従って複数のメモリセルグループのうちのいずれかのメモリセルグループを選択し、選択したメモリセルグループに対応するN本のデータ書込線に前記定電流回路の出力電流を分流させてそのメモリセルグループに属するN個のメモリセルの各々にデータ信号を書込む、請求項1に記載の薄膜磁性体記憶装置。 - さらに、前記複数のメモリセルグループのうちの不良なメモリセルグループに属するN個のメモリセルと置換するためのN個のスペアメモリセル、および
それぞれ前記N個のスペアメモリセルに対応して設けられたN本のスペアデータ書込線を備え、
前記書込回路は、前記アドレス信号によって前記不良なメモリセルグループが指定された場合は、前記不良なメモリセルグループの代りに前記N個のスペアメモリセルを選択し、前記N本のスペアデータ書込線に前記定電流回路の出力電流を分流させて前記N個のスペアメモリセルの各々にデータ信号を書込む、請求項3に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは複数行複数列に配置され、
前記複数のデータ書込線は、それぞれ前記複数列に対応して設けられた複数のビット線であり、
前記薄膜磁性体記憶装置は、さらに、それぞれ前記複数行に対応して設けられた複数のディジット線を備え、
前記書込回路は、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択し、選択したディジット線に書込電流を流すディジット線ドライバ、および
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択し、選択したビット線に前記定電流回路の出力電流を流すビット線ドライバを含む、請求項1に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは複数行複数列に配置され、
前記複数のデータ書込線は、それぞれ前記複数行に対応して設けられた複数のディジット線であり、
前記薄膜磁性体記憶装置は、さらに、それぞれ前記複数列に対応して設けられた複数のビット線を備え、
前記書込回路は、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択し、選択したディジット線に前記定電流回路の出力電流を流すディジット線ドライバ、および
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択し、選択したビット線に書込電流を流すビット線ドライバを含む、請求項1に記載の薄膜磁性体記憶装置。 - 前記定電流回路は、
電源電位のラインと出力ノードとの間に接続され、その入力電極が制御電圧を受け、前記定電流を流す第1のトランジスタ、および
前記出力ノードと接地電位のラインとの間に接続され、前記定電流の出力時に非導通にされる第2のトランジスタを含む、請求項1に記載の薄膜磁性体記憶装置。 - 前記第2のトランジスタは、その導通時において前記定電流に略等しいレベルの電流を流す、請求項7に記載の薄膜磁性体記憶装置。
- 前記第2のトランジスタは、前記出力ノードが前記書込回路によって前記データ書込線に結合されたことに応じて非導通にされる、請求項7または請求項8に記載の薄膜磁性体記憶装置。
- 前記メモリセルにデータ信号を書込むために前記データ書込線に流す必要がある電流はあるパラメータに応じて変化し、
前記定電流回路は、前記定電流のレベルを前記あるパラメータに応じて変化させる、請求項1に記載の薄膜磁性体記憶装置。 - 前記あるパラメータは温度である、請求項10に記載の薄膜磁性体記憶装置。
- 前記定電流回路は、
絶対温度に比例した電流を出力する絶対温度比例電流発生回路、
前記絶対温度比例電流発生回路の出力電流の温度依存性と異なる温度依存性を有する電流を出力する温度依存性電流発生回路、および
前記絶対温度比例電流発生回路の出力電流と前記温度依存性電流発生回路の出力電流とに基づいて前記定電流を出力する定電流発生回路を含む、請求項11に記載の薄膜磁性体記憶装置。
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