JP2011501342A

JP2011501342A - ビット線をグランドレベルにプリチャージする構成のスピントランスファートルク磁気ランダムアクセスメモリにおける読み出し動作

Info

Publication number: JP2011501342A
Application number: JP2010530141A
Authority: JP
Inventors: ヨン、セイ・スン; カン、スン・エイチ．
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-10-17
Filing date: 2008-10-17
Publication date: 2011-01-06
Also published as: KR20100080935A; EP2206121A2; MX2010004187A; CN101878506A; WO2009052371A3; US20090103354A1; CA2702487A1; WO2009052371A2

Abstract

スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）における読み出し動作のためのシステム、回路及び方法が開示される。複数のビット線、ワード線及びソース線の一つにそれぞれ連結された複数のビットセルが備えられる。複数のビット線の一つにそれぞれ対応する複数のプリチャージトランジスタは、読み出し動作前にビット線をグランドにディスチャージする。
【選択図】図４Ａ

Description

本発明の実施形態は、ランダムアクセスメモリ（ＲＡＭ）に関する。特に、本発明の実施形態は、スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ：Spin Transfer Torque Magnetoresistive Random Access Memory）における読み出し動作に関する。

ランダムアクセスメモリ（ＲＡＭ）は、現代のデジタルアーキテクチャにおいて遍在する素子である。ＲＡＭは、独立型のデバイスにすることも可能であるし、デバイス内に集積又は埋め込むことも可能である。ＲＡＭは、当業者によって認識されているように、マイクロプロセッサ、マイクロコントローラ、ＡＳＩＣｓ（application specific integrated circuits）、ＳｏＣ（system-on-chip）などのデバイスとして使用される。ＲＡＭは、揮発性又は不揮発性である。揮発性ＲＡＭは、電力供給を止める度に記憶された情報を失う。不揮発性ＲＡＭは、メモリから例え電力供給を止めてもメモリ素子にそれを維持できる。不揮発性ＲＡＭは電力供給なしに素子にそれを維持することができる利点があるが、従来の不揮発性ＲＡＭは読み出し／書き込み時間が揮発性ＲＡＭよりも遅い。

磁気ランダムアクセスメモリ（ＭＲＡＭ）は、不揮発性メモリ技術であり、揮発性メモリと同等のレスポンス（読み出し／書き込み）時間を有する。従来のＲＡＭ技術は電荷又は電流を流してデータを記憶するのに対して、ＭＲＡＭは磁気素子を使用する。図１Ａ及び図１Ｂに示すように、磁気トンネル接合（ＭＴＪ：Magnetic tunnel Junction）記憶素子１００は、磁場が印加されかつ絶縁（トンネルバリア）層１２０で分離された２つの磁性層１１０，１３０で形成される。２つの磁性層のうちの一方（例えば、固定層１１０）は、特定の極性にセットされている。もう一方（例えば自由層１３０）の極性１３２は、外部磁場の印加と整合して変化するために自由である。自由層１３０の極性１３２の変化は、ＭＴＪ記憶素子１００の抵抗を変化させる。例えば、図１Ａの極性が整列されたとき、低抵抗状態となる。図１Ｂの極性が整列されないとき、高抵抗状態となる。ＭＴＪ１００の図は簡単に示されているが、各層が１以上の層を有して示されることは当業者において周知の技術である。

図２Ａにおいて、従来のＭＲＡＭのメモリセル２００の読み出し動作を示す。セル２００は、トランジスタ２１０、ビット線２２０、デジット線２３０及びワード線２４０を含む。セル２００は、ＭＴＪ素子１００の電気抵抗を測ることで読み出される。例えば、特定のＭＴＪ１００は対応するトランジスタ２１０が動作することで選択され、ビット線２２０からＭＴＪ１００を通ってトランジスタ２１０に電流が流れる。トンネル磁気抵抗効果によって、ＭＴＪ１００の磁気抵抗は、２つの磁性層（例えば１１０，１３０）の極性の配向をもとに変化する。特定のＭＴＪ１００内の抵抗は、自由層の極性の結果から、電流によって決定される。慣習的に、固定層１１０及び自由層１３０が同じ極性であれば、抵抗は低く、“０”が読み出される。固定層１１０及び自由層１３０が反対の極性であれば、抵抗は高く、“１”が読み出される。

図２Ｂにおいて、従来のＭＲＡＭのメモリセル２００の書き込み動作を示す。ＭＲＡＭの書き込み動作は、磁気動作である。従って、書き込み動作の間、トランジスタ２１０はＯＦＦである。磁場２５０，２６０を作り出すために、ビット線２２０及びデジット線２３０を通って電流が流され、ＭＴＪ１００の自由層の極性及びセル２００の論理状態に作用する。その結果、ＭＴＪ１００にデータが書き込まれ、かつ記憶される。

ＭＲＡＭは、高速、高密度（すなわち、ビットセルサイズが小さい）、低消費電力、オーバータイムのデグラレーションがないというような、いくつかの好ましい特性を有し、ユニバーサルなメモリとして候補になっている。しかしながら、ＭＲＡＭはスケーラビリティの問題がある。特に、ビットセルが小さくなるにつれ、メモリ状態を切り替えるために使われる磁場が増加する。従って、大きな磁場を印加するために電流密度及び消費電力が増加するので、ＭＲＡＭのスケーラビリティには限界がある。

従来のＭＲＡＭと異なり、スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピンフィルタ）を通過することでスピン偏極された電子を使う。ＳＴＴ−ＭＲＡＭは、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルクトランスファー磁気スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ）、スピンモーメントトランスファー（ＳＭＴ−ＲＡＭ）としても知られている。書き込み動作の間、スピン偏極電子は、自由層でトルクとして作用し、自由層の極性を切り替える。読み出し動作は、前述したように、ＭＴＪ記憶素子の抵抗／論理状態を決定するために電流が使われる、従来のＭＲＡＭと似ている。図３Ａに示すように、ＳＴＴ−ＭＲＡＭのビットセル３００は、ＭＴＪ３０５、トランジスタ３１０、ビット線３２０及びワード線３３０を含む。トランジスタ３１０は、ＭＴＪ３０５を通って電流が流れることを許可するために読み出し及び書き込み動作においてスイッチする。そのため、論理状態が読み出され又は書き込まれる。

図３Ｂにおいて、読み出し／書き込み動作をさらに説明するために、ＳＴＴ−ＭＲＡＭセル３０１の詳細な図が示される。前述に加えて、ＭＴＪ３０５、トランジスタ３１０、ビット線３２０、ワード線３３０、ソース線３４０、センスアンプ３５０、読み出し／書き込み回路３６０及びビット線リファレンス３７０のような素子について説明する。上述したように、ＳＴＴ−ＭＲＡＭの書き込み動作では電子が使われる。読み出し／書き込み回路３６０は、ビット線３２０及びソース線３４０間の書き込み電圧を発生する。ビット線３２０及びソース線３４０間の電圧の極性に従って、ＭＴＪ３０５の自由層の極性を変えることができ、これに対応して論理状態をセル３０１に書き込みことができる。また、読み出し動作の間、読み出し電流が発生させられ、ＭＴＪ３０５を介してビット線３２０及びソース線３４０間に流れる。トランジスタ３１０を介して電流が流れることを許可するとき、ＭＴＪ３０５の抵抗（論理状態）は、リファレンス３７０と比較して、ビット線３２０及びソース線３４０間の電圧差をもとに決定され、センスアンプ３５０によって増幅される。メモリセル３０１の動作及び構造を認識する当業者においてよく知られている。例えば、M. Hosomi, et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005)において、詳細が述べられ、全体を参照することで具体化される。

ＳＴＴ−ＭＲＡＭの電気書き込み動作は、ＭＲＡＭの磁気書き込み動作のため、スケールの問題を無くす。さらに、回路設計は、ＳＴＴ−ＭＲＡＭの場合は複雑さが少ない。しかしながら、読み出し及び書き込み動作は、ＭＹＪ３０５を通って電流が流れることによって実行される。読み出し動作のためのポテンシャルは、ＭＴＪ３０５で記憶されたデータに妨害を及ぼす。例えば、読み出し電流は、書き込み電流の閾値と同等かそれ以上の大きさがある。そのため、読み出し動作の相当の機会はＭＴＪ３０５の論理状態を妨害し、メモリの保全性が劣化する。

本発明の代表的な実施形態は、ＳＴＴ−ＭＲＡＭの読み出し動作のためのシステム、回路及び方法を示す。

よって、本発明の一実施形態は、複数のビット線の一つ、複数のワード線の一つ及び複数のソース線の一つにそれぞれ連結された複数のビットセルと、複数のビット線の一つにそれぞれ対応し、読み出し動作前にビット線をグランドにディスチャージする複数のプリチャージトランジスタとを具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）アレイを含む。

本発明の他の実施形態は、複数のビット線の一つ、複数のワード線の一つ及び複数のソース線の一つにそれぞれ連結された複数のビットセルと、複数のビット線の一つを選択する読み出しマルチプレクサと、読み出しマルチプレクサの出力に連結し、読み出し動作前に選択されたビット線をグランドにディスチャージする複数のプリチャージトランジスタとを具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）アレイを含む。

本発明の他の実施形態は、読み出し動作前に少なくとも選択されたビット線をグランド電位にディスチャージすることと、選択されたビット線でビットセルを選択することと、読み出し動作の間、ビットセルの値を読み出すこととを具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）のメモリ読み出し方法を含む。

添付図は、本発明の実施形態の説明を助けるためにあり、単に実施形態を示すために与えられ、これに限定されない。
磁気トンネル接合（ＭＴＪ）記憶素子の図。磁気トンネル接合（ＭＴＪ）記憶素子の図。読み出し動作時の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルの図。書き込み動作時の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルの図。スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルの図。スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルの図。グランドレベルにプリチャージするＳＴＴ−ＭＲＡＭのビットセルアレイの図。グランドレベルにプリチャージするＳＴＴ−ＭＲＡＭのビットセルアレイの他の図。ＳＴＴ−ＭＲＡＭの読み出し動作のための信号レベルを示すグラフ。ＳＴＴ−ＭＲＡＭの読み出し動作のための信号レベルを示す他の実施形態のグラフ。

本発明の実施形態は、本発明の具体的な実施形態を示す図に関連させて、以下に詳説する。各実施形態は、本発明の要旨を逸脱せずに変形可能である。さらに、本発明の実施形態に関連する詳細を不明確にしないために、本発明におけるよく知られた素子は詳細に説明しない又は省略する。

「代表的な（exemplary）」というワードは、「例えば（example）、事例（instance）、実例（illustration）として与える」という意味で、ここでは使われる。代表的な（exemplary）として述べられるいくつかの実施形態は、他の実施形態よりも優先的に解釈される又は他の実施形態を超える利点が要求されるものではない。さらに、「本発明の実施形態（embodiments of the invention）」というタームは、論議の特徴、利点又は動作モードを含む本発明の全ての実施形態を要求するものではない。

従来技術で述べたように、ＳＴＴ−ＭＲＡＭは各セルに低い書き込み電流を使い、これはＭＲＡＭより優るこのメモリタイプの利点である。しかし、セルの読み出し電流は、書き込み電流の閾値に近い又は高く、誤書き込み動作の発生を引き起こす。この問題を軽減するために、読み出し動作の間におけるビット線（ＢＬ）の電圧レベルは、書き込み閾値電圧よりも低い値に維持される。

慣習的に、ビット線（ＢＬ）電圧は、中間電圧（例えば、０．４Ｖ）にプリチャージされる。しかし、本発明の実施形態において、プリチャージタイムの間、ロウ又はグランドレベルにＢＬは維持される。読み出しコマンドが要求されたとき、選択されたＢＬのマルチプレクサ（ｍｕｘ）はイネーブルされる。このｍｕｘを介して、電流源（例えば、ＰＭＯＳトランジスタ）がＢＬに電荷を供給する。非選択のＢＬはロウ又はグランドレベルに維持され、読み出しの妨害はない。選択されたＢＬはある電圧レベルにセットされる。この電圧レベルは、書き込み閾値レベルよりも低い。また、実施形態は、読み出し動作電流及び全体的な消費電力を減少できる。

図４Ａにおいて、ＳＴＴ−ＭＲＡＭアレイ４００の一部が図示される。例えば、４本のビット線ＢＬ０−ＢＬ３のそれぞれは、プリチャージ線４１５に連結（couple）されたプリチャージトランジスタ４１０−４１３を有して図示される。プリチャージ線４１５は読み出し動作の前に活性化され、ビット線（ＢＬ０−ＢＬ３）で既知のリファレンス値を創り出す。プリチャージ信号（Ｐｒｅ）が動作（ハイ）するとき、本発明の実施形態では、トランジスタ４１０−４１３を介してロウ又はグランド電位にビット線がディスチャージする。信号に関する追加の詳細は、図５Ａに関連して以下に述べる。

各ビット線（ＢＬ０−ＢＬ３）は、慣習的にロウ（例えばＲｏｗ０−Ｒｏｗｎ）に配置された複数のビットセルに連結される。各ロウは、関連するワード線（ＷＬ０−ＷＬｎ）及びソース線（ＳＬ０−ＳＬｎ）を有する。各ビットは、従来技術（例えば、図３Ａ及び図３Ｂ参照）で述べたように、ＭＴＪ（例えば、４２０）及びワード線トランジスタ（例えば、４３０）を含む。各ビット線ＢＬ０−ＢＬ３は、読み出されるビット線ＢＬ０−ＢＬ３を選択するために、関連する読み出しマルチプレクサ（ＲＤＭｕｘ０−ＲＤＭｕｘ３）を有する。ロウは、ワード線が活性化されることで決定される。ビットセルは、ビット線及びワード線の交点をもとに選択される。

電流源４５０は、選択されたビットセルの値を読み出すために供給される。読み出し値は、センスアンプ４６０に接続されたリファレンス値４４０（ＢＬ＿Ｒｅｆ）と比較される。センスアンプ４６０は、読み出し値とリファレンス値との差をもとに、ビットセルの値の信号を出力する。上述するように、読み出し動作の間、非選択のビット線（例えば、ＢＬ１−ＢＬ３）は、プリチャージトランジスタ４１０−４１３によってディスチャージされた後、グランドレベル近くに維持される。

前述の回路図は例として単に与えられていることを認識されたい。本発明の実施形態はこの図示された例に限定されない。例えば、ＳＬ０がＷＬ０及びＷＬ１間でシェアされるように、ソース線が複数のワード線間でシェアされてもよい。同様に、ソース線は、図示されるようにビット線と実質的に垂直である代わりに、ビット線と平行に配置されてもよい。さらに、同じ機能を果たす他のデバイスを使うことも可能である。例えば、種々のビット線に選択的に接続するいくつかのスイッチングデバイスを、読み出しマルチプレクサの代わりに使うことも可能である。

図４Ｂは、ビット線にグランドレベルがプリチャージされたＳＴＴ−ＭＲＡＭアレイ４０１の他の実施形態を示す。図において、多くの素子は、図４Ａと関連して述べられたこれらと似ている。従って、同じ参照符号を使い詳細な説明は省略する。

図４Ｂにおいて、ＳＴＴ−ＭＲＡＭアレイ４０１の一部が図示される。例えば、４本のビット線ＢＬ０−ＢＬ３が図示される。プリチャージ線４１５は読み出し動作の前に活性化され、ビット線（ＢＬ０−ＢＬ３）で既知のリファレンス値を創り出す。アレイ４０１において、図４Ａに示されるように各ビット線に連結されたプリチャージトランジスタを有する代わりに、シェアされたプリチャージトランジスタ４８０が使われることも可能である。線４１５においてプリチャージコントロール信号（ｐｒｅ）を受けているとき、プリチャージトランジスタ４８０は、グランドレベルにするために、共通のビット線４７０にディスチャージして活性化させることが可能である。読み出しマルチプレクサ（例えば、ＲＤＭｕｘ０）を介してビット線（例えば、ＢＬ０）が選択されたとき、ビット線はセンスアンプ４６０と共通のビット線出力４７０に接続される。一実施形態では、全てのビット線ＢＬ０−３は、関連する読み出しマルチプレクサ（又はスイッチ）ＲＤＭｕｘ０−３がイネーブルすることによって、選択されることが可能である。ビット線がディスチャージされている間、読み出し動作において電流の流れを防ぐために、電流源４５０は読み出し動作（例えば、ワード線に対応するイネーブル信号がイネーブルする）の前にディセーブルさせることが可能である。図４Ａにおける電流源４５０は、読み出し動作の間、ディセーブルと似ていてもよく、イネーブルされる。信号に関する追加の詳細は、図５Ｂに関連して以下に述べる。

図５Ａは、本発明の実施形態による図４Ａの回路における信号を示す。プリチャージ信号５１０（ｐｒｅ）は、読み出し動作の前にハイレベルに維持され、プリチャージトランジスタ（例えば、図４Ａの４１０参照）を活性化し、グランド電位にビット線をディスチャージする。読み出し動作の間、プリチャージ信号５１０はロウ状態に変わり、プリチャージトランジスタはゲートオフされる。さらに、読み出しマルチプレクサイネーブル信号５２０（Ｒｄｍｕｘｅｎａｂｌｅ）は、ワード線イネーブル信号５３０（ＷＬ）として活性化される。上述したように、特定の読み出しマルチプレクサ（例えば、ＲＤＭｕｘ０）をイネーブルすることによって、ビット線（例えば、ＢＬ０）が選択される。同様に、特定のワード線の活性化は、特定のロウにおいて関連するワード線トランジスタ（例えば、４３０）を活性化する。ワード線及びビット線の交点は、読み出される特定のビットセルを選択する。電流源イネーブル５３５によってイネーブルされるとき、ＭＴＪ（例えば、４２０）の抵抗及び電流源（例えば、４５０）によって供給される電流に比例して、ビット線電圧５４０は増加する。上述するように、ＭＴＪは、各状態（例えば、“０”と“１”）によって抵抗値が異なる。従って、ビット線電圧５４０は、ＭＴＪの状態をもとに変化する。この変化は、ビットセルの値を確定するために、リファレンス値（例えば、ＢＬ＿ｒｅｆ）に関するセンスアンプで検出される。

図５Ｂは、本発明の実施形態による図４Ｂの回路における信号を示す。プリチャージ信号５１１（ｐｒｅ）は、読み出し動作の前にハイレベルに維持され、プリチャージトランジスタ（例えば、図４Ｂの４８０参照）を活性化する。さらに、読み出しマルチプレクサイネーブル信号５２１（選択されたビット線のためのＲｄｍｕｘｅｎａｂｌｅ）は、選択されたビット線をプリチャージトランジスタに接続することを許すために活性化され、読み出し動作の前にグランド又はロウ電位にディスチャージされる。図示するように、選択されたビット線読み出しマルチプレクサイネーブル５２１は、維持される。非選択のビット線のための読み出しマルチプレクサイネーブル信号５２２は、ロウ状態に変わり、読み出し動作の前に非選択のビット線に接続される。あるいは、プリチャージトランジスタを非活性化する（例えば、５１１）前に、選択されたビット線のための読み出しマルチプレクサイネーブル５２１のみを活性化することも可能である。読み出し動作の間、プリチャージ信号５１１はロウ状態に変わり、プリチャージトランジスタは非活性化（例えば、ゲートオフ）される。プリチャージトランジスタがゲートオフされた後、ワード線イネーブル信号５３０（ＷＬ）は活性化されることが可能である。さらに、プリチャージトランジスタがゲートオフされた後、電流源（例えば、４５０）がイネーブルされる（例えば、５３５）。上述したように、特定の読み出しマルチプレクサ（例えば、ＲＤＭｕｘ０）をイネーブルすることによって、ビット線（例えば、ＢＬ０）が選択される。同様に、特定のワード線の活性化は、特定のロウにおいて関連するワード線トランジスタ（例えば、４３０）を活性化する。ワード線及びビット線の交点は、読み出される特定のビットセルを選択する。ＭＴＪ（例えば、４２０）の抵抗及び電流源（例えば、４５０）によって供給される電流に比例して、ビット線電圧５４０は増加し、読み出し動作の間に電流源イネーブル５３５によってイネーブルされる。上述するように、ＭＴＪは、各状態（例えば、“０”と“１”）によって抵抗値が異なる。従って、ビット線電圧５４０は、ＭＴＪの状態をもとに変化する。この変化は、ビットセルの値を確定するために、リファレンス値（例えば、ＢＬ＿ｒｅｆ）に関するセンスアンプで検出される。

しかし、前述の開示は本発明の実施形態の例を示し、本発明の実施形態はこれらの例に限定されない。例えば、図５Ａ及び図５Ｂに示された特定の信号のシーケンスは、作用が維持できる限り変形することが可能である（例えば、読み出しマルチプレクサ、ワード線及び電流源がビットセルの読み出し前にイネーブルされる）。さらに、本発明の実施形態は、ここで議論されたファンクション、ステップ、アクションのシーケンス、及び／又はアルゴリズムを実行するための方法を含むことが可能である。例えば、本発明の実施形態は、読み出し動作の前に少なくとも選択されたビット線をグランド電位にディスチャージすること（例えば、図５Ａの５１０又は図５Ｂの５１１参照）を有するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）におけるメモリ読み出し方法を含むことも可能である。ビットセルは、選択されたビット線（例えば、図５Ａの５２０及び５３０又は図５Ｂの５２１、５２２及び５３０）で選択されることが可能である。そのとき、読み出し動作の間のビットセルの値（例えば、図５Ａ又は図５Ｂの５４０参照）である。

前述した開示は本発明の実施形態の例を示すが、添付のクレームによって定められたように、本発明の実施形態の要旨を逸脱しない範囲で変更及び変形することが可能である。例えば、トランジスタ／回路に対応する特定のロジック信号を活性化させ、トランジスタ／回路を相補デバイスに変形（例えば、ＰＭＯＳ及びＮＭＯＳデバイスを交換する）してもよいように、開示された機能を達成するために適切に変更してもよい。同様に、ここで述べられた本発明の実施形態における方法のファンクション、ステップ、及び／又はアクションは、特定の順番による実行は必要でない。さらに、本発明の素子は単数で述べられ又はクレーム化されているが、明確に単数に定めることに限定していない限り、複数も考えられる。

Claims

複数のビット線の一つ、複数のワード線の一つ及び複数のソース線の一つにそれぞれ連結された複数のビットセルと、
前記複数のビット線の一つにそれぞれ対応し、読み出し動作前にビット線をグランドにディスチャージする複数のプリチャージトランジスタと
を具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）アレイ。
前記プリチャージトランジスタはＮＭＯＳトランジスタである請求項１に記載のＳＴＴ−ＭＲＡＭアレイ。
前記ビットセルのそれぞれは、
記憶素子と、
前記記憶素子に連結されたワード線トランジスタと
を具備する請求項１に記載のＳＴＴ−ＭＲＡＭアレイ。
前記記憶素子は磁気トンネル接合（ＭＴＪ）であり、前記ワード線トランジスタは前記ＭＴＪと直列に連結される請求項３に記載のＳＴＴ−ＭＲＡＭアレイ。
電流源に連結された第１の入力とビット線リファレンスに連結された第２の入力とを有するセンスアンプと、
複数の読み出しマルチプレクサと
をさらに具備し、
前記読み出しマルチプレクサのそれぞれは、前記ビット線の一つに対応し、前記ビット線の一つを前記センスアンプの前記第１の入力に選択的に連結する請求項１に記載のＳＴＴ−ＭＲＡＭアレイ。
複数のビット線の一つ、複数のワード線の一つ及び複数のソース線の一つにそれぞれ連結された複数のビットセルと、
前記複数のビット線の一つを選択する読み出しマルチプレクサと、
前記読み出しマルチプレクサの出力に連結し、読み出し動作前に選択されたビット線をグランドにディスチャージする複数のプリチャージトランジスタと
を具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）アレイ。
前記プリチャージトランジスタはＮＭＯＳトランジスタである請求項６に記載のＳＴＴ−ＭＲＡＭアレイ。
前記ビットセルのそれぞれは、
記憶素子と、
前記記憶素子に連結されたワード線トランジスタと
を具備する請求項６に記載のＳＴＴ−ＭＲＡＭアレイ。
前記記憶素子は磁気トンネル接合（ＭＴＪ）であり、前記ワード線トランジスタは前記ＭＴＪと直列に連結される請求項８に記載のＳＴＴ−ＭＲＡＭアレイ。
電流源及び前記読み出しマルチプレクサ前記出力に連結された第１の入力とビット線リファレンスに連結された第２の入力とを有するセンスアンプをさらに具備する請求項６に記載のＳＴＴ−ＭＲＡＭアレイ。
読み出し動作前に少なくとも選択されたビット線をグランド電位にディスチャージすることと、
前記選択されたビット線でビットセルを選択することと、
前記読み出し動作の間、前記ビットセルの値を読み出すことと
を具備するスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）のメモリ読み出し方法。
読み出しマルチプレクサを用いて前記選択されたビット線を選択することと、
前記ビットセルに連結されたワード線を活性化することと、
前記ビットセルを読み出すために前記選択されたビット線に電流を流すことと
をさらに具備する請求項１１に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記ビットセルは、
磁気トンネル接合（ＭＴＪ）と、
前記ＭＴＪに直列に連結されたワード線トランジスタと
を具備する請求項１２に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記読み出し動作前に少なくとも複数のビット線の一つにディスチャージすることをさらに具備する請求項１１に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記複数のビット線は前記選択されたビット線を含み、各ビット線は関連するプリチャージトランジスタを有し、前記プリチャージトランジスタは前記ビット線に連結されて前記ビット線にディスチャージする請求項１４に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記複数のビット線に連結された読み出しマルチプレクサをイネーブルする前に、前記プリチャージトランジスタを非活性化することをさらに具備する請求項１５に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記複数のビット線は前記選択されたビット線を含み、プリチャージトランジスタは前記選択されたビット線に連結されて前記選択されたビット線にディスチャージする請求項１４に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。
前記複数のビット線に連結された読み出しマルチプレクサをイネーブルした後に、前記プリチャージトランジスタを非活性化することをさらに具備し、
前記読み出しマルチプレクサの出力において前記プリチャージトランジスタは前記選択されたビット線に連結される請求項１７に記載のＳＴＴ−ＭＲＡＭのメモリ読み出し方法。