JP2008097665A - センスアンプ回路 - Google Patents

Abstract

【課題】メモリ装置からのデータの読み出し時の誤書き込みの発生を低減する。
【解決手段】ビット線ＢＬｘｘ（ｘｘ＝００，０１，１０，１１，…Ｍ０，Ｍ１）及びワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）に接続された複数の磁気抵抗素子に対してデータを記憶保持するＳＴＴ−ＭＲＡＭから読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してデータを読み出すセンスアンプ回路１０は、データの読み出し時に磁気抵抗素子に印加されるバイアス電圧Ｖｂｉａｓを、磁気抵抗素子の抵抗値に応じて変更するように制御する。
【選択図】図１

Description

本発明は、磁気抵抗素子に対してデータを記憶保持するメモリ装置からデータを読み出すためのセンスアンプ回路に関する。

従来例の磁気抵抗素子を用いてデータを記憶保持するＭＲＡＭ（Magnetoresistive Random Access Memory）が非特許文献１に開示されている。フォールデッド構成のＭＲＡＭは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、並行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。ＭＲＡＭ等を含む一般的なメモリ装置においては、メモリセルから読み出された電圧は非常に小さいので、それを増幅するためのセンスアンプ回路を必要とする。

図８（ａ）〜（ｄ）は、スピン注入磁化反転書き込み方式を用いた、フォールデッド構成のＳＴＴ（Spin Torque Transfer）−ＭＲＡＭに用いられる従来例に係るセンスアンプ回路の読み出し時の各部の信号を示す動作波形図である。図８において、ＶＷＬは読み出し対象のメモリセルの列を選択するためのワード線に印加される電圧であり、ＶＣＳＬは読み出し対象のメモリセルの行を選択するための列選択線に印加される電圧であり、ＶＬＩＯはメモリセルから読み出した電圧を引き出すための読み出し線に印加される電圧であり、ＶＢＬは読み出し対象のメモリセルのビット線に印加される電圧であり、ＩＴＭＲ＿Ｒｘは読み出し対象のメモリセル内のデータを記憶した磁気抵抗素子に流れる電流であり、ＩＴＭＲ＿Ｒｒｅｆはリファレンス抵抗に流れるリファレンス電流であり、ΔＩｏｕｔ（ｂａｌａｎｃｅ）は読み出し線上に存在する寄生容量にアンバランスが無い場合の読み出し電流Ｉｏｕｔとリファレンス電流Ｉｏｕｔ＿Ｂとの電流差であり、ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）は上記寄生容量にアンバランスがある場合の読み出し電流Ｉｏｕｔとリファレンス電流Ｉｏｕｔ＿Ｂとの電流差である。

図８に示すように、従来例のセンスアンプ回路においては、所望のメモリセル内の磁気抵抗素子に蓄積されたデータを読み出す場合にも、読み出し対象のメモリセル内の磁気抵抗素子に電流ＩＴＭＲ＿Ｒｘを流す。従来例のセンスアンプ回路は、電圧ＶＷＬ又は電圧ＶＣＳＬのハイレベルの期間に応じて、この電流ＩＴＭＲ＿Ｒｘを流す期間Ｔｒｅａｄｃｏｎｖを制御する。

Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004. Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005. M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005. W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.

しかしながら、上記従来例のセンスアンプ回路では、図８（ｃ）に示すように、データの書き込み時と同様に、データの読み出し時にも磁気抵抗素子に電流ＩＴＭＲ＿Ｒｘを流すので、その電流により誤書き込みが起こる可能性があるという問題があった。

また、読み出し線及びビット線上に存在する寄生容量にアンバランスがある場合、図８（ｄ）に示すように、電流差ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）は、寄生容量差の充電のための電流により、読み出し電流の方向（正方向）とは逆の方向（負方向）に一旦低下する。そのため、電流差ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）が正値になり、正しい読み出し信号が発生するまでに遅延が生じるという問題があった。

本発明の目的は以上の問題点を解決し、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減するセンスアンプ回路を提供することにある。また、本発明の別の目的はデータの読み出しまでの遅延を低減するセンスアンプ回路を提供することにある。

第１の発明に係るセンスアンプ回路は、ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線を介して前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に前記磁気抵抗素子に印加されるバイアス電圧を、前記磁気抵抗素子の抵抗値に応じて変更するように制御する制御手段を備えたことを特徴とする。

上記センスアンプ回路において、前記各磁気抵抗素子に所定の最大抵抗値と所定の最小抵抗値のいずれかになるようにデータが書き込まれ、前記磁気抵抗素子から前記データを読み出すときの読み出し電流の方向を、前記磁気抵抗素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向と同一に設定した場合において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最大抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を下げるように制御することを特徴とする。

また、上記センスアンプ回路において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最小抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を上げるように制御することを特徴とする。

さらに、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記バイアス電圧を前記磁気抵抗素子の抵抗値に応じて制御するための第１のトランジスタをさらに備えたことを特徴とする。

またさらに、上記センスアンプ回路において、前記制御手段は、前記磁気抵抗素子が前記最小抵抗値であるときに前記磁気抵抗素子に流すことができる最大許容電流に対応する前記バイアス電圧を前記磁気抵抗素子に対して印加するように、前記第１のトランジスタのゲートを所定の電圧にプリチャージすることを特徴とする。

また、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記第１のトランジスタのゲートに印加される電圧を制御するための第２のトランジスタをさらに備え、前記制御手段は、前記第２のトランジスタのゲートを所定の接地電位にプリチャージすることにより、前記第２のトランジスタをオフして前記第１のトランジスタのゲートを前記所定の電圧にプリチャージすることを特徴とする。

さらに、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記第１のトランジスタのゲートに印加される電圧を制御するための第３のトランジスタをさらに備え、前記制御手段は、前記第３のトランジスタのゲートを所定の電源電位にプリチャージすることにより、前記第３のトランジスタをオフすることを特徴とする。

またさらに、上記センスアンプ回路において、データが読み出される前記磁気抵抗素子が選択されたとき、前記制御手段は、当該磁気抵抗素子に接続されるビット線の電圧が、当該磁気抵抗素子が最小抵抗値であるときに当該磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧以下となる電圧に、前記読み出し線の電圧をプリチャージすることを特徴とする。

また、上記センスアンプ回路において、前記制御手段は、前記読み出し線の電圧を、前記第１のトランジスタがオフとなる電圧以上の電圧にプリチャージすることを特徴とする。

第２の発明に係るセンスアンプ回路は、ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線及びリファレンス読み出し線を介して前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に、前記読み出し線と前記リファレンス読み出し線とを短絡するトランジスタを備えたことを特徴とする。

第３の発明に係るセンスアンプ回路は、ビット線、リファレンスビット線及びワード線が接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に、前記ビット線と前記リファレンスビット線とを短絡するトランジスタを備えたことを特徴とする。

従って、本発明に係るセンスアンプ回路によれば、データの読み出し時、磁気抵抗素子に印加されるバイアス電圧を磁気抵抗素子の抵抗値に応じて変更するので、磁気抵抗素子に電流が流れる時間を短くすることができ、その結果、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減することができる。

また、読み出し線とリファレンス読み出し線又はビット線とリファレンスビット線を短絡するトランジスタを備えたので、寄生容量にアンバランスがある場合に、読み出し電流とリファレンス電流との電流差が読み出し電流の方向とは逆の方向に一旦低下することを緩和することができ、その結果、データの読み出しまでの遅延を低減することができる。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係るセンスアンプ回路１０を備えたＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magnetoresistive Random Access Memory）の構成を示すブロック図である。

図１において、ＳＴＴ−ＭＲＡＭは、列アドレスバッファ１と、列デコーダ及びＷＬドライバ２と、ダミーメモリ列３と、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、行アドレスバッファ６と、行デコーダ及びＢＬドライバ７と、２ビット信号及び切り替え信号生成器８と、センスアンプ回路１０とを備えて構成される。列アドレスバッファ１は、外部から入力される列アドレス信号ＲＡ０−ｘを一時的に保管する。列デコーダ及びＷＬドライバ２は、列アドレスバッファ１から入力した列アドレス信号ＲＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのワード線（ＷＬ）を選択する。行アドレスバッファ６は、外部から入力される行アドレス信号ＣＡ０−ｘを一時的に保管する。行デコーダ及びＢＬドライバ７は、行アドレスバッファ６から入力した行アドレス信号ＣＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのビット線（ＢＬ）を選択するために行選択線（ＣＳＬ）を選択する。

メモリセルアレイ４は、データを蓄積するためのＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える。メモリセルアレイ４において、各メモリセルが接続されるビット線（ＢＬ）及びワード線（ＷＬ）が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列３は、メモリセルアレイ４に隣接して配置され、メモリセルアレイ４の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える。ダミーメモリ列３において、メモリセルアレイ４内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリセルのワード線を同時に活性化させることにより、所望のメモリセルから流れる読み出し電流と、ダミーメモリセルから流れるリファレンス電流とを比較して、メモリセル内に蓄積されたデータが「０」であるか、「１」であるかを判別する。

２ビット信号及び切り替え信号生成器８は、２ビットの書き込みデータＤ０，Ｄ１と、Ｒ／Ｗ制御回路５の書き込み動作及び読み出し動作を切り替えるための切り替え信号Ｒ／Ｗとを生成し、Ｒ／Ｗ制御回路５に出力する。Ｒ／Ｗ制御回路５は、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって書き込み動作に切り替えられたとき、書き込みデータＤ０，Ｄ１をメモリセルアレイ４に書き込む一方、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって読み出し動作に切り替えられたとき、メモリセルアレイ４の所望のメモリセルから読み出したデータＱ０，Ｑ１を、センスアンプ回路１０を介して出力する。センスアンプ回路１０は、メモリセルアレイ４から読み出した電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅するための回路である。なお、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１上には、それぞれ寄生容量Ｃ５，Ｃ７，Ｃ６，Ｃ８が存在する。

図２は、図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。図２において、メモリセルアレイ４は、それぞれが互いに直列に接続されたトランジスタ及び磁気抵抗素子から成る複数のメモリセルを、格子状に配置する。本実施の形態においては、２ビットのデータを記憶保持できるように、上下２段のメモリセルが対をなしている。例えば、磁気抵抗素子Ｒｘ０には書き込みデータＤ０，Ｄ１のうち１ビット目のデータＤ０が記憶保持され、磁気抵抗素子Ｒｘ１には２ビット目のデータＤ１が記憶保持される。各メモリセルは、配置されている行に応じて、所定のソース線ＳＬｘｘ（ｘｘ＝００，０１，１０，１１，…ｍ０，ｍ１，…Ｍ０，Ｍ１）と、所定のビット線ＢＬｘｘ（ｘｘ＝００，０１，１０，１１，…ｍ０，ｍ１，…Ｍ０，Ｍ１）と、所定のリファレンスビット線ＢＬ＿Ｂｘｘ（ｘｘ＝００，０１，１０，１１，…ｍ０，ｍ１，…Ｍ０，Ｍ１）とに接続され、配置されている列に応じて、所定のワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）に接続される。

ダミーメモリ列３は、前述のように、メモリセルアレイ４内の各メモリセルと同様の構成を有する複数のダミーメモリセルを備える。各ダミーメモリセルは、配置されている行に応じて、所定のソース線ＳＬｘｘと、所定のビット線ＢＬｘｘと、所定のリファレンスビット線ＢＬ＿Ｂｘｘとに接続され、左右のトランジスタは、それぞれダミーワード線ＤｕｍｍｙＷＬ０及びＤｕｍｍｙＷＬ１に接続される。ダミーメモリセルの磁気抵抗素子Ｒｍａｘ，Ｒｍｉｎ（以下、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎという。）は、リファレンス電流を生成するために利用される。リファレンス抵抗Ｒｍａｘは、配置されている行に応じて、ソース線ＳＬｘ０（ｘ＝０，１，…ｍ，…Ｍ）と、ビット線ＢＬｘ０（ｘ＝０，１，…ｍ，…Ｍ）と、リファレンスビット線ＢＬ＿Ｂｘ０（ｘ＝０，１，…ｍ，…Ｍ）とに接続され、リファレンス抵抗Ｒｍｉｎは、配置されている行に応じて、ソース線ＳＬｘ１（ｘ＝０，１，…ｍ，…Ｍ）と、ビット線ＢＬｘ１（ｘ＝０，１，…ｍ，…Ｍ）と、リファレンスビット線ＢＬ＿Ｂｘ１（ｘ＝０，１，…ｍ，…Ｍ）とに接続される。なお、リファレンス抵抗Ｒｍａｘの抵抗値と、リファレンス抵抗Ｒｍｉｎの抵抗値との間には、次式（１）が成り立つ。

［数１］
Ｒｍａｘ＞Ｒｍｉｎ （１）

なお、ビット線ＢＬｘ０，ＢＬｘ１及びリファレンスＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１上には、それぞれ寄生抵抗Ｒ１，Ｒ３，Ｒ２，Ｒ４が存在し、各ビット線ＢＬｘ０，ＢＬｘ１及び各リファレンスビット線ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１とグラウンドとの間には、それぞれ寄生容量Ｃ１，Ｃ３，Ｃ２，Ｃ４が存在する。

図３は、図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。Ｒ／Ｗ制御回路５は、データの書き込み時、図３に示されるような、複数のトランジスタ及び演算回路を含む周知のドライバ回路を制御して、行選択線ＣＳＬｘ（ｘ＝０，１，…ｍ，…Ｍ）に入力される信号に応じて、いずれか１対の所望のメモリセルを選択するためにソース線ＳＬｘ０，ＳＬｘ１、ビット線ＢＬｘ０，ＢＬｘ１、及びリファレンスビット線ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１に印加される信号のレベルを制御し、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、２ビットの書き込みデータＤ０，Ｄ１をメモリセルに書き込む。また、Ｒ／Ｗ制御回路５は、データの読み出し時、同様に、上記周知のドライバ回路を制御して、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に電流を流し、読み出した電流をそれぞれ読み出し線ＬＩＯＦ０，ＬＩＯＢ０，ＬＩＯＦ１，ＬＩＯＢ１に出力して、センスアンプ回路１０に伝達する。

具体的には、書き込みデータＤ０，Ｄ１の書き込み時、まず、外部から入力された列アドレス信号ＲＡ０−ｘ及び行アドレス信号ＣＡ０−ｘに応じて、所望のメモリセルにアクセスするために、例えば、図２のワード線ＷＬ２ｎ＋１と図３の列選択線ＣＳＬｍを列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７によりハイレベル電圧（イネーブル）にする。次に、２ビット信号及び切り替え信号生成器８からの切り替え信号Ｒ／Ｗにより、図３中のＲＥＡＤ線及びＢＬＥＱ線がロウレベル電圧（ディスエーブル）に制御され、Ｒ／Ｗ制御回路５が書き込み動作に切り替えられる。次に、Ｒ／Ｗ制御回路５は、書き込みデータＤ０が「０」である場合、ＢＢＰ０線及びＢＦＰ０線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、所望のメモリセルのトランジスタ及び磁気抵抗素子Ｒｘ０にバイアス電圧（ＶＤＤ−Ｖｇｎｄ）を印加し、リファレンスビット線ＢＬ＿Ｂｍ０からソース線ＳＬｍ０への方向に電流を流して、磁気抵抗素子Ｒｘ０に「０」のデータを書き込む。一方、書き込みデータＤ０が「１」である場合、ＢＢＰ０線及びＢＦＰ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ０線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、図２の磁気抵抗素子Ｒｘ０にバイアス電圧（Ｖｇｎｄ−ＶＤＤ）を印加し、ソース線ＳＬｍ０からリファレンスビット線ＢＬ＿Ｂｍ０への方向に電流を流して、磁気抵抗素子Ｒｘ０に「１」のデータを書き込む。同様に、書き込みデータＤ１が「０」である場合、Ｒ／Ｗ制御回路５は、ＢＢＰ１線及びＢＦＰ１線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、磁気抵抗素子Ｒｘ１に「０」のデータを書き込む。一方、書き込みデータＤ１が「１」である場合、ＢＢＰ１線及びＢＦＰ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ１線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、磁気抵抗素子Ｒｘ１に「１」のデータを書き込む。

図４は、図１のセンスアンプ回路１０の詳細な構成を示す回路図である。図４において、センスアンプ回路１０は、トランジスタ回路２０ａ〜２３ａ，２５ａ，２６ａ，２８ａ，２０ｂ〜２３ｂ，２５ｂ，２６ｂ，２８ｂと、トランジスタ２４ａ，２４ｂ，２４ｃ，３０ａ，３０ｂと、差動増幅回路２７ａ，２７ｂと、スイッチャ２９と、プリチャージ回路４０とを備えて構成される。センスアンプ回路１０は、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１と、列アドレス信号ＲＡＯ，ＲＡＯ＿Ｂと、プリチャージ線ＰＣ，ＰＣ２，ＰＣ＿Ｂ，ＰＣ２＿Ｂと、電源ＶＤＤとに接続される。なお、列アドレス信号ＲＡＯ及びＲＡＯ＿Ｂ、プリチャージ線ＰＣ及びＰＣ＿Ｂ、及び、プリチャージ線ＰＣ２及びＰＣ２＿Ｂは、それぞれ相補関係を有する。

トランジスタ回路２０ａ，２０ｂは、負荷抵抗素子ＲＬを与える２つのＰ型電界効果トランジスタ（以下、Ｐ型トランジスタという。）を備え、各Ｐ型トランジスタは、トランジスタ回路２１ａ，２１ｂ内の各Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタという。）に接続される。トランジスタ回路２１ａ，２１ｂは、２つのＮ型トランジスタを備え、各Ｎ型トランジスタは、トランジスタ回路２０ａ，２０ｂ内の各Ｐ型トランジスタと、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１との間にそれぞれ接続され、印加されるゲート電圧によってオンオフを制御される。ここで、トランジスタ回路２１ａ，２１ｂの各Ｎ型トランジスタのゲートが接続される接続点をノードＮ１とする。トランジスタ回路２１ａ，２１ｂ内の各Ｎ型トランジスタは、閉のとき、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１を介して各メモリセルから読み出した読み出し電流を差動増幅回路２７ａ，２７ｂに伝える。トランジスタ回路２２ａ，２２ｂは、２つのＮ型トランジスタを備え、各Ｎ型トランジスタは、ノードＮ１と接地電位との間に接続され、印加されるゲート電圧によって制御されることによって、ノードＮ１の電圧を制御する。ここで、トランジスタ回路２２ａ，２２ｂの各Ｎ型トランジスタのゲートが接続される接続点をノードＮ２とする。トランジスタ回路２３ａ，２３ｂは、ノードＮ２にそれぞれ接続される１対のＰ型トランジスタと、各ノードＮ１にそれぞれ接続される２対のＰ型トランジスタとを備え、各Ｐ型トランジスタは、印加されるゲート電圧によって開閉を制御されることによって、ノードＮ１及びＮ２の電圧を制御する。ここで、トランジスタ回路２３ａ，２３ｂの各Ｐ型トランジスタのゲートが接続される接続点をノードＮ３とする。

トランジスタ回路２５ａ，２５ｂは、ノードＮ３と電源電位ＶＤＤとの間に接続された２つのＰ型トランジスタを備え、各Ｐ型トランジスタは、プリチャージ線ＰＣ＿Ｂによって制御される。トランジスタ回路２５ａ，２５ｂのＰ型トランジスタは、閉のとき、ノードＮ３に電源電圧ＶＤＤを印加する。トランジスタ回路２８ａ，２８ｂは、ノードＮ１とセンスアンプ電圧電位ＶＳＡとの間に接続されたＰ型トランジスタとＮ型トランジスタの並列回路を備え、各Ｐ型トランジスタはプリチャージ線ＰＣ２＿Ｂによって制御され、各Ｎ型トランジスタはプリチャージ線ＰＣ２によって制御される。トランジスタ回路２８ａ，２８ｂの各トランジスタが閉のとき、ノードＮ１にセンスアンプ電圧ＶＳＡを印加する。Ｎ型トランジスタ２４ａ，２４ｂ，２４ｃは、ノードＮ２と接地電位Ｖｇｎｄとの間に接続され、プリチャージ線ＰＣにより制御される。Ｎ型トランジスタ２４ａ，２４ｂ，２４ｃは、閉のとき、ノードＮ２を接地電位Ｖｇｎｄにプリチャージすることにより、トランジスタ回路２２ａ，２２ｂの各Ｎ型トランジスタを制御する。

Ｎ型トランジスタ３０ａ，３０ｂ及びトランジスタ回路２６ａ，２６ｂは、リファレンス切り替え回路を構成する。トランジスタ回路２６ａ，２６ｂは、トランジスタ回路２２ａ，２２ｂの各Ｎ型トランジスタの制御線に接続されたＮ型トランジスタとＰ型トランジスタとの並列回路を備え、トランジスタ回路２２ａのＮ型トランジスタ及びトランジスタ回路２２ｂのＰ型トランジスタは、列アドレス信号ＲＡ０によって制御され、トランジスタ回路２２ａのＰ型トランジスタ及びトランジスタ回路２２ｂのＮ型トランジスタは、列アドレス信号ＲＡ０＿Ｂによって制御される。トランジスタ回路２６ａ，２６ｂは、それぞれ列アドレス信号ＲＡ０，ＲＡ０＿Ｂに応じて、差動増幅回路２７ａ，２７ｂに出力するリファレンスを切り替える。

差動増幅回路２７ａ，２７ｂは、それぞれ２つの差動増幅器を備え、各差動増幅器は、読み出し線ＬＩＯＦ０，ＬＩＯＦ１から入力される各読み出し電流ＩｏｕｔＲｘ０，ＩｏｕｔＲｘ１、及び、リファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１から入力される各リファレンス電流Ｉｏｕｔ＿ＢＲｍａｘ，Ｉｏｕｔ＿ＢＲｍｉｎと、上記リファレンス切り替え回路から入力されるリファレンスとの差分を算出して、算出された差分を増幅してスイッチャ２９に出力する。スイッチャ２９は、４つのＡＮＤ回路と２つのＯＲ回路とを備え、列アドレス信号ＲＡ０，ＲＡ０＿Ｂと、差動増幅回路２７ａ，２７ｂの出力信号とを演算し、演算結果を、読み出しデータＱ０，Ｑ１として出力する。

上記構成を有するセンスアンプ回路１０において、メモリセルアレイ４内の磁気抵抗素子Ｒｘ０，Ｒｘ１のデータを読み出す場合、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ２ｎ＋１と図３の行選択線ＣＳＬｍがハイレベル電圧（イネーブル）に制御されるのに先だって、まず、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４０により読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣにプリチャージし、それにより、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）を接地電位Ｖｇｎｄにプリチャージする。次に、プリチャージ線ＰＣ２，ＰＣ２＿Ｂ，ＰＣ＿Ｂをそれぞれロウレベル電圧、ハイレベル電圧、ロウレベル電圧（イネーブル）にし、ノードＮ１をセンスアンプ電圧ＶＳＡにプリチャージする。このとき、プリチャージ線ＰＣがハイレベル電圧（イネーブル）であるため、センスアンプ回路１０のＮ型トランジスタ２４ａ，２４ｂ，２４ｃはオンに制御され、ノードＮ２が接地電位Ｖｇｎｄにプリチャージされ、それにより、トランジスタ回路２２ａ，２２ｂの各Ｎ型トランジスタ及びトランジスタ回路２３ａ，２３ｂの各Ｐ型トランジスタはそれぞれオフに制御される。また、このとき、プリチャージ線ＰＣ＿Ｂがロウレベル電圧（イネーブル）であるので、トランジスタ回路２５ａ，２５ｂの各Ｐ型トランジスタはオンに制御され、ノードＮ３が電源電位ＶＤＤにプリチャージされる。なお、ノードＮ１がプリチャージされるセンスアンプ電圧ＶＳＡの値は、メモリセルアレイ４内の各メモリセルを構成する磁気抵抗素子の耐圧等に応じた所定値（例えば、磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧を磁気抵抗素子に対して印加するような値）に設定される。また、トランジスタ回路２６ａ，２６ｂは、ワード線（ＷＬ）を選択するための列アドレス信号ＲＡ０と同じ信号である列アドレス信号ＲＡ０と、その反転信号である列アドレス信号ＲＡ０＿Ｂに基づいて読み出し線ＬＩＯＦ０，ＬＩＯＢ０（ｘ＝０，１）のどちらにリファレンス抵抗Ｒｍａｘ，Ｒｍｉｎが接続されているかを判断し、判断結果を示す信号を差動増幅回路２７ａ，２７ｂに出力する。

次に、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、プリチャージ線ＰＣ２，ＰＣ２＿Ｂ，ＰＣ＿Ｂ信号をそれぞれロウレベル電圧、ハイレベル電圧、ハイレベル電圧（ディスエーブル）に制御し、ワード線ＷＬ２ｎ＋１及び行選択線ＣＳＬｍをハイレベル電圧（イネーブル）に制御する。行選択線ＣＳＬｍをイネーブルにすることにより、それぞれ読み出し線ＬＩＯＦ０、リファレンス読み出し線ＬＩＯＢ０、読み出し線ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ１を介して、ビット線ＢＬｍ０、リファレンスビット線ＢＬ＿Ｂｍ０、ビット線ＢＬｍ１、リファレンスビット線ＢＬ＿Ｂｍ１に印加されるバイアス電圧Ｖｂｉａｓ_＿ｐｃは、それぞれ、ＶＰＣ×（Ｃ５／（Ｃ１＋Ｃ５））、ＶＰＣ×（Ｃ６／（Ｃ２＋Ｃ６））、ＶＰＣ×（Ｃ７／（Ｃ３＋Ｃ７））及びＶＰＣ×（Ｃ８／（Ｃ４＋Ｃ８））になる。このとき、トランジスタ回路２１ａ，２１ｂの各Ｎ型トランジスタのゲート（ノードＮ１）にセンスアンプ電圧ＶＳＡが印加されているので、読み出し線ＬＩＯＦｘ、リファレンス読み出し線ＬＩＯＢｘ、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘは、センスアンプ電圧ＶＳＡに応じて決定される所定の電圧にクランプされ、ほぼ一定の電圧Ｖｂｉａｓが所望のメモリセルの磁気抵抗素子に印加される。理想的には、バイアス電圧Ｖｂｉａｓ＿ｐｃとバイアス電圧Ｖｂｉａｓとは等しいことが望ましい。

従って、この初期の状態においては、磁気抵抗素子Ｒｘ０，Ｒｘ１に流れる電流ＩｏｕｔＲｘ０，ＩｏｕｔＲｘ１は、トランジスタ回路２０ａの各Ｐ型トランジスタから、トランジスタ回路２１ａの各Ｎ型トランジスタ、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びビット線ＢＬｍ０，ＢＬｍ１を経由して流れ、それぞれ次式（２）及び（３）によって表される。また、ダミーメモリ列３のダミーメモリセル内のリファレンス抵抗Ｒｍａｘ，Ｒｍｉｎに流れる電流Ｉｏｕｔ＿ＢＲｒｅｆは、トランジスタ回路２０ｂの各Ｐ型トランジスタから、トランジスタ回路２１ｂの各Ｎ型トランジスタ、リファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１及びリファレンスビット線ＢＬ＿Ｂｍ０，ＢＬ＿Ｂｍ１を経由して流れ、その電流値は、次式（４）〜（６）によって表される。なお、次式（２）〜（６）において、Ｖｂｉａｓを、各メモリセル内の磁気抵抗素子に印加されるバイアス電圧とする。また、各メモリセルにおけるトランジスタのオン抵抗は無視できるものとする。

［数２］
ＩｏｕｔＲｘ０＝Ｖｂｉａｓ／Ｒｘ０ （２）

［数３］
ＩｏｕｔＲｘ１＝Ｖｂｉａｓ／Ｒｘ１ （３）

［数４］
Ｉｏｕｔ＿ＢＲｒｅｆ＝（ＩｏｕｔＲｍａｘ＋ＩｏｕｔＲｍｉｎ）／２ （４）

［数５］
ＩｏｕｔＲｍａｘ＝Ｖｂｉａｓ／Ｒｍａｘ （５）

［数６］
ＩｏｕｔＲｍｉｎ＝Ｖｂｉａｓ／Ｒｍｉｎ （６）

トランジスタ回路２３ａ，２３ｂの各Ｐ型トランジスタは、上記各電流ＩｏｕｔＲｘ０，ＩｏｕｔＲｘ１，Ｉｏｕｔ＿ＢＲｍａｘ，Ｉｏｕｔ＿ＢＲｍｉｎと、負荷抵抗素子ＲＬとによって決定されるノードＮ３の電圧によって制御され、これにより、ノードＮ２には電流Ｉｏｕｔ＿ＢＲｍａｘ＋Ｉｏｕｔ＿ＢＲｍｉｎに比例した電流が流れる。このノードＮ２を流れる電流Ｉｏｕｔ＿ＢＲｍａｘ＋Ｉｏｕｔ＿ＢＲｍｉｎによって、トランジスタ回路２２ａ，２２ｂが制御されることにより、各ノードＮ１を流れる電流Ｉｏｕｔ＿ＢＲｍａｘの２倍の電流及び電流Ｉｏｕｔ＿ＢＲｍｉｎの２倍の電流が制御され、リファレンス電流Ｉｏｕｔ＿ＢＲｍａｘが流れるトランジスタ回路２１ｂのＮ型トランジスタを制御するノードＮ１の電圧は初期状態のセンスアンプ電圧ＶＳＡより低下する一方、トランジスタ回路２１ｂの他方のＮ型トランジスタを制御するノードＮ１の電圧は上昇する。そのため、トランジスタ２１ａ，２１ｂの各トランジスタのゲート電圧が制御され、リファレンス読み出し線ＬＩＯＢ０のバイアス電圧Ｖｂｉａｓは低下し、リファレンス読み出し線ＬＩＯＢ１のバイアス電圧Ｖｂｉａｓは上昇する。読み出し線ＬＩＯＦ０及びＬＩＯＦ１側でも、磁気抵抗素子Ｒｘ０，Ｒｘ１の抵抗値の大小関係に応じて、同様にバイアス電圧Ｖｂｉａｓの制御が行われる。

図５（ａ）〜（ｄ）は、図４のセンスアンプ回路１０のデータ読み出し時の各部の信号を示す動作波形図である。図５において、ＶＣＳＬは所望のメモリセルの行を選択するための列選択線ＣＳＬに印加される電圧であり、ＶＰＣ＿Ｂ及びＶＰＣ２＿Ｂはそれぞれプリチャージ線ＰＣ＿Ｂ，ＰＣ２＿Ｂに印加される電圧であり、ＶＬＩＯ（Ｒｍａｘ）及びＶＬＩＯ（Ｒｍｉｎ）は、それぞれ磁気抵抗素子に抵抗値Ｒｍａｘ及びＲｍｉｎが設定されている時に読み出し線ＬＩＯに印加される電圧であり、ＶＢＬ（Ｒｍａｘ）及びＶＢＬ（Ｒｍｉｎ）は、それぞれ磁気抵抗素子に抵抗値Ｒｍａｘ及びＲｍｉｎが設定されている時にビット線ＢＬに印加される電圧であり、Ｉ（Ｒｍａｘ）及びＩ（Ｒｍｉｎ）はそれぞれ磁気抵抗素子に抵抗値Ｒｍａｘ及びＲｍｉｎが設定されている時に磁気抵抗素子に流れる読み出し電流であり、Ｉ（Ｒｒｅｆ）は比較のためのリファレンスである。

誤書き込みの発生を低減するためには、データを読み出すために磁気抵抗素子に電流が流れる読み出し期間を短くすることが有効である。従来例のセンスアンプ回路では、図８の読み出し期間Ｔｒｅａｄｃｏｎｖをワード線のハイレベルの期間又は列選択線のハイレベルの期間で制御するため、メモリセルに書き込まれたデータに拘わらず一定期間、磁気抵抗素子に電流が流れ、読み出し時間Ｔｒｅａｄｃｏｎｖを短くすることが困難であった。本実施の形態に係るセンスアンプ回路１０においては、磁気抵抗素子に蓄積されたデータを読み出すとき、磁気抵抗素子の抵抗値が高い場合に電圧Ｖｂｉａｓを低くするように制御し、磁気抵抗素子の抵抗値が低い場合に電圧Ｖｂｉａｓを高くするように制御する。これにより、図５に示されるように、磁気抵抗素子の抵抗値がＲｍａｘであるとき、磁気抵抗素子に電流が流れる読み出し期間Ｔｒｅａｄｅｍｂを、図８の読み出し時間Ｔｒｅａｄｃｏｎｖに比較して短くできる。特に、読み出し電流ＩＴＭＲ＿Ｒｘの方向と、磁気抵抗素子に抵抗値Ｒｍｉｎが設定されるときに流れる電流の方向とが同じであるとき、磁気抵抗素子の抵抗値がＲｍａｘであるデータを読み出すときは、磁気抵抗素子に印加されるバイアス電圧Ｖｂｉａｓを低下させて、読み出し期間を短くすることができる。

従って、以上説明したように、本実施の形態に係るセンスアンプ回路１０によれば、メモリセルアレイ４内のメモリセルの磁気抵抗素子に蓄積されたデータの読み出し動作における誤書き込みの発生を低減できる。

なお、本実施の形態において、センスアンプ回路１０はプリチャージ回路４０を含むが、本発明はこの構成に限らず、プリチャージ回路４０は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。

実施の形態２．
図６は、本発明の実施の形態２に係るセンスアンプ回路１０Ａの詳細な構成を示す回路図である。図６において、センスアンプ回路１０Ａは、Ｐ型トランジスタ３１ａ，３１ｂ，３７ａ，３７ｂと、トランジスタ回路３２ａ〜３４ａ，３２ｂ〜３４ｂと、バススワップスイッチ３５ａ，３５ｂと、差動増幅回路３６ａ，３６ｂと、プリチャージ回路４０とを備えて構成される。

Ｐ型トランジスタ３１ａ，３１ｂは、トランジスタ回路３２ａ，３２ｂと電源電位ＶＤＤとの間にそれぞれ接続され、センスイネーブル信号／ＳＥにより開閉を制御される。トランジスタ回路３２ａ，３２ｂは、負荷抵抗素子ＲＬを与える２つのＰ型トランジスタを備える。トランジスタ回路３３ａ，３３ｂは、２つのＰ型トランジスタを備え、各Ｐ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、電源電位ＶＤＤとの間に接続され、プリチャージ線ＰＣ＿Ｂにより制御される。トランジスタ回路３３ａ，３３ｂの各Ｐ型トランジスタは、閉のとき、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂを電源電圧ＶＤＤでプリチャージする。トランジスタ回路３４ａ，３４ｂは、２つのＮ型トランジスタを備え、各Ｎ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、バススワップスイッチ３５ａ，３５ｂとの間に接続され、センスアンプ電圧ＶＳＡにより制御される。バススワップスイッチ３５ａ，３５ｂは、列アドレス信号ＲＡ０により制御される２つのＮ型トランジスタと、列アドレス信号ＲＡ０＿Ｂにより制御される２つのＮ型トランジスタとを備え、各Ｎ型トランジスタを制御することにより、ノードＮＶｏｕｔに流れる電流とノードＮＶｏｕｔ＿Ｂに流れる電流とを入れ替える。差動増幅器３６ａ，３６ｂは、ノードＮＶｏｕｔに印加された電圧と、ノードＮＶｏｕｔ＿Ｂに印加された電圧の差分を算出し、算出された差分を増幅し、それぞれ読み出しデータＱ０，Ｑ１として出力する。Ｐ型トランジスタ３７ａは、読み出し線ＬＩＯＦ０とリファレンス読み出し線ＬＩＯＢ０との間に接続され、Ｐ型トランジスタ３７ｂは、読み出し線ＬＩＯＦ１とリファレンス読み出し線ＬＩＯＢ１との間に接続される。Ｐ型トランジスタ３７ａ，３７ｂの各ゲートには、所定の定電圧ＶＳＡα１が印加される。

上記構成を有するセンスアンプ回路１０Ａにおいて、メモリセルアレイ４内の磁気抵抗素子Ｒｘ０，Ｒｘ１のデータを読み出す場合、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ２ｎ＋１と図３の行選択線ＣＳＬｎをハイレベル電圧（イネーブル）とするのに先立って、まず、／ＳＥ線をハイレベル電圧（ディスエーブル）にし、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４０により読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣでプリチャージし、それにより、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）を接地電位Ｖｇｎｄにプリチャージする。このとき、プリチャージ線ＰＣがハイレベル電圧（イネーブル）であるので、プリチャージ線ＰＣ＿Ｂがロウレベル電圧（ディスエーブル）となり、トランジスタ回路３３ａ，３３ｂの各トランジスタがオンに制御され、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂが電圧ＶＤＤにプリチャージされる。また、バススワップスイッチ回路３５ａ，３５ｂは、列アドレス信号ＲＡ０，ＲＡ０＿Ｂにより制御され、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘを、ノードＮＶｏｕｔ及びノードＮＶｏｕｔ＿Ｂ（リファレンスの集束がある側）のいずれに接続するかを判断する。

次に、プリチャージ線ＰＣ（ＬＩＯＥＱ）とＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、センスイネーブル信号／ＳＥをロウレベル電圧（イネーブル）し、ワード線ＷＬ２ｎ＋１及び行選択線ＣＳＬｍをハイレベル電圧（イネーブル）にする。行選択線ＣＳＬｍがイネーブルに制御されることにより、読み出し線ＬＩＯＦ０、リファレンス読み出し線ＬＩＯＢ０、読み出し線ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ１に印加されるバイアス電圧Ｖｂｉａｓ＿ｐｃは、それぞれ、ＶＰＣ×（Ｃ５／（Ｃ１＋Ｃ５）），ＶＰＣ×（Ｃ６／（Ｃ２＋Ｃ６）），ＶＰＣ×（Ｃ７／（Ｃ３＋Ｃ７）），ＶＰＣ×（Ｃ８／（Ｃ４＋Ｃ８））になる。また、ワード線ＷＬ２ｎ＋１がイネーブルに制御されることにより、磁気抵抗素子Ｒｘ０，Ｒｘ１にバイアス電圧Ｖｂｉａｓ＿ｐｃが印加され、磁気抵抗素子Ｒｘ０，Ｒｘ１の各抵抗値に応じた電流が流れる。また、ワード線ＷＬ２ｎ＋１がイネーブルに制御されると同時に、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎのメモリセルが接続されたダミーワード線ＤｕｍｍｙＷＬ１もイネーブルに制御され、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎにも同じバイアス電圧Ｖｂｉａｓ＿ｐｃが印加される。

ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）に印加される電圧は、行選択線ＣＳＬｍがイネーブルに制御された直後では、上記プリチャージ電圧ＶＰＣと、各寄生容量Ｃ１〜Ｃ８の比で決定される電圧Ｖｂｉａｓ＿ｐｃとなるが、その後、トランジスタ回路３４ａ，３４ｂの各Ｎ型トランジスタのゲートに印加されるセンスアンプ電圧ＶＳＡによって決定される電圧にクランプされ、ほぼ一定の電圧Ｖｂｉａｓが印加される。理想的には、バイアス電圧Ｖｂｉａｓ＿ｐｃとバイアス電圧Ｖｂｉａｓとは等しいことが望ましい。

このとき、上記式（２）によって表される読み出し電流ＩｏｕｔＲｘ０が、トランジスタ回路３２ａの上側の負荷抵抗素子ＲＬから、トランジスタ回路３４ａの上側のＮ型トランジスタ及び読み出し線ＬＩＯＦ０及びビット線ＢＬｍ０を介して、磁気抵抗素子Ｒｘ０を含むメモリセルの経路を流れ、上記式（３）によって表される読み出し電流ＩｏｕｔＲｘ１が、トランジスタ回路３２ｂの上側の負荷抵抗素子ＲＬから、トランジスタ回路３４ｂの上側のＮ型トランジスタ及び読み出し線ＬＩＯＦ１及びビット線ＢＬｍ１を介して、磁気抵抗素子Ｒｘ１を含むメモリセルの経路を流れる。なお、所望のメモリセルのトランジスタのオン抵抗は無視できるものとする。また、上記式（４）〜（６）で表されるリファレンス電流Ｉｏｕｔ＿ＢＲｒｅｆが、トランジスタ回路３２ａ，３２ｂの下側の各負荷抵抗素子ＲＬから、トランジスタ回路３４ａ，３４ｂの下側のＮ型トランジスタ及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１及びリファレンスビット線ＢＬ＿Ｂｍ０，ＢＬ＿Ｂｍ１を介して、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎを含むダミーメモリセルの経路を流れる。

従って、上段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂ及び下段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂに印加される電圧は、それぞれ電流ＩｏｕｔＲｘ０×ＲＬ、電流Ｉｏｕｔ＿ＢＲｍａｘ×ＲＬ、電流ＩｏｕｔＲｘ１×ＲＬ及び電流Ｉｏｕｔ＿ＢＲｍｉｎ×ＲＬとなり、磁気抵抗素子Ｒｘ０，Ｒｘ１の抵抗値に応じた電流と、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎの抵抗値に応じた電流との電流差に対応する電圧が差動増幅器３６ａにより増幅され、読み出しデータＱ０，Ｑ１として出力される。

ここで、Ｐ型トランジスタ３７ａは、トランジスタ回路３４ａによりクランプされる読み出し線ＬＩＯＦ０に印加される電圧とリファレンス読み出し線ＬＩＯＢ０に印加される電圧との間に差があるときオンとなり、読み出し線ＬＩＯＦ０とリファレンス読み出し線ＬＩＯＢ０とを短絡する。同様に、Ｐ型トランジスタ３７ｂは、トランジスタ回路３４ｂによりクランプされる読み出し線ＬＩＯＦ１に印加される電圧とリファレンス読み出し線ＬＩＯＢ１に印加される電圧との間に差があるときオンとなり、読み出し線ＬＩＯＦ１とリファレンス読み出し線ＬＩＯＢ１とを短絡する。これにより、寄生容量にアンバランスがある場合には、読み出し線ＬＩＯＦｘとリファレンス読み出し線ＬＩＯＢｘとの電圧差によりＰ型トランジスタ３７ａ，３７ｂがオンとなるので、読み出し電流の方向とは逆の方向に一旦低下することを緩和することができ、その結果、データの読み出しまでの遅延を低減することができる。

図７は、図６のセンスアンプ回路１０Ａの各部の信号を示す動作波形図である。図７において、ＶＷＬは読み出し対象のメモリセルの列を選択するためのワード線に印加される電圧であり、ＶＣＳＬは読み出し対象のメモリセルの行を選択するための列選択線に印加される電圧であり、ＶＬＩＯはメモリセルから読み出した電圧を引き出すための読み出し線に印加される電圧であり、ＶＢＬはビット線に印加される電圧であり、ＩＴＭＲ＿Ｒｘは読み出し対象のメモリセル内の磁気抵抗素子に流れる電流であり、ＩＴＭＲ＿Ｒｒｅｆはリファレンス抵抗に流れるリファレンス電流であり、ΔＩｏｕｔ（ｂａｌａｎｃｅ）は読み出し線及びビット線上に存在する寄生容量にアンバランスが無い場合の読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘの電流差であり、ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）は上記寄生容量にアンバランスがある場合の読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘの電流差である。

図７に示すように、寄生容量にアンバランスがある場合、図８に示した従来例の電流差ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）に比べて、本実施の形態における電流差ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）が負の方向に一旦低下する量が緩和され、正しい読み出し信号が発生する（電流差ΔＩｏｕｔ（ｕｎｂａｌａｎｃｅ）が正の値になる）までの遅延を低減できる。

従って、以上説明したように、本実施の形態に係るセンスアンプ回路１０Ａによれば、正しい読み出し信号が発生するまでの遅延を低減することができる。

なお、本実施の形態において、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）との間を、ゲートに定電圧ＶＳＡα１が印加されたＰ型トランジスタ３７ａ，３７ｂによりそれぞれ短絡した。しかし、本発明はこの構成に限らず、ビット線ＢＬｘｘ及びリファレンスビット線ＢＬ＿Ｂｘｘ（ｘｘ＝００，０１，１０，１１，…Ｍ０，Ｍ１）との間を、ゲートに所定の定電圧が印加されたＮ型トランジスタでそれぞれ短絡してもよい。但し、電圧ＶＤＤに近い電圧にプリチャージされる読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）を短絡する場合では、トランジスタがオンから切れる方向に動作することから、Ｐ型トランジスタで短絡することが好ましいが、接地電位Ｖｇｎｄにプリチャージされるビット線ＢＬｘｘ及びリファレンスビット線ＢＬ＿Ｂｘｘ（ｘｘ＝００，０１，１０，１１，…Ｍ０，Ｍ１）を短絡する場合では、Ｎ型トランジスタで短絡することが好ましい。

なお、本実施の形態において、センスアンプ回路１０Ａはプリチャージ回路４０を含むが、本発明はこの構成に限らず、プリチャージ回路４０は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。

また、上記実施の形態１及び２において、メモリ装置を構成するメモリ素子は磁気抵抗素子であったが、本発明はこの構成に限らず、磁気抵抗素子に代えて相変化メモリ等を用いても良い。

本発明に係るセンスアンプ回路によれば、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減できる。また、データの読み出しまでの遅延を低減することができる。本発明に係るセンスアンプ回路は、例えば、ＭＲＡＭ全般、特にＳＴＴ−ＭＲＡＭに利用することができる。

本発明の実施の形態１に係るセンスアンプ回路１０を有するＳＴＴ−ＭＲＡＭの構成を示すブロック図である。 図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。 図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。 図１のセンスアンプ回路１０の詳細な構成を示す回路図である。 図４のセンスアンプ回路１０のデータ読み出し時の各部の信号を示す動作波形図である。 本発明の実施の形態２に係るセンスアンプ回路１０Ａの詳細な構成を示す回路図である。 図６のセンスアンプ回路１０Ａのデータ読み出し時の各部の信号を示す動作波形図である。 従来例のセンスアンプ回路のデータ読み出し時の各部の信号を示す動作波形図である。

符号の説明

１…列アドレスバッファ、
２…列デコーダ及びＢＬドライバ、
３…ダミーメモリ列、
４…メモリセルアレイ、
５…Ｒ／Ｗ制御回路、
６…行アドレスバッファ、
７…行デコーダ及びＷＬドライバ、
８…２ビット信号生成器、
１０，１０Ａ…センスアンプ回路、
Ｃ１〜Ｃ８…寄生容量。

Claims (11)

1. ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線を介して前記データを読み出すためのセンスアンプ回路において、
   前記データの読み出し時に前記磁気抵抗素子に印加されるバイアス電圧を、前記磁気抵抗素子の抵抗値に応じて変更するように制御する制御手段を備えたことを特徴とするセンスアンプ回路。
2. 前記各磁気抵抗素子に所定の最大抵抗値と所定の最小抵抗値のいずれかになるようにデータが書き込まれ、前記磁気抵抗素子から前記データを読み出すときの読み出し電流の方向を、前記磁気抵抗素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向と同一に設定した場合において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最大抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を下げるように制御することを特徴とする請求項１記載のセンスアンプ回路。
3. 前記制御手段は、前記磁気抵抗素子の抵抗値が前記最小抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を上げるように制御することを特徴とする請求項２記載のセンスアンプ回路。
4. 印加されるゲート電圧に応答して、前記バイアス電圧を前記磁気抵抗素子の抵抗値に応じて制御するための第１のトランジスタをさらに備えたことを特徴とする請求項１乃至３のうちのいずれか１つの請求項記載のセンスアンプ回路。
5. 前記制御手段は、前記磁気抵抗素子が前記最小抵抗値であるときに前記磁気抵抗素子に流すことができる最大許容電流に対応する前記バイアス電圧を前記磁気抵抗素子に対して印加するように、前記第１のトランジスタのゲートを所定の電圧にプリチャージすることを特徴とする請求項４記載のセンスアンプ回路。
6. 印加されるゲート電圧に応答して、前記第１のトランジスタのゲートに印加される電圧を制御するための第２のトランジスタをさらに備え、
   前記制御手段は、前記第２のトランジスタのゲートを所定の接地電位にプリチャージすることにより、前記第２のトランジスタをオフして前記第１のトランジスタのゲートを前記所定の電圧にプリチャージすることを特徴とする請求項４又は５記載のセンスアンプ回路。
7. 印加されるゲート電圧に応答して、前記第１のトランジスタのゲートに印加される電圧を制御するための第３のトランジスタをさらに備え、
   前記制御手段は、前記第３のトランジスタのゲートを所定の電源電位にプリチャージすることにより、前記第３のトランジスタをオフすることを特徴とする請求項４乃至６のうちのいずれか１つに記載のセンスアンプ回路。
8. データが読み出される前記磁気抵抗素子が選択されたとき、前記制御手段は、当該磁気抵抗素子に接続されるビット線の電圧が、当該磁気抵抗素子が最小抵抗値であるときに当該磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧以下となる電圧に、前記読み出し線の電圧をプリチャージすることを特徴とする請求項４乃至７のうちのいずれか１つに記載のセンスアンプ回路。
9. 前記制御手段は、前記読み出し線の電圧を、前記第１のトランジスタがオフとなる電圧以上の電圧にプリチャージすることを特徴とする請求項４乃至８のうちのいずれか１つに記載のセンスアンプ回路。
10. ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線及びリファレンス読み出し線を介して前記データを読み出すためのセンスアンプ回路において、
    前記データの読み出し時に、前記読み出し線と前記リファレンス読み出し線とを短絡するトランジスタを備えたことを特徴とするセンスアンプ回路。
11. ビット線、リファレンスビット線及びワード線が接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から前記データを読み出すためのセンスアンプ回路において、
    前記データの読み出し時に、前記ビット線と前記リファレンスビット線とを短絡するトランジスタを備えたことを特徴とするセンスアンプ回路。

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