JP2008112524A - 半導体記憶装置 - Google Patents

Abstract

【課題】レイアウト面積を増大させることなく読み出し精度を向上させる。
【解決手段】メモリセルアレイ４と、センスアンプ回路１０とを備えた半導体記憶装置において、定電流源ＣＣＳを備える。メモリセルアレイ４は、それぞれビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の抵抗体メモリ素子Ｒｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に対してデータを記憶保持する。センスアンプ回路１０は、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してメモリセルアレイ４からデータを読み出すために用いる。定電流源ＣＣＳは、データの読み出し時に、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に定電流Ｉｃｏｎｓｔを供給する。
【選択図】図１

Description

本発明は、抵抗体メモリ素子に対してデータを記憶保持するための半導体記憶装置に関する。

従来例の磁気抵抗素子を用いてデータを記憶保持するＭＲＡＭ（Magneto-resistive Random Access Memory）が非特許文献１に開示されている。フォールデッドビット線構成のＭＲＡＭは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、並行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。ＭＲＡＭ等を含む一般的なメモリ装置においては、メモリセルから読み出された電圧は非常に小さいので、それを増幅するためのセンスアンプ回路を必要とする。

従来例のセンスアンプ回路は、センスアンプ用トランジスタを備え、センスアンプ用トランジスタのゲートに印加されるセンスアンプ電圧により決定されるほぼ一定のバイアス電圧を、ビット線を介して磁気抵抗素子に印加する。従来例のセンスアンプ回路は、印加されたバイアス電圧により磁気抵抗素子に流れる電流を検出することによって、磁気抵抗素子の抵抗値を検出し、それにより磁気抵抗素子に書き込まれたデータを判別する。

Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004. Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005. M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005. W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.

しかしながら、例えばＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる磁気抵抗素子を用いるＳＴＴ−ＭＲＡＭ等においては、磁気抵抗素子の抵抗値が小さいので、読み出し時の電流による誤書き込み（リードディスターブ）を防ぐために、読み出し時に磁気抵抗素子に流すことができる電流値が制限される。そのため、従来例のセンスアンプ回路においては、センスアンプ用トランジスタのゲート電圧を低くして、磁気抵抗素子に印加されるバイアス電圧を低くしなければならない。しかし、センスアンプ用トランジスタのしきい値電圧にはバラツキがあるため、磁気抵抗素子に印加されるバイアス電圧にもバラツキが発生し、それにより、読み出しマージンが低下し、読み出し精度が悪化するという問題があった。センスアンプ用トランジスタのしきい値電圧のバラツキを低減するためには、トランジスタのサイズを大きくする必要があり、センスアンプ回路のレイアウト面積を増大させる。

本発明の目的は以上の問題点を解決し、レイアウト面積を増大させることなく読み出し精度を向上させる半導体記憶装置を提供することにある。

第１の発明に係る半導体記憶装置は、それぞれビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルアレイと、読み出し線を介して前記メモリセルアレイから前記データを読み出すためのセンスアンプ回路とを備えた半導体記憶装置において、前記データの読み出し時に、前記ビット線に定電流を供給するための定電流源を備えたことを特徴とする。

上記半導体記憶装置において、前記定電流源は、前記センスアンプ回路を介して前記読み出し線の一端に接続されたことを特徴とする。とって代わって、前記定電流源は、前記ビット線の両端のうち、前記センスアンプ回路と接続される一端とは異なる他端に接続され、前記センスアンプ回路は、前記ビット線の一端に接続され、前記読み出し線からのデータの電圧を所定の基準電圧と比較して比較結果を出力する高入力インピーダンス増幅器を含むことを特徴とする。ここで、前記データの読み出し時に、前記ソース線の両端を所定の電位に保持する手段をさらに備えたことを特徴とする。

また、上記半導体記憶装置において、前記定電流源は、前記ビット線がプリチャージされている間は定電流を供給することを中止することを特徴とする。

さらに、上記半導体記憶装置において、前記抵抗体メモリ素子は、磁気抵抗素子であることを特徴とする。ここで、前記磁気抵抗素子は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる抵抗体メモリ素子であることを特徴とする。

またさらに、上記半導体記憶装置において、前記ソース線は、前記ビット線に対して実質的に平行に配線されることを特徴とする。

また、上記半導体記憶装置において、前記メモリセルアレイは、所定のフォールデッドビット線構成であることを特徴とする。

さらに、上記半導体記憶装置において、それぞれ前記ビット線及び前記ソース線に接続され、それぞれ所定の基準電圧を発生するために用いる別の複数の抵抗体メモリ素子を含むダミーメモリ列をさらに備えたことを特徴とする。

従って、本発明に係る半導体記憶装置によれば、定電流源によりビット線に定電流を供給することによって抵抗体メモリ素子の抵抗値を読み出すので、センスアンプ用トランジスタを必要とせず、レイアウト面積を増大させることなく読み出し精度を向上させることができる。

また、定電流源は、ビット線の両端のうち、センスアンプ回路と接続される一端とは異なる他端に接続され、センスアンプ回路は、ビット線の一端に接続され、読み出し線からのデータの電圧を所定の基準電圧と比較して比較結果を出力する高入力インピーダンス増幅器を含むことにより、ビット線上に存在する寄生抵抗による電圧差の影響を低減できるので、さらに読み出し精度を向上させることができる。

さらに、ソース線の両端を所定の電位に保持する手段をさらに備えることにより、寄生抵抗による電圧差の影響を低減できるので、さらに読み出し精度を向上させることができる。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。図１において、本実施の形態に係る半導体記憶装置は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれるＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magneto-resistive Random Access Memory）であり、列アドレスバッファ１と、列デコーダ及びＷＬドライバ２と、ダミーメモリ列３と、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、行アドレスバッファ６と、行デコーダ及びＢＬドライバ７と、２ビット信号及び切り替え信号生成器８と、センスアンプ回路１０とを備えて構成される。列アドレスバッファ１は、外部から入力される列アドレス信号ＲＡ０＿ｘを一時的に保管する。列デコーダ及びＷＬドライバ２は、列アドレスバッファ１から入力した列アドレス信号ＲＡ０＿ｘをデコードして、メモリセルアレイ４内の書き込み又は読み出しを行う所望のメモリセルにアクセスするためのワード線（ＷＬ）を選択する。行アドレスバッファ６は、外部から入力される行アドレス信号ＣＡ０＿ｘを一時的に保管する。行デコーダ及びＢＬドライバ７は、行アドレスバッファ６から入力した行アドレス信号ＣＡ０＿ｘをデコードして、メモリセルアレイ４内の書き込み又は読み出しを行う所望のメモリセルにアクセスするためのビット線（ＢＬ）を選択するために行選択線（ＣＳＬ）を選択する。

メモリセルアレイ４は、データを蓄積するためのＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える（図２参照）。メモリセルアレイ４において、各メモリセルが接続されるビット線（ＢＬ）及びワード線（ＷＬ）が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列３は、メモリセルアレイ４に隣接して配置され、メモリセルアレイ４の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える（図２参照）。ダミーメモリ列３において、メモリセルアレイ４内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリセルのワード線も同時に活性化される。

２ビット信号及び切り替え信号生成器８は、２ビットの書き込みデータＤ０，Ｄ１と、Ｒ／Ｗ制御回路５の書き込み動作及び読み出し動作を切り替えるための切り替え信号Ｒ／Ｗとを生成し、Ｒ／Ｗ制御回路５に出力する。Ｒ／Ｗ制御回路５は、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって書き込み動作に切り替えられたとき、書き込みデータＤ０，Ｄ１をメモリセルアレイ４に書き込む一方、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって読み出し動作に切り替えられたとき、メモリセルアレイ４の所望のメモリセルから読み出したデータＱ０，Ｑ１を、センスアンプ回路１０を介して出力する。センスアンプ回路１０は、所望のメモリセルの読み出し電圧と、ダミーメモリセルに印加されるリファレンス電圧（基準電圧）との電圧差をデジタルレベルとして取り扱いが可能になるレベルにまで増幅して、メモリセル内に蓄積されたデータが「０」であるか、「１」であるかを判別して読み出したデータＱ０，Ｑ１を出力する。なお、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１上には、それぞれ寄生容量Ｃ５，Ｃ７，Ｃ６，Ｃ８が存在する。

図２は、図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。図２において、メモリセルアレイ４は、フォールデッドビット線構成であり、それぞれがトランジスタ及び磁気抵抗素子を含む１対の直列回路を備えた複数のメモリセルＭＣを格子状に配置する。フォールデッドビット線構成においては、１つのメモリセルＭＣ内でビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とが対をなし、互いに平行かつ近接して配置されるので、同一メモリセルアレイ内で発生した同相ノイズをキャンセルできる。メモリセルアレイ４の各メモリセルＭＣにおいて、各磁気抵抗素子Ｒｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）及びＲｉｘ＿Ｂ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）は、互いに異なるデータを記憶保持する。各メモリセルＭＣは、配置される行に応じて、所定のソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、配置されている列に応じて、所定のワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）に接続される。さらに、本実施の形態においては、２ビットのデータを記憶保持できるように、上下２段のメモリセルＭＣ０，ＭＣ１が対をなしている。従って、例えば、メモリセルＭＣ０において、磁気抵抗素子Ｒｍ０には書き込みデータＤ０，Ｄ１のうち１ビット目のデータＤ０が記憶保持され、磁気抵抗素子Ｒｍ０＿Ｂには書き込みデータＤ０の逆のデータが記憶保持される一方、メモリセルＭＣ１において、磁気抵抗素子Ｒｍ１には２ビット目のデータＤ１が記憶保持され、磁気抵抗素子Ｒｍ１＿Ｂには２ビット目のデータＤ１の逆のデータが記憶保持される。

ダミーメモリ列３は、前述のように、メモリセルアレイ４内の各メモリセルＭＣと同様の構成を有する複数のダミーメモリセルＤＭＣを備える。各ダミーメモリセルＤＭＣは、配置されている行に応じて、所定のソース線ＳＬｉｘと、所定のビット線ＢＬｉｘと、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、左右のトランジスタは、それぞれダミーワード線ＤｕｍｍｙＷＬ０及びＤｕｍｍｙＷＬ１に接続される。ダミーメモリセルＤＭＣの磁気抵抗素子Ｒｍａｘ，Ｒｍｉｎ（以下、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎという。）は、リファレンス電流を生成するために利用される。リファレンス抵抗Ｒｍａｘは、ソース線ＳＬｉ０と、ビット線ＢＬｉ０又はリファレンスビット線ＢＬ＿Ｂｉ０（ｉ＝０，１，…ｍ，…Ｍ）とに接続され、リファレンス抵抗Ｒｍｉｎは、ソース線ＳＬｉ１と、ビット線ＢＬｉ１又はリファレンスビット線ＢＬ＿Ｂｉ１（ｉ＝０，１，…ｍ，…Ｍ）とに接続される。なお、リファレンス抵抗Ｒｍａｘの抵抗値と、リファレンス抵抗Ｒｍｉｎの抵抗値との間には、次式（１）が成り立つ。

［数１］
Ｒｍａｘ＞Ｒｍｉｎ （１）

なお、ソース線ＳＬｉｘと、ビット線ＢＬｉｘと、リファレンスビット線ＢＬ＿Ｂｉｘとは、実質的に平行に配置され、ソース線ＳＬｉｘ、ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘと、ワード線ＷＬｙとは、実質的に垂直に配置される。

また、ビット線ＢＬｉ０，ＢＬｉ１及びリファレンスＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１上には、それぞれ寄生抵抗Ｒ１，Ｒ３，Ｒ２，Ｒ４が存在し、各ビット線ＢＬｉ０，ＢＬｉ１及び各リファレンスビット線ＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１とグラウンドとの間には、それぞれ寄生容量Ｃ１，Ｃ３，Ｃ２，Ｃ４が存在する。簡易のため、寄生抵抗Ｒ１〜Ｒ４及び寄生容量Ｃ１〜Ｃ４は、ビット線ＢＬｍ０，ＢＬｍ１及びリファレンスビット線ＢＬ＿Ｂｍ０，ＢＬ＿Ｂｍ１上にのみ図示している。

図３は、図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。Ｒ／Ｗ制御回路５は、データの書き込み時、図３に示されるような、複数のトランジスタ及び演算回路を含む周知のドライバ回路を制御して、行選択線ＣＳＬｉ（ｉ＝０，１，…ｍ，…Ｍ）に入力される信号に応じて、いずれか１対の所望のメモリセルを選択するためにソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に印加される電圧のレベルを制御し、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、２ビットの書き込みデータＤ０，Ｄ１をメモリセルに書き込む。また、Ｒ／Ｗ制御回路５は、データの読み出し時、同様に、上記周知のドライバ回路を制御して、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に電流を流し、読み出した電流を各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に出力して、センスアンプ回路１０に伝達する。

具体的には、書き込みデータＤ０，Ｄ１の書き込み時、まず、外部から入力された列アドレス信号ＲＡ０＿ｘ及び行アドレス信号ＣＡ０＿ｘに応じて、所望のメモリセルにアクセスするために、例えば、図２のワード線ＷＬ２ｎと図３の列選択線ＣＳＬｍを列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７によりハイレベル電圧（イネーブル）にする。次に、２ビット信号及び切り替え信号生成器８からの切り替え信号Ｒ／Ｗにより、図３中のＲＥＡＤ線及びＢＬＥＱ線がロウレベル電圧（ディスエーブル）に制御され、Ｒ／Ｗ制御回路５が書き込み動作に切り替えられる。次に、Ｒ／Ｗ制御回路５は、書き込みデータＤ０が「０」である場合、ＢＢＰ０線及びＢＦＰ０線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、所望のメモリセルのトランジスタ及び磁気抵抗素子Ｒｍ０にバイアス電圧Ｖｂｉａｓ（＝ＶＤＤ−Ｖｇｎｄ）を印加し、ビット線ＢＬｍ０からソース線ＳＬｍ０への方向に電流を流して、磁気抵抗素子Ｒｍ０に「０」のデータを書き込む。一方、書き込みデータＤ０が「１」である場合、ＢＢＰ０線及びＢＦＰ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ０線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、図２の磁気抵抗素子Ｒｍ０にバイアス電圧Ｖｂｉａｓ（＝Ｖｇｎｄ−ＶＤＤ）を印加し、ソース線ＳＬｍ０からビット線ＢＬｍ０への方向に電流を流して、磁気抵抗素子Ｒｍ０に「１」のデータを書き込む。同様に、書き込みデータＤ１が「０」である場合、Ｒ／Ｗ制御回路５は、ＢＢＰ１線及びＢＦＰ１線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、磁気抵抗素子Ｒｍ１に「０」のデータを書き込む。一方、書き込みデータＤ１が「１」である場合、ＢＢＰ１線及びＢＦＰ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ１線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、磁気抵抗素子Ｒｍ１に「１」のデータを書き込む。なお、同様にして、磁気抵抗素子Ｒｍ０＿Ｂ及びＲｍ１＿Ｂには、それぞれ磁気抵抗素子Ｒｍ０及びＲｍ１とは逆の信号が書き込まれる。

図４は、図１のセンスアンプ回路１０の詳細な構成を示す回路図である。図４において、センスアンプ回路１０は、定電流供給回路２０と、バススワップスイッチ回路３５，４１と、差動増幅器３６，４２と、プリチャージ回路４３とを備えて構成される。プリチャージ回路４３は、各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をそれぞれプリチャージ電圧ＶＰＣにプリチャージするための回路である。

バススワップスイッチ３５は、読み出し線ＬＩＯＦ０上に接続された第１のＮ型トランジスタ５０と、リファレンス読み出し線ＬＩＯＢ０上に接続された第２のＮ型トランジスタ５１と、第１のＮ型トランジスタ５０のソース端子と第２のＮ型トランジスタ５１のドレイン端子との間に接続された第３のＮ型トランジスタ５２と、第２のＮ型トランジスタ５１のソース端子と第１のＮ型トランジスタ５０のドレイン端子との間に接続された第４のＮ型トランジスタ５３とを備え、第３及び第４のトランジスタ５２，５３は、列アドレス信号ＲＡ０＿ｘと同じである列アドレス信号ＲＡ０により制御され、第１及び第２のＮ型トランジスタ５０，５１は、列アドレス信号ＲＡ０の反転信号である列アドレス信号ＲＡ０＿Ｂにより制御される。同様に、バススワップスイッチ回路４１は、読み出し線ＬＩＯＦ１上に接続された第５のＮ型トランジスタ５４と、リファレンス読み出し線ＬＩＯＢ１上に接続された第６のＮ型トランジスタ５５と、第５のＮ型トランジスタ５４のソース端子と第６のＮ型トランジスタ５５のドレイン端子との間に接続された第７のＮ型トランジスタ５６と、第６のＮ型トランジスタ５５のソース端子と第５のＮ型トランジスタ５４のドレイン端子との間に接続された第８のＮ型トランジスタ５７とを備え、第７及び第８のトランジスタ５６，５７は、列アドレス信号ＲＡ０により制御され、第５及び第６のＮ型トランジスタ５４，５５は、列アドレス信号ＲＡ０＿Ｂにより制御される。バススワップスイッチ３５は、各Ｎ型トランジスタを制御することにより、各読み出し線ＬＩＯＦ０及びＬＩＯＢ０に流れる電流を入れ替える。バススワップスイッチ回路４１は、各Ｎ型トランジスタを制御することにより、各読み出し線ＬＩＯＦ１及びＬＩＯＢ１に流れる電流を入れ替える。差動増幅器３６は、非反転入力端子に印加された、所望のメモリセルの磁気抵抗素子Ｒｍ０のデータに応じた電圧ＶＲｍ０と、反転入力端子に印加された、リファレンス抵抗Ｒｍａｘによるリファレンス電圧（基準電圧）である電圧ＶＲｍａｘの差分を算出し、算出された差分を増幅してそれぞれ読み出しデータＱ０として出力し、差動増幅器４２は、非反転入力端子に印加された、所望のメモリセルの磁気抵抗素子Ｒｍ１のデータに応じた電圧ＶＲｍ１と、反転入力端子に印加された、リファレンス抵抗Ｒｍｉｎによるリファレンス電圧（基準電圧）である電圧ＶＲｍｉｎの差分を算出し、算出された差分を増幅してそれぞれ読み出しデータＱ１として出力する。

定電流供給回路２０は、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタという。）３１，３３，３７，３９を備えたセンス制御回路ＳＴと、Ｐ型トランジスタ３２，３４，３８，４０を備えた定電流源ＣＣＳとを備えて構成される。Ｐ型トランジスタ３１，３３，３７，３９は、センスイネーブル信号／ＳＥによりオン及びオフを制御され、Ｐ型トランジスタ３２，３４，３８，４０は、ビット線電圧制御信号ＢＬＶＣＴＬによりオン及びオフを制御される。Ｐ型トランジスタ３１は、Ｐ型トランジスタ３２とＮ型トランジスタ５０とを介して読み出し線ＬＩＯＦ０に接続され、Ｐ型トランジスタ３３は、Ｐ型トランジスタ３４とＮ型トランジスタ５１とを介してリファレンス読み出し線ＬＩＯＢ０に接続され、Ｐ型トランジスタ３７は、Ｐ型トランジスタ３８とＮ型トランジスタ５４とを介して読み出し線ＬＩＯＦ１に接続され、Ｐ型トランジスタ３９は、Ｐ型トランジスタ４０とＮ型トランジスタ５５とを介してリファレンス読み出し線ＬＩＯＢ１に接続される。また、センスイネーブル信号／ＳＥは、メモリセルアレイ４からのデータの読み出し時にロウレベル電圧（接地電位Ｖｇｎｄ）に制御され、それ以外の時はハイレベル電圧（電源電位ＶＤＤ）に制御され、ビット線電圧制御信号ＢＬＶＣＴＬは、常にロウレベル（接地電位Ｖｇｎｄ）に維持される。

上記構成を有するセンスアンプ回路１０において、例えば、メモリセルアレイ４内の磁気抵抗素子Ｒｍ０，Ｒｍ１のデータを読み出す場合、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ２ｎと図３の行選択線ＣＳＬｍをハイレベル電圧（イネーブル）とするのに先立って、まず、センスイネーブル信号／ＳＥをハイレベル電圧（ディスエーブル）にし、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４３により各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣでプリチャージし、それにより、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）を接地電位にプリチャージする。バススワップスイッチ回路３５，４１は、列アドレス信号ＲＡ０，ＲＡ０＿Ｂにより制御され、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）を、それぞれＰ型トランジスタ３２，３８側とＰ型トランジスタ３４，４０側のいずれに接続するかを判断する。

次に、上記プリチャージが終了すると、プリチャージ線ＰＣ（ＬＩＯＥＱ）とＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、センスイネーブル信号／ＳＥをロウレベル電圧（イネーブル）にし、ワード線ＷＬ２ｎ及び行選択線ＣＳＬｍをハイレベル電圧（イネーブル）にする。センスイネーブル信号／ＳＥがロウレベル電圧（イネーブル）となり、ワード線ＷＬ２ｎがイネーブルに制御されることにより、定電流源ＣＣＳは各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に定電流Ｉｃｏｎｓｔを供給する。各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に供給された定電流Ｉｃｏｎｓｔは、ビット線を介して磁気抵抗素子Ｒｍ０，Ｒｍ１に供給され、磁気抵抗素子Ｒｍ０，Ｒｍ１の抵抗値に応じた電圧ＶＲｍ０，ＶＲｍ１がそれぞれ差動増幅器３６，４２に入力される。また、ワード線ＷＬ２ｎがイネーブルに制御されると同時に、ダミーメモリセルが接続されたダミーワード線ＤｕｍｍｙＷＬ０もイネーブルに制御され、ダミーメモリセル内のリファレンス抵抗Ｒｍａｘ，Ｒｍｉｎにも同様に定電流Ｉｃｏｎｓｔが供給され、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎの抵抗値に応じた電圧ＶＲｍａｘ，ＶＲｍｉｎがそれぞれ差動増幅器３６，４２に入力される。差動増幅器３６は、各磁気抵抗素子Ｒｍ０の抵抗値に応じた電圧ＶＲｍ０と、リファレンス抵抗Ｒｍａｘの抵抗値に応じた電圧ＶＲｍａｘとを比較することにより、磁気抵抗素子Ｒｍ０に書き込まれたデータを判別し、差動増幅器４２は、各磁気抵抗素子Ｒｍ１の抵抗値に応じた電圧ＶＲｍ１と、リファレンス抵抗Ｒｍｉｎの抵抗値に応じた電圧ＶＲｍｉｎとを比較することにより、磁気抵抗素子Ｒｍ１に書き込まれたデータを判別し、それぞれ読み出しデータＱ０，Ｑ１として出力する。差動増幅器３６に入力される各電圧ＶＲｍ０，ＶＲｍａｘ及び差動増幅器４２に入力される各電圧ＶＲｍ１，ＶＲｍｉｎは、それぞれ次式（２）〜（５）により表される。なお、各メモリセル又は各ダミーメモリセルのトランジスタのオン抵抗は無視できるものとする。

［数２］
ＶＲｍ０＝Ｉｃｏｎｓｔ×Ｒｍ０ （２）

［数３］
ＶＲｍ１＝Ｉｃｏｎｓｔ×Ｒｍ１ （３）

［数４］
ＶＲｍａｘ＝Ｉｃｏｎｓｔ×Ｒｍａｘ （４）

［数５］
ＶＲｍｉｎ＝Ｉｃｏｎｓｔ×Ｒｍｉｎ （５）

従って、以上説明したように、本実施の形態に係る半導体装置によれば、定電流供給回路２０を備えるので、磁気抵抗素子の抵抗が小さく、メモリセルアレイ４への読み出し電流の制限の厳しいＳＴＴ−ＭＲＡＭにおいて、センスアンプ用トランジスタを必要としないので、レイアウト面積を増大することなく読み出し精度を向上させることができる。この構成では、定電流源ＣＣＳを構成するＰ型トランジスタのしきい値電圧のバラツキが大きい場合でも、定電流源ＣＣＳを構成するＰ型トランジスタのゲート−ソース間電圧を大きく設定することにより相対的な定電流供給回路のバラツキを小さくし、バラツキの影響を小さくすることができるので、レイアウト面積を大きくする必要がない。

なお、定電流供給回路２０Ａは、センスアンプ回路１０内に含まれたが、本発明はこの構成に限らず、センスアンプ回路１０を介して読み出し線の一端に接続される構成であれば、センスアンプ回路１０の外部に設けられてもよい。

実施の形態２．
図５は、実施の形態２に係る半導体記憶装置の定電流供給回路２０Ａ、ダミーメモリ列３、メモリセルアレイ４の構成を示す回路図である。図６は、本実施の形態に係る半導体記憶装置のセンスアンプ回路１０Ａの構成を示す回路図である。本実施の形態に係る半導体記憶装置は、定電流供給回路２０ＡとトランジスタＴＲｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、ＮＡＮＤ論理回路Ｌｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ：ｘ＝０，１）とを備えた点、及び、センスアンプ回路１０に代えてセンスアンプ回路１０Ａを備えた点において、図１〜図４に示した実施の形態１に係る半導体記憶装置とは異なる。センスアンプ回路１０Ａは、定電流供給回路２０を除いた点、及び差動増幅器３６，４２に代えて高入力インピーダンス差動増幅器３６Ａ，４２Ａを備えた点において、図４に示した実施の形態１のセンスアンプ回路１０とは異なる。それ以外の点においては、実施の形態１に係る半導体装置と同様であり、同一符号を付した構成要素についての詳細な説明は省略する。

図５において、定電流供給回路２０Ａは、ダミーメモリ列３を介してメモリセルアレイ４のビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。定電流供給回路２０Ａは、センス制御回路ＳＴ２と、定電流源ＣＣＳ２とを備えて構成される。センス制御回路ＳＴ２は、ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の各線に接続され、センスイネーブル信号／ＳＥによりオン及びオフを制御される複数のＰ型トランジスタを備える。定電流源ＣＣＳ２は、ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の各線に接続され、ビット線電圧制御信号ＢＬＶＣＴＬによりオン及びオフを制御される複数のＰ型トランジスタを備える。ＮＡＮＤ論理回路Ｌｉ０（ｉ＝０，１，…ｍ，…Ｍ）の一方の入力端子は行選択線ＣＳＬｍに接続され、その他方の入力端子はソース線Ｓ０に接続され、ＮＡＮＤ論理回路Ｌｉ０（ｉ＝０，１，…ｍ，…Ｍ）は、ＮＡＮＤ演算を行い、演算結果を出力する。ＮＡＮＤ論理回路Ｌｉ１（ｉ＝０，１，…ｍ，…Ｍ）の一方の入力端子は行選択線ＣＳＬｍに接続され、その他方の入力端子はソース線Ｓ１に接続され、ＮＡＮＤ論理回路Ｌｉ１（ｉ＝０，１，…ｍ，…Ｍ）は、ＮＡＮＤ演算を行い、演算結果を出力する。Ｎ型トランジスタＴＲｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）は、ＮＡＮＤ論理回路Ｌｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）により出力される演算結果によってオン及びオフを制御され、オンのときソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）を接地する。

以上の構成によれば、定電流供給回路２０Ａが、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の両端のうち、センスアンプ回路１０Ａ側とは異なる側の一端に接続され、センスアンプ回路１０Ａが高入力インピーダンス差動増幅器３６Ａ，４２Ａを備えることにより、センスアンプ回路１０Ａ内には実質的に電流が流れないので、センスアンプ回路１０Ａは、ビット線上の寄生抵抗Ｒ１〜Ｒ４の値に拘わらず所望のメモリセルの磁気抵抗素子に印加される電圧をそのままセンスできる。これにより、読み出しマージンを大きくすることができ、読み出し精度を向上させることができる。

また、ソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）の電圧を、ソース線Ｓ０及びＳ１によりソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）の両端で制御するので、イネーブルとなるワード線の位置によって異なるソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）上の寄生抵抗の差による、高入力インピーダンス差動増幅器３６Ａ及び４２Ａに入力される読み出し電圧差を低減でき、読み出しマージンの低下を防ぎ、読み出し精度を向上させることができる。フォールデッドビット線構成のダミー列方式では、通常、所望のメモリセルのワード線に依存してダミーメモリセルとの寄生抵抗差が生じるので、この構成による効果が特に大きい。

従って、以上説明したように、本実施の形態に係る半導体記憶装置によれば、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の両端のうち、センスアンプ回路１０Ａ側とは異なる側の一端に接続され、センスアンプ回路１０Ａが高入力インピーダンス差動増幅器３６Ａ，４２Ａを備え、ソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）の電圧を、ソース線Ｓ０及びＳ１によりソース線ＳＬｉｘ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）の両端で制御するので、読み出し精度を向上させることができる。

なお、上記実施の形態１及び２において、センスアンプ回路１０又は１０Ａはプリチャージ回路４３を含むが、本発明はこの構成に限らず、プリチャージ回路４３は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。

また、上記実施の形態１及び２において、メモリ装置を構成するメモリ素子は磁気抵抗素子であったが、本発明はこの構成に限らず、磁気抵抗素子に代えてＰＣＭ（Phase Change Memory:相変化メモリ）等の他の抵抗体メモリ素子を用いても良い。

本発明に係る半導体記憶装置によれば、定電流源によりビット線に定電流を供給することによって抵抗体メモリ素子の抵抗値を読み出すので、センスアンプ用トランジスタを必要とせず、レイアウト面積を増大させることなく読み出し精度を向上させることができる。本発明に係るセンスアンプ回路は、例えば、ＭＲＡＭ全般、特に磁気抵抗素子の抵抗が小さく、読み出し電流制限の厳しいＳＴＴ−ＭＲＡＭに利用することができる。

本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。 図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。 図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。 図１のセンスアンプ回路１０の詳細な構成を示す回路図である。 本発明の実施の形態２に係る半導体記憶装置の定電流供給回路２０Ａ、ダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。 本発明の実施の形態２に係る半導体記憶装置のセンスアンプ回路１０Ａの詳細な構成を示す回路図である。

符号の説明

１…列アドレスバッファ、
２…列デコーダ及びＢＬドライバ、
３…ダミーメモリ列、
４…メモリセルアレイ、
５…Ｒ／Ｗ制御回路、
６…行アドレスバッファ、
７…行デコーダ及びＷＬドライバ、
８…２ビット信号生成器、
１０，１０Ａ…センスアンプ回路、
２０，２０Ａ…定電流供給回路、
３５，４１…バススワップスイッチ回路、
３６，３６Ａ，４２，４２Ａ…差動増幅器、
４３…プリチャージ回路、
Ｃ１〜Ｃ８…寄生容量、
ＣＣＳ，ＣＣＳ２…定電流源、
Ｒ１〜Ｒ４…寄生抵抗、
ＳＴ，ＳＴ２…センス制御回路。

Claims (10)

1. それぞれビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルアレイと、読み出し線を介して前記メモリセルアレイから前記データを読み出すためのセンスアンプ回路とを備えた半導体記憶装置において、
   前記データの読み出し時に、前記ビット線に定電流を供給するための定電流源を備えたことを特徴とする半導体記憶装置。
2. 前記定電流源は、前記センスアンプ回路を介して前記読み出し線の一端に接続されたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記定電流源は、前記ビット線の両端のうち、前記センスアンプ回路と接続される一端とは異なる他端に接続され、
   前記センスアンプ回路は、前記ビット線の一端に接続され、前記読み出し線からのデータの電圧を所定の基準電圧と比較して比較結果を出力する高入力インピーダンス増幅器を含むことを特徴とする請求項１記載の半導体記憶装置。
4. 前記データの読み出し時に、前記ソース線の両端を所定の電位に保持する手段をさらに備えたことを特徴とする請求項３記載の半導体記憶装置。
5. 前記定電流源は、前記ビット線がプリチャージされている間は定電流を供給することを中止することを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体記憶装置。
6. 前記抵抗体メモリ素子は、磁気抵抗素子であることを特徴とする請求項１乃至５のうちのいずれか１つに記載の半導体記憶装置。
7. 前記磁気抵抗素子は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる抵抗体メモリ素子であることを特徴とする請求項６記載の半導体記憶装置。
8. 前記ソース線は、前記ビット線に対して実質的に平行に配線されることを特徴とする請求項１乃至７のうちのいずれか１つに記載の半導体記憶装置。
9. 前記メモリセルアレイは、所定のフォールデッドビット線構成であることを特徴とする請求項１乃至８のうちのいずれか１つに記載の半導体記憶装置。
10. それぞれ前記ビット線及び前記ソース線に接続され、それぞれ所定の基準電圧を発生するために用いる別の複数の抵抗体メモリ素子を含むダミーメモリ列をさらに備えたことを特徴とする請求項１乃至９のうちのいずれか１つに記載の半導体記憶装置。

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