JP2004096002A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
【解決手段】読出電流経路に接続されたトランジスタ群の1つである、MTJメモリセル中のアクセストランジスタATRは、半導体基板SUB上の絶縁膜200上に形成された半導体層205を用いて作製され、不純物領域110,120、ゲート領域130およびボディ領域210を含む。すなわち、アクセストランジスタATRは、そのオフリーク電流を削減するためにSOI構造で作製される。
【選択図】 図4
Description
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【0002】
【従来の技術】
近年、新世代の不揮発性記憶装置として、MRAM(Magnetic Random AccessMemory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【0003】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについての報告がなされている(例えば、非特許文献1〜3参照)。
【0004】
図11は、磁気トンネル接合部を有するメモリセル(以下、単に「MTJメモリセル」とも称する)の構成を示す概略図である。
【0005】
図11を参照して、MTJメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ビット線BLおよびソース電圧線SLの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【0006】
MTJメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線BLおよびディジット線DLと、データ読出を指示するためのリードワード線RWLと、データ読出時にトンネル磁気抵抗素子TMRを接地電圧GNDにプルダウンするためのソース電圧線SLとが設けられる。データ読出時においては、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRは、ソース電圧線SLおよびビット線BLの間に電気的に結合される。
【0007】
図12は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
【0008】
図12を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化される強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。
【0009】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
【0010】
データ書込時においては、リードワード線RWLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびディジット線DLのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【0011】
図13は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【0012】
図13を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:HardAxis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびディジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0013】
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル(“1”および“0”)に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータ(“1”および“0”)を記憶することができる。
【0014】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図13に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0015】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図13に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはディジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0016】
MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、ディジット線DLとビット線BLとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子TMR中の自由磁化層VLは、磁化容易軸(EA)に沿ったデータ書込磁界の向きに応じて、固定磁化層FLと平行もしくは、反対(反平行)方向に磁化される。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【0017】
図14は、MTJメモリセルからのデータ読出動作を説明する概念図である。図14を参照して、データ読出動作時においては、アクセストランジスタATRは、リードワード線RWLの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子TMRは、接地電圧GNDへプルダウンされた状態でビット線BLと電気的に結合される。
【0018】
この状態で、ビット線BLを所定電圧へプルアップすれば、ビット線BLおよびトンネル磁気抵抗素子TMRを含む電流経路を、トンネル磁気抵抗素子TMRの電気抵抗に応じた、すなわちMTJメモリセルの記憶データのレベルに応じたメモリセル電流Icellが通過する。たとえば、このメモリセル電流Icellを所定の基準電流と比較することにより、MTJメモリセルから記憶データを読出すことができる。
【0019】
なお、メモリセル電流Icellは、一般的に、上述したデータ書込電流と比較して1〜2桁程度小さくなるように設計される。したがって、メモリセル電流Icellの影響によって、MTJメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【0020】
図15は、半導体基板上に接続されたMTJメモリセルの第1の構造例を示す図である。
【0021】
図15を参照して、半導体基板SUB上に形成されたアクセストランジスタATRは、n型領域である不純物領域110および120と、ゲート領域130とを有する。不純物領域110は、コンタクトホール135に形成される金属膜を介してソース電圧線SLと電気的に結合される。
【0022】
ディジット線DLは、ソース電圧線SLの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子TMRは、ディジット線DLの上層側に配置される。トンネル磁気抵抗素子TMRは、ストラップ150およびコンタクトホール140に形成された金属膜を介して、アクセストランジスタATRの不純物領域120と電気的に結合される。ストラップ150は、トンネル磁気抵抗素子TMRをアクセストランジスタATRと電気的に結合するために設けられ、導電性の物質で形成される。ビット線BLは、トンネル磁気抵抗素子TMRと電気的に結合されて、トンネル磁気抵抗素子TMRの上層側に設けられる。
【0023】
データ書込電流および読出電流が流されるビット線BLおよびデータ書込電流が流されるディジット線DLは、金属配線層を用いて形成される。一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート領域130と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【0024】
図16は、半導体基板上に作製されたMTJメモリセルの第2の構造例を示す図である。
【0025】
図16を参照して、第2の構造例においては、MTJメモリセルの構造に必要な金属配線層を削減するために、ソース電圧線SLが金属配線層を用いずに形成される点が異なる。ソースに相当する不純物領域110は、行方向あるいは列方向に隣接するアクセストランジスタATR間で互いに電気的に結合され、かつ、接地電圧GNDと結合されてソース電圧線として作用する。
【0026】
これに伴い、図15に示した第1の構造例では金属配線層M2およびM3にそれぞれ形成されたディジット線DLおよびビット線BLは、金属配線層M1およびM2にそれぞれ形成される。これにより、これらの信号線を形成するのに必要な金属配線層の数が、第2の構造例では第1の構造例と比較して1つ削減される。これにより、MTJメモリセルの集積度を高めることができる。
【0027】
このように、MRAMデバイスは、半導体基板上に集積配置されたMTJメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各MTJメモリセルにおいて、トンネル磁気抵抗素子TMRは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子TMRの電気抵抗RmaxおよびRminと、記憶データのレベル(“1”および“0”)とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【0028】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non−Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
【非特許文献2】
ダーラム(M.Durlam)他5名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131。
【非特許文献3】
ナジ(Peter K. Naji)他4名、“256kb、3.0ボルトおよび1トランジスタ1磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ(A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM)”(米国),2001年米国電気電子学会国際固体回路会議・技術論文集TA7.6(2001 IEEE ISSCC Digest of Technical Papers, TA7.6),p.122−123。
【0029】
【発明が解決しようとする課題】
図14で説明したように、MRAMデバイスにおけるデータ読出は、選択メモリセルの電気抵抗を反映したメモリセル電流Icellあるいはメモリセル電流Icellに応じた別の電流を、読出電流としてセンスアンプ等で検知することによって実行される。
【0030】
しかしながら、このような読出電流の経路(以下、「読出電流経路」とも称する)には、データ読出時においてターンオフされる多数のトランジスタ群が接続されている。たとえば、メモリセル行に対応してワード線を配置し、メモリセル列に対応してビット線BLを配置する構成では、読出電流経路に含まれる選択ビット線には、選択メモリセルのみならず、同一のメモリセル行に属する複数の非選択メモリセル中のアクセストランジスタATRが接続されている。これらの非選択メモリセルにおいては、アクセストランジスタATRは、対応するワード線の非活性化に応答してターンオンされている。
【0031】
これらのターンオフされたトランジスタ群において、サブスレッショルド電流や拡散領域からの拡散リーク電流によるリーク電流が発生すると、センスアンプでは、本来の読出電流とリーク電流との和が検知される。したがって、リーク電流が大きくなると、読出電流が選択メモリセルの電気抵抗を必ずしも反映しなくなってしまい、データ読出マージンが低下する危険性がある。
【0032】
特に、一般的なMTJメモリセルにおいては、電気抵抗値が数十KΩオーダであり、データ読出時におけるMTJメモリセルへの印加電圧は、トンネル膜(絶縁膜)の信頼性等を考慮して、0.5V程度に抑えられる。したがって、上記読出電流は、マイクロアンペア(μA:10−6A)オーダに留まり、選択メモリセルの記憶データに応じた読出電流差は、数μA程度に過ぎない。したがって、読出マージンを確保するためには、リーク電流を抑制する必要がある。
【0033】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、読出電流経路に生じるリーク電流を抑制することによってデータ読出マージンを高めた薄膜磁性体記憶装置を提供することである。
【0034】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、読出電流に基づいて、選択メモリセルの記憶データを読出すセンスアンプ回路を含み、読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される。
【0035】
好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい。
【0036】
また好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部のゲート長は、単位サイズ当たりの電流リーク量が最小となるように設計される。
【0037】
あるいは好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい。
【0038】
また好ましくは、周辺回路は、アドレス信号をデコードして選択メモリセルを指定するためのデコード回路をさらに含み、デコード回路中のトランジスタにおける単位サイズ当たりの電流リーク量は、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における単位サイズ当たりの電流リーク量よりも大きい。
【0039】
あるいは好ましくは、周辺回路は、センスアンプ回路からの読出データを外部へ出力するためのデータ出力回路と、選択メモリセルへの書込データを受けるためのデータ入力回路とをさらに含み、データ入力回路およびデータ出力回路中のトランジスタにおける単位サイズ当たりの電流リーク量は、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における単位サイズ当たりの電流リーク量よりも大きい。
【0040】
この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、読出電流に基づいて、選択メモリセルの記憶データを読出すセンスアンプ回路を含み、読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、SOI構造を有する。
【0041】
好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、アクセストランジスタを含む。
【0042】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続された読出データ線とを含み、周辺回路は、複数のビット線および読出データ線の間にそれぞれ設けられ、複数のビット線を選択的に読出データ線と接続するための複数の選択ゲートトランジスタとをさらに含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数の選択ゲートトランジスタを含む。
【0043】
あるいは好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、周辺回路は、複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバをさらに含み、複数のビット線ドライバの各々は、第1および第2の電圧と対応するビット線との間にそれぞれ電気的に結合されて、データ書込時にそれぞれが相補的にオンおよびオフするとともに、データ読出時に各々がオフする第1および第2のドライバトランジスタを有し、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、第1および第2のドライバトランジスタを含む。
【0044】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、周辺回路は、複数のビット線および所定電圧の間にそれぞれ設けられ、各々が、対応するビット線を所定電圧にプリチャージするための複数のプリチャージトランジスタをさらに含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数のプリチャージトランジスタを含む。
【0045】
あるいは好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続され、各々が複数のビット線の一部ずつと予め対応付けられた複数の読出データ線とを含み、周辺回路は、複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線と対応する読出データ線との間に電気的に結合されて、アドレス信号に応じてオンする複数の選択ゲートトランジスタとをさらに含む。
【0046】
さらに好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数の選択ゲートトランジスタを含む。
【0047】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続された読出データ線とを含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、少なくとも選択トランジスタにおいてオンするアクセストランジスタをさらに有し、データ読出時に、複数のビット線のうちの選択メモリセルを介して固定電圧と接続された選択ビット線は、固定電圧とは異なる電圧とさらに接続され、周辺回路は、選択ビット線の電位に応じた駆動力で読出データ線を駆動するための読出ゲートトランジスタとを含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、読出ゲートトランジスタを含む。
【0048】
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される。
【0049】
好ましくは、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい。
【0050】
また好ましくは、各書込ドライバトランジスタのゲート長は、単位サイズ当たりの電流リーク量が最小となるように設計される。
【0051】
あるいは好ましくは、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい。
【0052】
この発明のさらに他の1つの構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、複数の書込ドライバトランジスタは、SOI構造を有する。
【0053】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【0054】
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイスのアレイ構成を示す回路図である。
【0055】
図1を参照して、実施の形態1に従うMRAMデバイス1は、n行×m列(n,m:自然数)に配列される複数のMTJメモリセルMCによって形成されるメモリセルアレイ10と、ロウアドレスRAに基づいてメモリセルアレイ10における行選択を実行する行デコーダ20と、列アドレスCAに基づいてメモリセルアレイ10における列選択を実行する列デコーダ25とを備える。
【0056】
メモリセルアレイ10においては、メモリセル行にそれぞれ対応してリードワード線RWL1〜RWLn、ディジット線DL1〜DLnおよびソース電圧線SL1〜SLnが配置され、メモリセル列にそれぞれ対応してビット線BL1〜BLmが設けられる。なお、以下においては、リードワード線RWL1〜RWLn、ディジット線DL1〜DLn、ビット線BL1〜BLmおよびソース電圧線SL1〜SLnを総称して、リードワード線RWL、ディジット線DL、ビット線BLおよびソース電圧線SLともそれぞれ表記する。また、信号、信号線およびデータの2値的な高電圧状態(たとえば電源電圧Vcc)および低電圧状態(たとえば接地電圧GND)を、「Hレベル」および「Lレベル」ともそれぞれ称することとする。
【0057】
各MTJメモリセルMCは、図11に示したのと同様に構成され、対応するビット線BLおよびソース電圧線SLの間に直列に接続されたトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを有する。アクセストランジスタATRのゲートは対応するリードワード線RWLと接続されている。アクセストランジスタATRのソースには、対応するソース電圧線SLによって接地電圧GNDが供給される。トンネル磁気抵抗素子TMRは、記憶データに応じた方向に磁化されて、電気抵抗RmaxおよびRminのいずれかを有する。
【0058】
各MTJメモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
【0059】
次に、メモリセルアレイ10周辺の構成について説明する。
MRAMデバイス1は、さらに、各メモリセル行に対応して、電源電圧Vccとディジット線DLの一端との間に設けられたディジット線ドライバトランジスタ41を備える。ディジット線ドライバトランジスタ41は、たとえばNチャネルMOSトランジスタで構成される。ディジット線ドライバトランジスタ41のゲートには、データ書込時において、対応するメモリセル行がデータ書込対象に選択されたときにHレベルに活性化されるデコード信号が行デコーダ20から与えられる。
【0060】
したがって、選択行のディジット線DLは、ディジット線ドライバトランジスタ41のターンオンに応答して、その一端および他端を電源電圧Vccおよび接地電圧GNDとそれぞれ接続される。この結果、選択行のディジット線に、電源電圧Vccから接地電圧GNDへ所定方向のデータ書込電流を流すことができる。一方、データ読出時には、各メモリセル行においてディジット線ドライバトランジスタ41はターンオフされて、各ディジット線DLには電流が流れない。
【0061】
行デコーダ20は、データ読出時において、ロウアドレスRAに基づいて、選択行のリードワード線RWLをHレベルに活性化し、非選択行のリードワード線RWLをLレベルに非活性化する。行デコーダ20は、図示しないRWLドライバを含んでいるものとする。一方、データ書込時においては、各リードワード線RWLはLレベルに非活性化される。
【0062】
MRAMデバイス1は、さらに、メモリセルアレイ10に隣接する領域に設けられた複数のデータバスDB1およびDB2と、DB1′およびDB2′とを備える。データバスDB1およびDB2と、DB1′およびDB2′とは、メモリセルアレイ10を挟んで互いに反対側の領域に配置される。
【0063】
MRAMデバイス1は、さらに、メモリセル列(すなわち、ビット線BL1〜BLm)にそれぞれ対応して設けられた、コラム選択ゲートトランジスタCSG1〜CSGmと、ビット線ドライバBDVa1〜BDVamおよびBDVb1〜BDVbmとをさらに備える。以下においては、コラム選択ゲートトランジスタCSG1〜CSGm、ビット線ドライバBDVa1〜BDVam,BDVb1〜BDVbmをそれぞれ総称して、コラム選択ゲートトランジスタCSGおよびビット線ドライバBDVa,BDVbとも称することとする。
【0064】
ビット線BLは、対応するコラム選択ゲートトランジスタCSGを介して、データバスDB1およびDB2の所定の一方と接続される。図1においては、奇数行のビット線がデータバスDB1と対応づけられ、偶数行のビット線がデータバスDB2と対応づけられる構成が示される。たとえばビット線BL1はコラム選択ゲートトランジスタCSG1を介してデータバスDB1と接続され、ビット線BL2は、コラム選択ゲートトランジスタCSG2を介してデータバスDB2と接続される。
【0065】
MRAMデバイス1は、さらに、データバスの本数に応じて定められるk本(k:自然数)のコラム選択線CSL1〜CSLkを備える。図1に示す構成においては、2本のデータバスDB1およびDB2を用いてデータ読出を実行する構成となっているので、k=m/2で示される。
【0066】
列デコーダ25は、列アドレスCAのデコード結果、すなわち列選択結果に応じて、コラム選択線CSL1〜CSLkのうちの、列選択結果に対応する1本を選択状態(Hレベル)に活性化する。以下においては、コラム選択線CSL1〜CSLkを総称してコラム選択線CSLとも称することとする。
【0067】
各コラム選択ゲートトランジスタCSGのゲートには所定のコラム選択線CSLが接続される。1本のコラム選択線CSLは、それぞれが異なるデータバスと接続された複数のコラム選択ゲートトランジスタのゲートと電気的に結合される。たとえば、データバスDB1およびDB2とそれぞれ接続されるコラム選択ゲートトランジスタCSG1およびCSG2では、各々のゲートに共通のコラム選択線CSL1が接続される。
【0068】
ビット線BL1〜BLmに対応して設けられた、ビット線ドライバBDVa1〜BDVamの各々の構成は同様であり、ビット線ドライバBDVb1〜BDVbmの構成は同様であるので、ここでは代表的にビット線ドライバBDVa1,BDVb1の構成について説明する。
【0069】
ビット線ドライバBDVa1は、電源電圧Vccとビット線BL1の一端側(列デコーダ25側)との間に接続されたビット線ドライバトランジスタ51と、ビット線BL1の一端側と接地電圧GNDとの間に接続されたビット線ドライバトランジスタ52と、ビット線ドライバトランジスタ51および52のゲート電圧をそれぞれ制御するための論理ゲート53および55とを有する。
【0070】
論理ゲート53は、データバスDB1、データ書込時にHレベルに設定される制御信号WEおよびコラム選択線CSL1の3つの電圧レベル間のAND論理演算結果をビット線ドライバトランジスタ51のゲートに出力する。論理ゲート55は、データバスDB1の反転レベル、制御信号WEおよびコラム選択線CSL1の3つの電圧レベル間のAND論理演算結果をビット線ドライバトランジスタ52のゲートに出力する。
【0071】
これに対して、ビット線ドライバBDVb1は、電源電圧Vccとビット線BL1の他端側(列デコーダ25の反対側)との間に接続されたビット線ドライバトランジスタ61と、ビット線BL1の他端側と接地電圧GNDとの間に接続されたビット線ドライバトランジスタ62と、ビット線ドライバトランジスタ61および62のゲート電圧をそれぞれ制御するための論理ゲート63および65とを有する。
【0072】
ビット線ドライバトランジスタ51,52,61,62は、たとえば、小さいトランジスタサイズで十分な書込電流を供給するために、相対的に電流駆動能力の大きいNチャネル型MOSトランジスタで構成される。
【0073】
論理ゲート63は、データバスDB2の反転レベル、制御信号WEおよびコラム選択線CSL1の3つの電圧レベル間のAND論理演算結果をビット線ドライバトランジスタ61のゲートに出力する。論理ゲート65は、データバスDB2、制御信号WEおよびコラム選択線CSL1の3つの電圧レベル間のAND論理演算結果をビット線ドライバトランジスタ62のゲートに出力する。
【0074】
MRAMデバイス1は、データ入力回路80をさらに備える。データ入力回路80は入力バッファ機能を含み、外部から入力された入力データDINに応じて、データバスDB1,DB2およびDB1′,DB2′の電圧を駆動する。データバスDB1およびDB1´のペアならびにデータバスDB2およびDB2′のペアを用いて、それぞれのペアにおいて1ビットずつのデータ書込が実行される。
【0075】
たとえば、書込データがHレベル(“1”)のときには、データバスDB1またはDB1′がHレベル(電源電圧Vcc)に駆動され、データバスDB2またはDB2′が、Lレベル(接地電圧GND)に駆動される。これに対して、書込データがLレベル(“0”)のときには、データバスDB1またはDB1′がLレベル(接地電圧GND)に駆動され、データバスDB2またはDB2′がHレベル(電源電圧Vcc)に駆動される。
【0076】
これにより、Hレベルデータの書込時(DIN=“1”)には、選択列のビット線BLに、ビット線ドライバBDVaからBDVbに向かう方向にデータ書込電流+Iwが流される。Lレベルデータの書込時(DIN=“0”)には、選択列のビット線BLに、Hレベルデータ書込時と反対方向、すなわち、ビット線ドライバBDVbからBDVaへ向かう方向にデータ書込電流−Iwが流される。
【0077】
ディジット線DLを流れるデータ書込電流は、MTJメモリセルMCにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線を流れる、書込データに応じた方向のデータ書込電流は、MTJメモリセルMCにおいて磁化容易軸方向に沿った磁界を発生させる。対応するディジット線DLおよびビット線BLの両方にデータ書込電流が流されたメモリセルMCにおいて、ビット線BLを流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【0078】
MRAMデバイス1では、同一のコラム選択線CSLに対応する2本のビット線(偶数列および奇数列)を用いて、2ビットのデータ書込が並列に実行される。たとえば、コラム選択線CSL1の選択時には、ビット線BL1には、データバスDB1およびDB1´の電圧設定に応じたデータ書込電流が流され、ビット線BL2には、データバスDB2およびDB2´の電圧設定に応じたデータ書込電流が流される。したがって、ビット線BL1およびBL2にそれぞれ対応する2個の選択メモリセルに対するデータ書込が並列に実行される。
【0079】
MRAMデバイス1は、さらに、各ビット線BLに対応して設けられたプリチャージトランジスタ67と、センスアンプ回路70と、センス選択ゲートトランジスタ71,72と、データ出力回路75とを備える。
を含む。
【0080】
プリチャージトランジスタ67は、プリチャージ電圧Vpcと各ビット線BLとの間に電気的に結合される。プリチャージトランジスタ67は、プリチャージ信号φPRに応答してオンする。たとえば、プリチャージ電圧Vpcとして接地電圧GNDを用いることができる。
【0081】
プリチャージ信号φPRは、MRAMデバイス1のスタンバイ期間と、MRAMデバイス1のアクティブ期間内におけるデータ書込動作およびデータ読出動作の前後等において、各ビット線BLをプリチャージするために活性化される。一方、MRAMデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、プリチャージ信号φPRはLレベルに非活性化される。これに応答して、各ビット線BLは、プリチャージ電圧Vpc(接地電圧GND)と切離される。
【0082】
センス選択ゲートトランジスタ71および72は、データバスDB1およびDB2とセンスアンプ回路70との間にそれぞれ接続される。センス選択ゲートトランジスタ71および72のゲートには、データ読出時に選択的にHレベルに設定されるセンス選択信号SA1およびSA2がそれぞれ入力される。センス選択ゲートトランジスタ71および72は、たとえばNチャネルMOSトランジスタで構成される。したがって、データ読出時においては、センス選択ゲートトランジスタ71および72の一方がオンして、データバスDB1およびDB2の一方がセンスアンプ回路70と接続される。
【0083】
データ読出時には、さらに、選択行のリードワード線RWLおよび選択列に対応するコラム選択線CSLが活性化される。この結果、センスアンプ回路70−センス選択ゲートトランジスタ(71または72)−選択データバス(DB1またはDB2)−コラム選択ゲートトランジスタCSG−選択ビット線−トンネル磁気抵抗素子TMR−アクセストランジスタATR−ソース電圧線SL−接地電圧GNDの読出電流経路が形成されて、選択メモリセルの電気抵抗(すなわち記憶データ)に応じた読出電流Isが流される。
【0084】
この構成では、読出電流Isは、選択メモリセルを通過するメモリセル電流Icellに相当し、選択メモリセルの電気抵抗がRmaxおよびRminであるときに、それぞれIs(Rmax)およびIs(Rmin)となるように設計されている。センスアンプ回路70へ与えられる基準電流Irefは、上記Is(Rmax)およびIs(Rmin)の中間値に設計された一定電流である。なお、図1に示されるように、複数のデータバスDB1,DB2を選択的にデータ読出に使用する構成としているので、ビット線BL1〜BLmを1本のデータバスと接続する構成と比較して、読出電流経路に接続されるターンオフ状態のコラム選択ゲートトランジスタCSGの個数が削減されている。
【0085】
データ出力回路75は、出力バッファ機能を含み、センスアンプ回路70によって生成された読出データを出力データDOUTとして外部へ出力する。
【0086】
以上説明したMRAMデバイスにおけるデータ書込およびデータ読出動作を、図2および図3を用いて説明する。
【0087】
図2を参照して、データ書込時においては、各リードワード線RWLはLレベル(接地電圧GND)に非活性化され、選択行のディジット線DLが活性化される。さらに、図示しないが、選択列のコラム選択線CSLが活性化される。
【0088】
これにより、選択行のディジット線DLおよび選択列のビット線BLには、一定方向のデータ書込電流Ipおよび書込データに応じた方向のデータ書込電流±Iwがそれぞれ供給される。ここで、データ書込電流±Iwは、異なる方向のデータ書込電流+Iwおよび−Iwを総称したものである。この結果、選択行のディジット線および選択列のビット線の交点に位置する選択メモリセルに対して、データ書込が実行される。
【0089】
データ読出時においては、選択行に対応するリードワード線RWLがHレベルに活性化される一方で、各ディジット線DLは、非活性化されて電流は流されない。また、図示しないが、選択列のコラム選択線CSLが活性化される。
【0090】
選択列のビット線BLは、選択メモリセルを介して接地電圧GNDへプルダウンされる。センスアンプ回路70は、データバスDB1またはDB2を介して、選択列のビット線BLを接地電圧GNDと異なる所定電圧Vrefと接続する。所定電圧Vrefは、トンネル磁気抵抗素子TMRの特性、たとえば、トンネル膜の信頼性や接合抵抗差ΔR(=Rmax−Rmin)の現われやすさを考慮して、一般的には0.5V程度に設定される。
【0091】
このとき、選択列のビットを含む読出電流経路には、選択メモリセルの記憶データに応じた読出電流Isが流れる。この読出電流Isと上述の基準電流Irefとの電流差を検知することによって、選択メモリセルの記憶データを読出すことができる。なお、センスアンプ回路70としては、電流差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。
【0092】
図3には、データ読出動作のバリエーションが示される。図3に示されたデータ読出動作においては、センスアンプ回路70は、データバスDB1またはDB2を介して、選択列のビット線BLに一定の読出電流Isを供給する。これに応じて、選択列のビット線BLには、選択メモリセルの2種類の電気抵抗(Rmax,Rmin)に応じた電圧V1またはV0が、読出電流Isに基づいて発生される。
【0093】
したがって、上記の電圧V1およびV0の中間レベルに対応して設計された所定電圧Vrと、選択ビット線と接続されたデータバスDB1またはDB2の電圧との電圧差を検知することによって、選択メモリセルの記憶データを読出すことができる。なお、このようなデータ読出動作に用いられるセンスアンプ回路70としては、電圧差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。また、図3に示されたデータ書込動作については、図2と同様であるので説明は繰り返さない。
【0094】
図2および図3のいずれのデータ読出動作も、読出電流経路を流れる読出電流Isに基づいて実行されるので、読出電流へのリーク電流の影響が大きくなれば、データ読出マージンの低下を招いてしまう。
【0095】
たとえば、選択ビット線上の非選択セルにおける、トンネル磁気抵抗素子TMRとアクセストランジスタATRとの間での接合リーク電流およびアクセストランジスタのチャネルを介して接地電圧GNDへ至るチャネルリーク電流、あるいは、アクセストランジスタATRで生じるゲートリーク電流がこのようなリーク電流の原因となる。また、同様のリーク電流は、ターンオフされたコラム選択ゲートトランジスタCSGやビット線ドライバトランジスタ51,52,61,62でも発生する可能性がある。
【0096】
次に、読出電流経路からのオフリーク電流を抑制するための構成について説明する。
【0097】
図4は、読出電流経路に接続されるトランジスタ群の実施の形態1に従う構造例を示す断面図である。
【0098】
図4を参照して、読出電流経路に接続されるトランジスタ群に含まれるアクセストランジスタATRおよび周辺回路トランジスタPTRの少なくとも一部は、図4に示されるようなSOI(Silicon On Insulator)構造で設けられる。すなわち、絶縁膜上に形成された半導体層を用いて作製される。
周辺回路トランジスタPTRは、たとえば図1におけるコラム選択ゲートトランジスタCSG、ビット線ドライバトランジスタ51,52,61,62およびセンス選択ゲートトランジスタ71,72に相当する。
【0099】
アクセストランジスタATRおよび周辺回路トランジスタPTRは、半導体基板SUB上に設けられた絶縁体層200上に形成された半導体層205を用いて作製される。半導体層205の異なるトランジスタに対応する領域間は、絶縁膜250によって電気的に分離されている。
【0100】
アクセストランジスタATRは、半導体層205に作製された、ソースおよびドレインに相当する不純物領域110,120(n型領域)と、ボディ領域210(p型)とを有する。リードワード線RWLに相当するゲート領域130は、このようなボディ領域210の上面にゲート絶縁膜を介して形成される。アクセストランジスタATRの上部領域における信号線群およびトンネル磁気抵抗素子TMRとの接続関係は図15に示したとおりであるので詳細な説明は繰返さない。
【0101】
同様に、周辺回路トランジスタPTRは、絶縁体層200の上に形成された半導体層205に作製された、ソースおよびドレインに相当する不純物領域110♯,120♯(n型領域)と、ボディ領域210♯(p型)と、ボディ領域210♯の上面にゲート絶縁膜を介して形成されたゲート領域130♯とを有する。不純物領域110♯および120♯とそれぞれ接続される金属配線261および262、ならびに、ゲート領域130♯に形成されたゲート配線は、図1に示した所定の接続関係を実現するために、所望のノードと電気的に結合される。
【0102】
このように、読出電流経路に接続されたトランジスタ群の少なくとも一部をSOI構造で作製することによって、読出電流経路に接続されたトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。この結果、所定の設計に従って、読出電流または、読出電流によって選択ビット線に生じる電圧が選択メモリセルの記憶データ(電気抵抗)を正確に反映するようになるので、データ読出マージンを確保することができる。
【0103】
図5は、読出電流経路に接続されるトランジスタ群における実施の形態1に従う設計パラメータの設定を示す第1の図である。
【0104】
図5を参照して、アクセストランジスタATRのしきい値電圧Vth(MC)、ゲート長Lg(MC)およびゲート絶縁膜厚Tox(MC)は、周辺回路を構成するトランジスタのうちの、オフリーク電流の抑制よりも高速動作化を優先して設計された周辺回路トランジスタPTR♯の同種のパラメータを考慮して設計される。図5に示された周辺回路トランジスタPTR♯は、たとえば、図2における行デコーダ20、列デコーダ25およびデータ入力回路80およびデータ出力回路75を構成するトランジスタ群に相当する。
【0105】
周辺回路トランジスタPTR♯のしきい値電圧はVth(PR)であり、ゲート長およびゲート絶縁膜厚は、それぞれLG(min)およびTox(min)で示される。すなわち,周辺回路トランジスタPTR♯は、周辺回路を構成するトランジスタのうちの、最小のゲート長Lg(min)を有するトランジスタ、最小のゲート絶縁膜厚Tox(min)を有するトランジスタ、およびしきい値電圧の絶対値の最小値Vth(PR)を有するトランジスタを総括的に示したものである。すなわち、周辺回路トランジスタPTR♯は、単位サイズ当たりの電流リーク量が最大であるトランジスタをも総括的に示している。
【0106】
アクセストランジスタATRにおいて、選択ビット線上の非選択メモリセルでのチャネルを介したオフリーク電流を抑制するために、図4に示したSOI構造化の採用に加えて、ゲート長Lg(MC)を長くすることによってチャネルオフリーク電流が抑制され、ゲート絶縁膜厚Tox(MC)の厚膜化によってゲートリーク電流を抑制することができる。したがって、アクセストランジスタATRにおいて、ゲート長はLg(MC)>Lg(min)を満足するように設計され、ゲート絶縁膜厚は、Tox(MC)>Tox(min)を満足するように設計される。
【0107】
また、しきい値電圧の絶対値について、Vth(MC)>Vth(PR)と設計することもチャネルリーク電流の抑制に効果がある。しきい値電圧は、トランジスタの基板に注入される不純物濃度や、ゲート絶縁膜厚の調整によって異なるレベルに設計することが可能である。この結果、アクセストランジスタATRの単位サイズの電流リーク量は、周辺回路トランジスタPTR♯よりも小さくなる。
【0108】
図6は、読出電流経路に接続されたトランジスタ群におけるゲートリーク電流を抑制するための設計パラメータの設定を説明する図である。
【0109】
図6を参照して、ゲート領域130とボディ領域との間に生じるゲートリーク電流は、ゲート長Lg(MC)が長いほど顕著となる。すなわち、図5で説明したように、ゲート長Lg(MC)を長くすると、チャネルリーク電流の抑制には効果がある反面で、ゲートリーク電流は増加してしまう。したがって、ゲートリーク電流の影響の方が大きい場合には、アクセストランジスタATRのゲート長については、Lg(MC)=Lg(min)とした方がトータルのリーク電流を抑制することができる。
【0110】
すなわち、アクセストランジスタATRのゲート長Lg(MC)については、チャネルリークおよびゲートリークのいずれの影響がより大きいかを考慮して、設計する必要がある。
【0111】
なお、図5および図6に示した、しきい値電圧、ゲート長およびゲート絶縁膜厚の設計は、読出電流経路に接続されたアクセストランジスタATR以外のトランジスタ群、すなわち、図4に示された周辺回路トランジスタPTRについても、同様に適用することが可能である。
【0112】
これにより、実施の形態1に従う構成によれば、読出電流経路に接続されたターンオフ状態のトランジスタ群によるリーク電流を抑制して、データ読出マージンを確保することが可能である。
【0113】
なお、図4〜図6に示したアクセストランジスタATRにおいて、図16に示した構造と同様に、不純物領域110を行方向に延在して形成して、ソース電圧線SLとして作用させることもできる。
【0114】
[実施の形態1の変形例]
図7は、実施の形態1の変形例に従うMRAMデバイスのアレイ構成を示す回路図である。
【0115】
図7を参照して、実施の形態1の変形例に従うMRAMデバイス2は、図1に示された実施の形態に従うMRAMデバイス1と比較して、リードゲートトランジスタRG1〜RGmをさらに備える点と、ビット線BLとデータバスDB1およびDB2との間の接続構成が異なる点とで相違する。
【0116】
実施の形態1の変形例に従う構成においては、コラム選択ゲートトランジスタCSG1〜CSGmは、対応するビット線BL1〜BLmと電源電圧Vccとの間に電気的に結合される。なおコラム選択ゲートトランジスタCSG1〜CSGmのオン・オフ制御については、図1と同様であるので詳細な説明は繰返さない。
【0117】
リードゲートトランジスタRG1〜RGmは、データバスDB1およびDB2の所定の一方と接地電圧GNDとの間に電気的に結合されて、そのゲートは、ビット線BL1〜BLmとそれぞれ接続される。以下においては、リードゲートトランジスタRG1〜RGmをリードゲートトランジスタRGとも総称する。
【0118】
このような構成とすることにより、データ読出時に選択ビット線は、対応するコラム選択ゲートトランジスタCSGを介して電源電圧Vccにプルアップされる一方で、選択メモリセルを介して接地電圧GNDにプルダウンされる。したがって、選択ビット線には、選択メモリセルの電気抵抗(すなわち記憶データ)に応じた電位が生じる。選択メモリセル列のリードゲートトランジスタは、選択ビット線の電位に応じた駆動力で、データバスDB1およびDB2の所定の一方を、接地電圧GNDへ駆動する。
【0119】
したがって、センスアンプ回路70によって、データバスDB1またはDB2の通過電流と、所定の基準電流Iref´との電流差を比較することによって、実施の形態1で説明したのと同様のデータ読出を実行できる。
【0120】
あるいは、データバスDB1およびDB2の各々の所定電圧にプリチャージした後に、データ読出動作を開始すれば、データバスDB1またはDB2の電圧変化は、選択メモリセルの記憶データに応じたものとなる。したがって、センスアンプ回路70によって、選択メモリセルに対応する一方のデータバスの電圧を検知することによっても、選択メモリセルからのデータ読出を実行することができる。
【0121】
このように、リードゲートトランジスタRGを介して、データバスDB1もしくはDB2を駆動する構成とすることにより、選択メモリセルを通過する電流経路のRC負荷を抑制することができるので、データ読出動作の高速化が可能となる。
【0122】
実施の形態1の変形例に従う構成においては、実施の形態1で説明した読出電流経路は、概念上、選択メモリセルの通過電流(メモリセル電流Icell)の経路と、データバスDB1,DB2およびリードゲートトランジスタRGを通過する読出駆動電流Irgの経路との両方を含んでいる。
【0123】
非選択列のリードゲートトランジスタは、ターンオフ状態でデータバスDB1,DB2と接続されるので、リードゲートトランジスタRGについても、実施の形態1に示した読出電流経路に接続されるトランジスタ群と同様に、図4から図6に示された構造もしくはパラメータ設計とすれば、そのリーク電流を抑制してデータ読出マージンを確保することが可能となる。
【0124】
[実施の形態2]
MRAMデバイスにおいては、データ書込磁界の発生によってMTJメモリセル上のデータ書込を実行するので、データ書込時には、選択行および選択列にそれぞれ対応するデジット線DLおよびビット線BLに十分なデータ書込電流を供給する必要がある。
【0125】
したがって、データ書込電流を供給するためのドライバトランジスタ群、すなわち、図1および図7に示したディジット線ドライバトランジスタ41ならびにビット線ドライバトランジスタ51、52、61および62は、十分な電流駆動能力を有するために比較的大きなトランジスタサイズで設計する必要がある。したがって、これらのドライバトランジスタにおけるターンオフ時のリーク電流が、スタンドバイ電流を増加させて、MRAMデバイス全体での低消費電力化を阻害する危険性もある。実施の形態2に従う構成においては、これらのデータ書込用のドライバトランジスタ群におけるリーク電流の抑制について説明する。
【0126】
図8は、データ書込用のドライバトランジスタ群の実施の形態2に従う構造例を示す断面図である。
【0127】
図8を参照して、書込ドライバトランジスタDTRは、図4で説明したのと同様のSOI構造で設けられる。なお、書込ドライバトランジスタDTRは、図1および図7に示したドライバトランジスタ41、51、52、61および62に相当する。
【0128】
書込ドライバトランジスタDTRは、図4に示されたアクセストランジスタATRおよび周辺回路トランジスタPTRと同様に、半導体基板SUB上に設けられた絶縁体層200上に形成された半導体層205を用いて作製される。
【0129】
書込ドライバトランジスタDTRは、絶縁体層200の上に形成された半導体層205に作製された、ソースおよびドレインに相当する不純物領域111,121(n型領域)と、ボディ領域211(p型)とを有する。ボディ領域211の上面にゲート絶縁膜を介して形成されたゲート領域131とを有する。不純物領域111および121とそれぞれ接続される金属配線ならびに、ゲート領域131に形成されたゲート配線は、図1あるいは図7に示した所定の接続関係を実現するために、所望のノードと電気的に結合される。図4と同様に、半導体層205の異なるトランジスタに対応する領域間は、絶縁膜250によって電気的に分離されている。
【0130】
このように、比較的大きなトランジスタサイズを有する書込ドライバトランジスタをSOI構造で作製することによって、ターンオフ時のリーク電流を抑制して、スタンドバイ電流の抑制ならびにMRAMデバイス全体の低消費電力化を図ることができる。
【0131】
図9および図10は、データ書込用のドライバトランジスタ群における実施の形態2に従う設計パラメータの設定を示す図である。
【0132】
図9および図10を参照して、書込ドライバトランジスタDTRのしきい値電圧Vth(DT)、ゲート長Lg(DT)およびゲート絶縁膜厚Tox(DT)についても、図5および図6で説明した周辺回路トランジスタPTR♯の同種のパラメータを考慮して設計される。すなわち、書込ドライバトランジスタDTRにおいても、オフリーク電流を抑制するために、図8に示したSOI構造化の採用に加えて、ゲート長Lg(DT)を長くすることによってチャネルオフリーク電流が抑制され、ゲート絶縁膜厚Tox(DT)の厚膜化によってゲートリーク電流の抑制を抑制することができる。したがって、書込ドライバトランジスタDTRにおいて、ゲート長はLg(DT)>Lg(min)を満足するように設計され、ゲート絶縁膜厚は、Tox(DT)>Tox(min)を満足するように設計される。また、しきい値電圧の絶対値について、Vth(DT)>Vth(PR)と設計することもチャネルリーク電流の抑制に効果がある。この結果、書込ドライバトランジスタDTRの単位サイズの電流リーク量は、周辺回路トランジスタPTR♯よりも小さくなる。
【0133】
あるいは、図10を参照して、ゲート領域131とボディ領域との間に生じるゲートリーク電流の影響の方がチャネルリーク電流よりも大きい場合には、書込ドライバトランジスタDTRのゲート長については、Lg(DT)=Lg(min)とした方がトータルのリーク電流を抑制することができる。すなわち、書込ドライバトランジスタDTRのゲート長Lg(DT)についても、図6で説明したのと同様に、チャネルリークおよびゲートリークのいずれの影響がより大きいかを考慮して設計すればよい。
【0134】
このようなパラメータ設計とすることによって、比較的大きなトランジスタサイズで構成される書込ドライバトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。この結果、スタンドバイ電流を削減して、MRAMデバイス全体の低消費電力化を図ることができる。
【0135】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0136】
【発明の効果】
請求項1から13に記載の薄膜磁性体記憶装置は、読出電流の経路に接続されたトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。したがって、読出電流または、読出電流によって生じる電圧が選択メモリセルの電気抵抗、すなわち記憶データを正確に反映するようになるので、データ読出マージンを確保することができる。
【0137】
請求項14に記載の薄膜磁性体記憶装置は、選択メモリセルの通過電流のRC負荷を低減できるので、請求項1または7に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出を高速化できる。
【0138】
請求項15から19に記載の薄膜磁性体記憶装置は、比較的大きなトランジスタサイズで構成される書込ドライバトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。したがって、スタンドバイ電流を削減して、MRAMデバイス全体の低消費電力化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に従うMRAMデバイスのアレイ構成を示す回路図である。
【図2】図1に示したMRAMデバイスにおけるデータ書込およびデータ読出動作を説明する第1の波形図である。
【図3】図2に示したMRAMデバイスにおけるデータ書込およびデータ読出動作を説明する第2の波形図である。
【図4】読出電流経路に接続されるトランジスタ群の実施の形態1に従う構造例を示す断面図である。
【図5】読出電流経路に接続されるトランジスタ群における実施の形態1に従う設計パラメータの設定を示す第1の図である。
【図6】読出電流経路に接続されるトランジスタ群における実施の形態1に従う設計パラメータの設定を示す第2の図である。
【図7】実施の形態1の変形例に従うMRAMデバイスのアレイ構成を示す回路図である。
【図8】データ書込用のドライバトランジスタ群の実施の形態2に従う構造例を示す断面図である。
【図9】データ書込用のドライバトランジスタ群における実施の形態2に従う設計パラメータの設定を示す第1の図である。
【図10】データ書込用のドライバトランジスタ群における実施の形態2に従う設計パラメータの設定を示す第2の図である。
【図11】MTJメモリセルの構成を示す概略図である。
【図12】MTJメモリセルに対するデータ書込動作を説明する概念図である。
【図13】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図14】MTJメモリセルからのデータ読出動作を説明する概念図である。
【図15】半導体基板上に接続されたMTJメモリセルの第1の構造例を示す図である。
【図16】半導体基板上に接続されたMTJメモリセルの第2の構造例を示す図である。
【符号の説明】
1,2 MRAMデバイス、10 メモリセルアレイ、20 行デコーダ、25 列デコーダ、41 ディジット線ドライバトランジスタ、51,52,61,62 ビット線ドライバトランジスタ、67 プリチャージトランジスタ、70 センスアンプ回路、71,72 センス選択ゲートトランジスタ、75 データ出力回路、80 データ入力回路、110,110♯,111,120,120♯,121 不純物領域(ソース/ドレイン)、130,130♯,131ゲート領域、200 絶縁体層、205 半導体層、210,210♯,211 ボディ領域、250 絶縁膜、ATR アクセストランジスタ、BDVa,BDVb ビット線ドライバ、BL ビット線、CSG コラム選択ゲートトランジスタ、CSL コラム選択線、DB1,DB1´,DB2,DB2´ データバス、DL ディジット線、DTR 書込ドライバトランジスタ、GND 接地電圧、Icell メモリセル電流、Ip,±Iw データ書込電流、Iref,Iref´ 基準電流、Irg 読出駆動電流、Is 読出電流、MC MTJメモリセル、PTR,PTR♯ 周辺回路トランジスタ、RG リードゲートトランジスタ、RWL リードワード線、SA1,SA2 センス選択信号、SL ソース電圧線、TMR トンネル磁気抵抗素子、Tox ゲート絶縁膜厚、Vcc 電源電圧。
Claims (19)
- 行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記読出電流に基づいて、前記選択メモリセルの記憶データを読出すセンスアンプ回路を含み、
前記読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される、薄膜磁性体記憶装置。 - 前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい、請求項1に記載の薄膜磁性体記憶装置。
- 前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部のゲート長は、前記単位サイズ当たりの電流リーク量が最小となるように設計される、請求項1に記載の薄膜磁性体記憶装置。
- 前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい、請求項1に記載の薄膜磁性体記憶装置。
- 前記周辺回路は、前記アドレス信号をデコードして前記選択メモリセルを指定するためのデコード回路をさらに含み、
前記デコード回路中のトランジスタにおける前記単位サイズ当たりの電流リーク量は、前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における前記単位サイズ当たりの電流リーク量よりも大きい、請求項1に記載の薄膜磁性体記憶装置。 - 前記周辺回路は、
前記センスアンプ回路からの読出データを外部へ出力するためのデータ出力回路と、
前記選択メモリセルへの書込データを受けるためのデータ入力回路とをさらに含み、
前記データ入力回路および前記データ出力回路中のトランジスタにおける前記単位サイズ当たりの電流リーク量は、前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における前記単位サイズ当たりの電流リーク量よりも大きい、請求項1に記載の薄膜磁性体記憶装置。 - 行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記読出電流に基づいて、前記選択メモリセルの記憶データを読出すセンスアンプ回路を含み、
前記読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、SOI構造を有する、薄膜磁性体記憶装置。 - 前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記アクセストランジスタを含む、請求項1または7に記載の薄膜磁性体記憶装置。 - 前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続された読出データ線とを含み、
前記周辺回路は、
前記複数のビット線および前記読出データ線の間にそれぞれ設けられ、前記複数のビット線を選択的に前記読出データ線と接続するための複数の選択ゲートトランジスタとをさらに含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項1または7に記載の薄膜磁性体記憶装置。 - 前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記周辺回路は、前記複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバをさらに含み、
前記複数のビット線ドライバの各々は、第1および第2の電圧と対応するビット線との間にそれぞれ電気的に結合されて、データ書込時にそれぞれが相補的にオンおよびオフするとともに、データ読出時に各々がオフする第1および第2のドライバトランジスタを有し、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記第1および第2のドライバトランジスタを含む、請求項1または7に記載の薄膜磁性体記憶装置。 - 前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記周辺回路は、前記複数のビット線および所定電圧の間にそれぞれ設けられ、各々が、対応するビット線を前記所定電圧にプリチャージするための複数のプリチャージトランジスタをさらに含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数のプリチャージトランジスタを含む、請求項1または7に記載の薄膜磁性体記憶装置。 - 前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続され、各々が前記複数のビット線の一部ずつと予め対応付けられた複数の読出データ線とを含み、
前記周辺回路は、
前記複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線と対応する読出データ線との間に電気的に結合されて、前記アドレス信号に応じてオンする複数の選択ゲートトランジスタとをさらに含む、請求項1または7に記載の薄膜磁性体記憶装置。 - 前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項12に記載の薄膜磁性体記憶装置。
- 前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続された読出データ線とを含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、少なくとも前記選択トランジスタにおいてオンするアクセストランジスタをさらに有し、
データ読出時に、前記複数のビット線のうちの前記選択メモリセルを介して前記固定電圧と接続された選択ビット線は、前記固定電圧とは異なる電圧とさらに接続され、
前記周辺回路は、
前記選択ビット線の電位に応じた駆動力で前記読出データ線を駆動するための読出ゲートトランジスタとを含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記読出ゲートトランジスタを含む、、請求項1または7に記載の薄膜磁性体記憶装置。 - 各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される、薄膜磁性体記憶装置。 - 各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい、請求項15に記載の薄膜磁性体記憶装置。
- 各前記書込ドライバトランジスタのゲート長は、前記単位サイズ当たりの電流リーク量が最小となるように設計される、請求項15に記載の薄膜磁性体記憶装置。
- 各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい、請求項15に記載の薄膜磁性体記憶装置。
- 各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、
前記複数の書込ドライバトランジスタは、SOI構造を有する、薄膜磁性体記憶装置。
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JP2010153766A (ja) * | 2008-12-23 | 2010-07-08 | Hynix Semiconductor Inc | フローティングボディー効果を利用した磁気抵抗メモリセル、これを含むメモリ素子及びその動作方法 |
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